JPH07262128A - 直列のマスター・スレーブ装置において機能ユニットを構成する方法と装置 - Google Patents

直列のマスター・スレーブ装置において機能ユニットを構成する方法と装置

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JPH07262128A
JPH07262128A JP7028464A JP2846495A JPH07262128A JP H07262128 A JPH07262128 A JP H07262128A JP 7028464 A JP7028464 A JP 7028464A JP 2846495 A JP2846495 A JP 2846495A JP H07262128 A JPH07262128 A JP H07262128A
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レオンハルト ホルガー
Reinhard Broghammer
ブロクハマー ラインハルト
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Heidelberger Druckmaschinen AG
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    • H04L12/28Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
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Abstract

(57)【要約】 【目的】 マスターユニットに直列に接続される複数の
スレーブユニットの結合とアドレッシング、および情報
等の伝送を少ない費用で可能にする。 【構成】 マスター・スレーブ構成体の複数のスレーブ
ユニット1,2が1列に接続されており、スレーブユニ
ットが、2対の入出力ユニットと一つのディジタル計算
機10,11を装備し、さらに、マスターユニット6の
出力側に受信ユニット16,18と、隣接のスレーブユ
ニット2の側にある送信ユニットとの間に、一つの電子
的スイッチ25,26を装備し、制御入力部27,28
が計算機10,11と接続されている。各スレーブユニ
ットには加算回路29,30が設けられ、それの第1の
入力部は、インタフェイス接続ネットワークを経て、デ
ィジタル計算機10,11に、第2の入力部は、隣接の
スレーブユニットからの信号を受信する入出力ユニット
の受信部分17,19に接続されている。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、一つのマスター・スレ
ーブの形成体の中で協働する複数の機能ユニット相互間
での、情報または他種の信号の伝送のための、方法と装
置に関する。
【0002】
【従来の技術】一つのマスターユニットと、少なくとも
一つのスレーブユニットとを、情報伝送のために一つの
共通のバスシステムに接続する、ということが公知であ
る。そのためには、マスターユニットの中、及びスレー
ブユニットの中において、マスターユニットとスレーブ
ユニットの間でのデータ伝送を制御する特別な回路を設
けなければならない。この場合、この特別な回路が高い
費用を要する点で不利である。
【0003】さらに、マスターユニットに、直列のイン
タフェイス、すなわち、各々のものに、一つの計算機を
装備したインテリジェントなスレーブユニットが結合さ
れ得るような、直列のインタフェイスを装備することが
公知である。追加的にマスターユニットに結合されるべ
きスレーブユニットが現れると、そのたびごとに、さら
なる直列のインタフェイスが設けられねばならず、その
インタフェィスは、材料やコストを要し、また、マスタ
ーユニットの構造容積を大きくする。
【0004】直列のインタフェイスに複数のスレーブユ
ニットを結合できるかどうかは、マスターユニットの中
のラインドライバ (Leitungstreiber)構成要素の能力
(Leistungsfaehigkeit)によって制限される。マスター
ユニットに特別な高性能のドライバ構成要素を装備させ
ることは、やはりコストを上昇させる。何故ならば、そ
のような構成要素は、市販されておらず自分での開発を
必要とするか、または少数でしか製造されないからであ
る。さらに、マスターユニットの直列のインタフェイス
への複数のスレーブユニットの並列接続においては、各
スレーブユニットのアドレッシングはハードウェアによ
って行われねばならず、そこでは、例えば、ある特定の
形成様式の、スレーブユニットにおける1並びのスイッ
チが用いられねばならない。このことは、しかしなが
ら、それらスレーブユニットがアドレッシングのために
必要ならば面倒なしに交換され得るように、同種の複数
のスレーブユニットをハードウェア的にもソフトウェア
的にも同じく形成すること、すなわち、少ない製造コス
トと保守コストとを保証できるようにすることを許すも
のではない。
【0005】複数のスレーブユニットを直列にデータ伝
送ラインによって接続し、並びの順序の端にあるスレー
ブユニットをマスターユニットに接続する、ということ
が、やはり公知である。この場合、マスターユニットは
一つ、スレーブユニットは二つの、直列の入出力ユニッ
トを有している。これらの方式においても、スレーブユ
ニットのアドレッシングは、ハードウェア的にスイッチ
またはろう付けジャンパーによって行われるのであり、
それは、前述のような欠点を伴っている。
【0006】
【発明が解決しようとする課題】本発明の目的は、一つ
のマスターユニットに直列に接続される複数のスレーブ
ユニットの結合とアドレッシングとを少ない費用で可能
にするような、情報または他種の信号の伝送のための装
置を提供することである。
【0007】
【課題を解決するための手段】この課題は、本発明によ
れば、マスター・スレーブ形成体の複数のスレーブユニ
ットが直列に接続されているという装置において、それ
らスレーブユニットが、2対の入出力ユニットと一つの
ディジタル計算機を装備していて、マスターユニットの
(出力の)方にある受信ユニットと、マスターユニット
からさらに離れている隣接のスレーブユニットの方にあ
る(送信ユニット)の間の各々に、一つの電子的スイッ
チが設けられていて、それの制御入力部はディジタル計
算機と接続されている、ということによって解決され
る。さらに本発明では、各スレーブユニットの中に一つ
の電子的信号加算回路が設けられていて、それの第1の
入力部は、望ましくは一つのインタフェイス接続ネット
ワーク(-schaltkreis)を経て、ディジタル計算機に接続
されており、第2の入力部は、マスターユニットからさ
らに離れて接続されている前記の隣接のスレーブユニッ
トからの信号を受信する入出力ユニットの受信部分と接
続されている。その加算回路は、働いたディジタル計算
機から、または隣接のスリーブユニットからのアクティ
ブな信号だけが、マスターユニットの方にある出力部に
おいて現わされるように働く。電子的スイッチと加算回
路は、種々の論理回路から作られていてよい。例えば、
スイッチはAND回路の使用によって、加算回路は排他
的論理和回路でもって実現されていてよい。
【0008】
【実施例】以降においては一つの実施例を用いて本発明
をさらに詳しく説明する。図1に示されているように、
同様に構成された複数のスレーブユニット1,2が、多
心ケーブル3,4,5が用いられることによって1列に
接続されており、端に位置したスレーブユニット1は、
マスターユニット6に接続されている。マスターユニッ
ト6は、一つのディジタル計算機7と、そのディジタル
計算機7に接続された各一つの出力ユニット8と入力ユ
ニット9とを含んでいる。スレーブユニット1,2は、
それぞれ、さらなるディジタル計算機10,11、二つ
の出力ユニット12,13;14,15、及び、二つの
入力ユニット16,17;18,19を含んでいる。ケ
ーブル3によって、出力ユニット8が入力ユニット16
と、出力ユニット13が入力ユニット9と接続されてい
る。ケーブル4は、出力ユニット12と入力ユニット1
8の間、及び出力ユニット15と入力ユニット17の間
の接続を行っている。ケーブル5が用いられることによ
り、出力ユニット14と入力ユニット19が、もはや図
示されてはいないさらなるスレーブユニットにある入出
力ユニットと接続されている。入力ユニット9,16,
17,18,19は、電気的絶縁のために、光結合素子
20,21,22,23,24を含んでいて、それら光
結合素子の中のLEDが、それぞれにケーブル3,4,
5での2本の心線と接続されている。スレーブユニット
1,2は、入力ユニット16,18と出力ユニット1
2,14の間の接続を遮断するための電子的スイッチ2
5,26を含んでいる。スイッチ25,26の制御入力
部は,ディジタル計算機10,11への接続27,28
を有している。さらにスレーブユニット1,2は、加算
回路29,30を含んでいて、それら加算回路の第1の
加算入力部はディジタル計算機10,11と、第2の加
算入力部は入力ユニット17,19の出力部と、そして
加算出力は出力ユニット13,15の入力部と接続され
ている。
【0009】本発明による方法は、この装置でもって下
記のように実施され得る。マスターユニット6とスレー
ブユニット1,2の1列形結合の故に、各スレーブユニ
ット1,2には、隣接のスレーブユニット1,2との間
を往来する信号伝送のためか、またはマスターユニット
6との間を往来する信号伝送のために適している2つの
インタフェイスがある。入力ユニット9,16,18に
入力されるディジタル信号は、仕上げられて(aufbereit
et)それぞれのディジタル計算機7,10,11に評価
のために供給される。スイッチ25,26が貫通接続状
態にあるか否かに関係して、ディジタル化された信号
は、各スレーブユニット1,2の出力ユニット12,1
4を経て、接続されている次のスレーブユニット2へと
搬送される。すべてのスイッチ25,26が「閉」にな
っているならば、マスターユニット6から送出された信
号がすべての接続されたスレーブユニット1,2によっ
て受信され得る。それとは逆に、このとき、一つの任意
のスレーブユニット1,2から送出された信号がマスタ
ーユニット6まで継送される。そのための前提条件とし
てあるのは、ディジタル計算機10,11が、それぞれ
の対応している加算回路29,30の加算入力部におい
て何の信号も発生しておらず、したがって、一つのスレ
ーブユニット1,2からマスターユニット6の方へと送
出された信号が、その信号の経路にあるスレーブユニッ
ト1,2の中の加算回路29,30を変化なしに通過し
得る、ということである。このことは、マスター・スレ
ーブの原則、つまり、どのスレーブユニット1,2も、
マスターユニット6から要請された(aufgeordert)とき
だけ信号を送出する、ということを厳守することによっ
て達成される。スレーブユニット1,2のディジタル計
算機10,11は、それら計算機が、マスターユニット
6または先行のスレーブユニット1から入って来たデー
タの流れから同期シーケンスを検知してデータ内容(Dat
ensatz)を取り入れることができるように、プログラミ
ングされているか、またはハードウェア的に設計されて
いる。各データ内容が、この同期シーケンスのすぐ後
に、一つのスレーブユニット1,2のアドレッシングの
ためのアドレスバイトを含んでいるのが望ましい。すべ
てのスレーブユニット1,2が、このアドレスバイトが
自分のアドレスと一致しているか否かを、ディジタル計
算機10,11でもって審査する。一致がなかったとき
には、データの取り入れが、次の同期シーケンスまで中
断される。アドレスが一致したのであれば、そのスレー
ブユニットは、そのデータの実行(Abarbeitung)を開始
する。スレーブユニット1,2は、ハードウェアによっ
て確立された同一の集合アドレス(Sammeladresse)を有
している。さらに、各スレーブユニット1,2は、前記
のデータ内容によって個別アドレスを割り当てられる。
【0010】一つのスレーブユニット1,2の初期化す
なわちアドレス設定(-vergabe)のためには、マスターユ
ニット6が、以前から「閉」になっていたスイッチ2
5,26を集合アドレスを用いて「開」にするための一
つの命令を送出する。それにより、すべてのスレーブユ
ニット1,2は、隣接するスレーブユニット1,2への
信号継送を阻止する。この命令の後に、スレーブユニッ
ト1,2は、マスターユニット6の方へ何の返答も送出
しない。さらなる一つのステップにおいて、マスターユ
ニット6が、集合アドレスを用いての個別アドレス割り
当てのための第1の命令を送出する。この命令は、スイ
ッチが「開」になっている故に、直接にマスターユニッ
ト6に接続された第1のスレーブユニット1によっての
み受け取られる。ディジタル計算機10が、そのアドレ
ス割り当てを記憶し、なお、加算回路29と出力ユニッ
ト13を経てマスターユニット6へと、個別アドレスが
割り当てられたという決められた形の(definiert)返答
を送る。さらに、ディジタル計算機10が、接続27を
通してスイッチ25を「閉」にする。
【0011】マスターユニット6は、その決まった形の
返答を審査し、その返答が正しくない場合には、初期化
が最初から始まるようにする。その返答が正しくて、ま
だ、マスターユニットの中に記憶されたスレーブユニッ
ト1,2の全数が初期化されてはいない場合には、集合
アドレスを用いての個別アドレス割り当てのための一つ
のさらなる命令が発せられ、その命令が、まだ何の個別
アドレスも有していないスレーブユニット2によって受
け取られ、初期化の過程が、スレーブユニット2のため
に、第1のスレーブユニット1の場合と同様に繰り返さ
れる。すべてのスレーブユニット1,2において個別ア
ドレスが記憶され、それらスレーブユニット1,2が相
前後して正しい返答をマスターユニット6に届け終えた
ときに、初期化が終了する。
【0012】マスターユニット6の、一つのスレーブユ
ニット1,2とのデータのやりとりにおいて、命令が何
回も繰り返された後になお残っている間違いが確定され
た場合には、必ず、そのスレーブユニット1,2の中へ
のマスターユニット6の接続を改めて作り直すべきであ
る。
【0013】図2に示されている本発明の変形例におい
ては、加算回路29,30の第2の加算入力部と,入力
ユニット17,19の間の各々に、一つのさらなる電子
的スイッチ31,32が設けられていて、それの制御入
力部は、ディジタル計算機10,11への接続33,3
4を有している。それにより、複数のスレーブユニット
1,2の同時的送出による混乱が抑制される。一つの、
返答をマスターユニット6の方へと送出するスレーブユ
ニット1,2は、自分が送出している間においては、加
算回路29,30における、マスターユニット6からさ
らに離れてあるスレーブユニット1,2からの信号の加
算を阻止することができるはずである。それにより、マ
スターユニット6に最も近く位置したスレーブユニット
1,2が最高の優先権を得ている。
【図面の簡単な説明】
【図1】本発明の一実施例の装置を示すブロック図であ
る。
【図2】本発明の他の実施例を示すブロック図である。
【符号の説明】
1,2 スレーブユニット 3,4,5 ケーブル 6 マスターユニット 7,10,11 ディジタル計算機 8,12,13,14,15 出力ユニット 9,16,17,18,19 入力ユニット 20,21,22,23,24 光結合素子 25,26,31,32 スイッチ 27,28,33,34 接続 29,30 加算回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラインハルト ブロクハマー ドイツ連邦共和国 69245 バーメンター ル イム ボーデン 19

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 一つのマスターユニットと、どれか一つ
    のスレーブユニットとの間で、ディジタルデータの双方
    向伝送のために構成された直列のマスタ・スレーブ装置
    における各機能ユニットの構成方法であって、その場
    合、前記マスタユニットが、前記構成がなされていない
    状態にあって個別アドレスを有していないスレーブユニ
    ットに個別アドレスを付与する、直列のマスタ・スレー
    ブ装置における各機能ユニットの構成方法において、 a)マスターユニットから、一つの集合アドレスを用い
    たレコードAが送出され、それにより,すべての受信し
    たスレーブユニットにおいて一つのスイッチが「開」に
    させられ、該スイッチが、隣接するスレーブユニットへ
    の伝送を中断し、そのスレーブユニット内においては記
    憶装置を個別アドレスのためにリセットすることとな
    り、 b)マスターユニットから、集合アドレスを用いた別の
    レコードBが送出され、それにより、すべての受信した
    スレーブユニットにおいて、そのスレーブユニットにお
    いて記憶装置が個別アドレスのためにリセット状態にな
    ったままであるならば、マスターユニットによって確立
    されてレコードBに含められた一つの個別アドレスが割
    り当てられることとなり、 c)個別アドレスの割り当ての後に、該当したスレーブ
    ユニットは、この割り当てをキットし、そこで、一つの
    キットのレコードがマスターユニットに送られ、なお、
    前記のスイッチが「閉」にされ、 d)そのキットのレコードを受信した後にマスターユニ
    ットが、さらなる個別アドレスを伴った集合アドレスを
    用いた、さらなるレコードを送出し、 e)すべてのスレーブユニットに一つの個別アドレスが
    割り当てられるに至るまで、方法ステップb)からd)
    が何回でも繰り返され、 f)方法ステップc)において送られたキットのレコー
    ドが、マスターユニットによって、受信されないか、ま
    たは間違いを含んで受信されたならば、すべてのスレー
    ブユニットからのキットの信号が正しくマスターユニッ
    トによって受信されるに至るまで、方法ステップa)か
    らe)が何回でも繰り返される、というステップを有す
    ることを特徴とする、直列のマスタ・スレーブ装置にお
    ける各機能ユニットの構成方法。
  2. 【請求項2】一つのディジタル計算機と一つの入出力ユ
    ニットとを有する一つのマスターユニットと、各々が一
    つのディジタル計算機と二つの入出力ユニットを有する
    複数のスレーブユニットで成っていて、前記マスターユ
    ニットと第1のスレーブユニットの間、及びスレーブユ
    ニット相互間は、入出力ユニットを介して直列にデータ
    伝送ラインによって接続されているという、直列のマス
    ター・スレーブ装置において機能ユニットを形成するた
    めの装置において、 各スレーブユニット(1,2)において、マスターユニ
    ット(6)の方から来る情報または信号を受信する入出
    力ユニットの受信部分(16,18)と、情報または信
    号を隣接するスレーブユニット(2)の方へと送出する
    入出力ユニットの送信部分(12,14)の間に、デー
    タ伝送を遮断するための一つの電子的スイッチ(25,
    26)が設けられており、 各スレーブユニット(1,2)において、一つの電子的
    加算回路(29,30)が設けられていて、該加算回路
    の第1の入力部はディジタル計算機(7)と接続されて
    おり、第2の入力部は、マスターユニット(6)からさ
    らに離れて接続されている隣接のスレーブユニット
    (2)からの信号を受信する入出力ユニットの受信部分
    (17,19)と接続されており、 加算回路の出力部は、マスターユニット(6)の方に接
    続されている入出力ユニットの送信部分(13,15)
    と接続されていることを特徴とする、直列のマスタ・ス
    レーブ装置における各機能ユニットを形成するための装
    置。
  3. 【請求項3】 加算回路(29,30)と受信部分(1
    7,19)の間に、もう一つの電子的スイッチ(31,
    32)が設けられていて、該スイッチの制御入力部が、
    ディジタル計算機(10,11)への接続(33,3
    4)を有している、請求項2記載の装置。
JP7028464A 1994-02-17 1995-02-16 直列のマスター・スレーブ装置において機能ユニットを構成する方法と装置 Pending JPH07262128A (ja)

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DE4404962A DE4404962C2 (de) 1994-02-17 1994-02-17 Verfahren und Anordnung zum Konfigurieren von Funktionseinheiten in einer Master-Slave-Anordnung
DE4404962/5 1994-02-17

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170060474A (ko) * 2015-11-24 2017-06-01 세메스 주식회사 모듈형 제어기 및 상기 모듈형 제어기의 제어 방법

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2735023B2 (ja) * 1995-03-30 1998-04-02 日本電気株式会社 データ制御システム
US8214059B1 (en) * 1996-02-29 2012-07-03 Petrocy Richard J Self-addressing control units and modular sign including plurality of self-addressing control units
EP0915507B1 (en) * 1996-06-07 2008-03-12 Tokyo Electron Limited Device for controlling treating station
US5907486A (en) 1997-05-09 1999-05-25 I/O Control Corporation Wiring method and apparatus for distributed control network
US6014084A (en) * 1997-05-19 2000-01-11 Pittway Corporation Electronic self-locating system and method
JP3609599B2 (ja) * 1998-01-30 2005-01-12 富士通株式会社 ノード代理システム、ノード監視システム、それらの方法、及び記録媒体
US6412055B2 (en) * 1998-06-30 2002-06-25 Legerity, Inc. Method and apparatus for product development
JP3388718B2 (ja) * 1999-08-03 2003-03-24 エスエムシー株式会社 シリアル−パラレル信号変換入出力装置
US6611860B1 (en) 1999-11-17 2003-08-26 I/O Controls Corporation Control network with matrix architecture
US8645582B2 (en) * 1999-11-17 2014-02-04 I/O Controls Corporation Network node with plug-in identification module
US6732202B1 (en) * 1999-11-17 2004-05-04 I/O Controls Corporation Network node with plug-in identification module
DE10005583A1 (de) * 2000-02-09 2001-08-30 Wincor Nixdorf Gmbh & Co Kg Verfahren zur Datenübertragung zwischen mehreren Geräten sowie zugehörige Umschalteinheit und zugehörige Geräte
DE10147512B4 (de) * 2001-09-26 2004-08-26 Elmos Semiconductor Ag Verfahren zur Adressierung der Teilnehmer eines Bussystems
US7366115B2 (en) * 2001-12-13 2008-04-29 Ami Semiconductor Belgium Bvba Multiplex transmission system with in-circuit addressing
JP4288239B2 (ja) 2002-10-25 2009-07-01 シチズンホールディングス株式会社 電子機器システム
DE10256631B4 (de) * 2002-12-03 2005-07-14 Elmos Semiconductor Ag Verfarhen zur Adressierung der Teilnehmer eines Bussystems
DE10261174B3 (de) * 2002-12-20 2004-06-17 Daimlerchrysler Ag Automatische Adressierung auf Bussystemen
US20050128100A1 (en) * 2003-09-25 2005-06-16 Petrocy Richard J. Self addressing control units and modular sign including plurality of self-addressing control units
US7590140B2 (en) 2004-06-08 2009-09-15 Elmos Semiconductor Ag Method for addressing the participants of a bus system
KR100633061B1 (ko) * 2004-10-07 2006-10-11 삼성전자주식회사 네트워크시스템 및 그 정식어드레스 할당방법
EP1877916B1 (en) * 2005-04-29 2010-02-17 Nxp B.V. Dynamic 12c slave device address decoder
DE102006040709B4 (de) * 2006-08-30 2008-08-14 Sick Ag Datenübertragungsverfahren in einer Daisy-Chain-Anordnung
US7948450B2 (en) * 2006-11-09 2011-05-24 D3 Led, Llc Apparatus and method for allowing display modules to communicate information about themselves to other display modules in the same display panel
KR100968865B1 (ko) * 2007-12-17 2010-07-09 주식회사 애트랩 시리얼 통신 시스템 및 이의 id 부여방법
US20100005206A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation Automatic read data flow control in a cascade interconnect memory system
CN101635637A (zh) * 2008-07-21 2010-01-27 江森自控楼宇设备科技(无锡)有限公司 基于串行总线的智能地址分配的方法和系统
TWI470441B (zh) * 2008-11-20 2015-01-21 Johnson Controls Tech Co Method and system of intelligent address allocation based on tandem bus
EP2287689B1 (de) 2009-07-27 2012-11-14 Ziehl-Abegg AG Vorrichtung und Verfahren zur Adressierung einer Slave-Einheit
DE102010026431B4 (de) 2010-07-06 2012-06-28 Jörg Hartzsch Verfahren zur Adresszuteilung an Teilnehmer eines Bussystems
TW201329740A (zh) * 2012-01-10 2013-07-16 Sipix Technology Inc 電子標籤系統
GB201214859D0 (en) * 2012-08-20 2012-10-03 Control Tech Ltd Node address allocation
JP7070479B2 (ja) * 2019-03-14 2022-05-18 オムロン株式会社 制御システムおよび制御装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3045452C1 (de) * 1980-12-02 1982-07-01 Siemens AG, 1000 Berlin und 8000 München Anordnung zur Steuerung eines schreitenden Ausbaus im Bergbau unter Tage
IT1151351B (it) * 1982-01-19 1986-12-17 Italtel Spa Disposizione circuitale atta a realizzare lo scambio di dati tra una coppia di elaboratori operanti secondo il principio master-slave
DE3427891A1 (de) * 1984-07-28 1986-01-30 Philips Patentverwaltung Gmbh, 2000 Hamburg Anordnung zur informationsuebertragung mit rekonfiguration
FI78791C (fi) * 1987-03-02 1989-09-11 Insinoeoeritoimisto Bertel Eke Foerfarande foer konfigurering av ett datanaet i bussform.
JPH0271644A (ja) * 1988-09-07 1990-03-12 Toshiba Corp マスタスレーブ型制御システム
JP2685245B2 (ja) * 1988-10-05 1997-12-03 株式会社東芝 プログラマブルコントローラ
US5084636A (en) * 1989-12-27 1992-01-28 Kawasaki Steel Master-slave programmable logic devices
US5255388A (en) * 1990-09-26 1993-10-19 Honeywell Inc. Synchronizing slave processors through eavesdrop by one on a write request message directed to another followed by comparison of individual status request replies
US5469503A (en) * 1993-07-27 1995-11-21 Aspect Telecommunications Corporation Method for resynchronizing secondary database and primary database with preservation of functionality of an automatic call distribution system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170060474A (ko) * 2015-11-24 2017-06-01 세메스 주식회사 모듈형 제어기 및 상기 모듈형 제어기의 제어 방법

Also Published As

Publication number Publication date
US5583754A (en) 1996-12-10
CN1125370A (zh) 1996-06-26
GB2286750A (en) 1995-08-23
CN1083198C (zh) 2002-04-17
GB2286750B (en) 1998-07-01
DE4404962C2 (de) 1999-12-16
DE4404962A1 (de) 1995-08-24
GB9502918D0 (en) 1995-04-05

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