CN109783984A

CN109783984A - 一种适用于cpu核频率提升的布局布线方法

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Publication number: CN109783984A
Application number: CN201910121590.6A
Authority: CN
Inventors: 何小威; 赵振宇; 黄鹏程; 马驰远; 乐大珩; 冯超超; 栾晓琨; 贾勤
Original assignee: National University of Defense Technology
Current assignee: National University of Defense Technology
Priority date: 2019-02-19
Filing date: 2019-02-19
Publication date: 2019-05-21
Anticipated expiration: 2039-02-19
Also published as: CN109783984B

Abstract

本发明公开了一种适用于CPU核频率提升的布局布线方法，本发明对物理实现的布局布线方法进行了改进，在布局阶段就进行时钟树预综合，在布局布线全过程（带时钟树预综合的布局、时钟树综合、布线）中均使用有用偏移(Useful Skew)和先进片上变化(AOCV)，并且全流程都不修复保持时间违例，在布线完之后进行电阻电容系数校正，然后重新执行带时钟树预综合的布局‑时钟树综合‑布线，本发明能够实现CPU核更高的频率同时保持实现面积和功耗可控，加快多模式多端角下的时序收敛速度，本发明具有流程简单、可操作性强，时序收敛速度快的优点，并且仍能满足其他签核流片条件。

Description

一种适用于CPU核频率提升的布局布线方法

技术领域

本发明涉及高性能CPU核的集成电路电子自动化设计技术领域，具体涉及一种适用于CPU核频率提升的布局布线方法。

背景技术

高性能CPU核的物理实现一直是微处理器设计的难点，CPU核实现频率的高低直接影响到微处理器的性能好坏。如何从物理设计的布局布线方法上将CPU核的频率提升是一个值得研究的课题。先进工艺下CPU核的物理实现主要问题表现在以下方面：

1. 随着芯片工艺进入到超深亚微米阶段，工艺参数对器件延时的影响日益凸显，先进工艺下的金属线宽度降低到只有几十纳米，同时线电阻又急剧增大，这给处理器核的时序收敛带来不小的麻烦。

2. 时钟树综合(CTS)作为物理设计中非常重要的一个步骤，通常在布局完成之后才开始进行。CPU核的物理设计频率高、密度大，传统的物理设计流程在布局阶段并不考虑时钟树单元插入对布局位置和绕线资源的影响，因而布局阶段的时序结果和时钟树综合阶段的时序结果并不完全一致，很有可能在布局阶段发现时序已经收敛，但是等执行完时钟树综合之后发现时序恶化不少。

3. 传统的时钟树综合主要是满足低延时、低偏斜(Skew)的要求。CPU核逻辑量大，时序复杂，低偏斜的时钟树是限制频率提升的主要因素。而且，先进工艺各端角下不同线和单元的延时变化幅度较大，时钟树低偏斜要求变得更加难以满足。

4. 早期工艺下物理设计流程都采用固定的值来反映片上工艺变化(OCV)对单元和线延时的影响。当前主流工艺已经进入纳米阶段，采用固定的片上变化值来约束时序进行布局布线会导致时序过度悲观，从而影响CPU核的频率突破。

5. 传统的布局布线方法除了集中修复建立时间(setup)违例之外，在执行完时钟树综合之后、或者布线时一般都会修复保持时间(hold)违例。先进工艺下hold的不确定性随着单元阈值的变化而变化，一般布局布线工具所报的hold违例和时序签核（Signoff）工具报出的hold违例存在不小的差异，因此在时钟树综合或布线阶段修复hold可能会导致过修、布局布线密度过大、功耗过大等一系列问题。

近年来，为了提升CPU核的频率也有不少新的实现技术涌现出来，例如网格(Mesh)时钟树、混合布局等。但鲜有从布局布线方法学本身的角度以最小的代价最大化限度地提升频率同时保持实现面积和功耗可控。

发明内容

本发明要解决的技术问题：针对现有技术的上述问题，提供一种适用于CPU核频率提升的布局布线方法，本发明能够实现CPU核更高的频率同时保持实现面积和功耗可控，加快多模式多端角下的时序收敛速度，本发明具有流程简单、可操作性强，时序收敛速度快的优点，并且仍能满足其他签核流片条件。

为了解决上述技术问题，本发明采用的技术方案为：

一种适用于CPU核频率提升的布局布线方法，实施步骤包括：

1）输入设计文件；

2）设置流程约束，执行带时钟树预综合的布局，且在布局过程中不修复保持时间违例，采用有用偏移修复建立时间违例，采用先进片上工艺变化在不同的时序路径上加上不同的工艺偏差值；

3）执行时钟树综合，且在时钟树综合过程中不修复保持时间违例，采用有用偏移修复建立时间违例，采用先进片上工艺变化在不同的时序路径上加上不同的工艺偏差值；

4）执行布线对时钟线和信号线按规则完成绕线，且在布线过程中不修复保持时间违例，采用有用偏移修复建立时间违例，采用先进片上工艺变化在不同的时序路径上加上不同的工艺偏差值；

5）提取绕线后金属线的电阻电容值，将金属线绕线后的电阻电容值、绕线前的电阻电容值比较产生电阻电容系数，并将电阻电容系数反标到输入设计文件中的工艺文件上；

6）判断是否时序收敛，如果时序不收敛则跳转执行步骤2）；否则，跳转执行下一步；

7）结束并退出。

可选地，所述采用有用偏移修复建立时间违例的详细步骤包括：当本级时序路径中数据路径级数多、延时大建立时间违例很大时，如果本级路径的起始寄存器作为终点寄存器的上一级时序路径建立时间很容易满足，则将起始寄存器的时钟提前一定时间以减小本级时序路径的数据延时，从而达到修复本级建立时间违例的目的；如果本级路径的终点寄存器作为起始寄存器的下一级时序路径建立时间很容易满足，则将终点寄存器的时钟推后一定的时间以加大捕获时钟的延时，从而达到修复本级建立时间违例的目的。

可选地，步骤1）中输入的设计文件包括综合网表、时序约束文件、电源网格、IO约束文件、标准单元库文件、工艺文件。

可选地，步骤2）中设置的流程约束包括最大扇出数目、最大斜率值、时钟不确定性的约束。

可选地，步骤2）中设置的流程约束包括至少一项非默认规则的约束。

可选地，步骤2）中执行带时钟树预综合的布局的详细步骤包括：首先执行粗略的布局将标准单元按照时序约束粗略地放置在布局要求的区域内；接着开始执行时钟树综合，生成具体的时钟树结构，放置时钟树单元；最后根据生成的时钟树结构优化布局时序。

可选地，步骤3）中执行时钟树综合的详细步骤包括：先删掉布局阶段产生的时钟树单元，重新产生时钟树，最后进行时序优化。

可选地，步骤6）中判断是否时序收敛时，还包括在满足时序收敛的条件下采用工具修复建立时间违例和/或保持时间违例的步骤。

可选地，步骤6）中判断是否时序收敛时，还包括在满足时序收敛的条件下采用工具修复斜率违例和/或噪声违例的步骤。

可选地，步骤6）中判断是否时序收敛时，还包括在满足时序收敛的条件下采用工具进行修复电迁移问题、物理验证、等价性检查中至少一项工序的步骤。

和现有技术相比，本发明具有下述优点：本发明对物理实现的布局布线方法进行了改进，即在布局阶段就进行时钟树预综合，在布局布线全过程（带时钟树预综合的布局、时钟树综合、布线）中均使用有用偏移(Useful Skew)和先进片上变化(AOCV)，并且全流程都不修复保持时间(hold)违例，在布线完之后进行电阻电容系数（RC Factor）校正，然后重新执行带时钟树预综合的布局-时钟树综合-布线，本发明能够实现CPU核更高的频率同时保持实现面积和功耗可控，加快多模式多端角下的时序收敛速度，本发明具有流程简单、可操作性强，时序收敛速度快的优点，并且仍能满足其他签核流片条件。

附图说明

图1为本发明实施例方法的基本流程示意图。

具体实施方式

如图1所示，本实施例适用于CPU核频率提升的布局布线方法的实施步骤包括：

1）输入设计文件；

7）结束并退出，后续则进行一些其他步骤即可用于签核(Signoff)流片。

本实施例中采用有用偏移（Useful Skew）修复建立时间违例，采用有用偏移（Useful Skew）修复建立时间违例的详细步骤包括：当本级时序路径中数据路径级数多（超过设定值）、延时大建立时间违例很大（超过设定值）时，如果本级路径的起始寄存器作为终点寄存器的上一级时序路径建立时间很容易满足（上一级时序路径的时序是正的、且余量超过设定值；或者上一级时序路径的时序是负的，但是可修复成正的、且余量超过设定值），则将起始寄存器的时钟提前一定时间以减小本级时序路径的数据延时，从而达到修复本级建立时间违例的目的；如果本级路径的终点寄存器作为起始寄存器的下一级时序路径建立时间很容易满足（下一级时序路径的时序是正的、且余量超过设定值；或者下一级时序路径的时序是负的，但是可修复成正的、且余量超过设定值），则将终点寄存器的时钟推后一定的时间以加大捕获时钟的延时，从而达到修复本级建立时间违例的目的。使用有用偏移是指向前一级或者后一级借时序以修正本级难以修复的建立时间违例，通过向前或者向后借时序可以不用在本级数据路径上进行插入缓冲器或者加大单元尺寸等操作。

本实施例中还包括采用先进片上工艺变化（AOCV）在不同的时序路径上加上不同的工艺偏差值。先进片上工艺变化（AOCV）是相对于传统的片上工艺变化（OCV）来讲的，传统的OCV在所有的时序路径上都强加一个固定的工艺偏差值，这是非常悲观的做法不利于时序收敛，而先进片上工艺变化（AOCV）是在不同的时序路径上加上不同的工艺偏差值，即在短的时序路径上加较大的工艺偏差值，在长的时序路径上加较小的工艺偏差值，这更加符合实际情况，减少过度设计和过度悲观。

本实施例步骤2）～步骤4）中均采用有用偏移修复建立时间违例，采用先进片上工艺变化在不同的时序路径上加上不同的工艺偏差值，混合采用这两项技术可以明显地减少插入单元数目、减小设计密度、提高绕线质量。业界常用的EDA布局布线工具都能很好地支持这两项技术。由于布局阶段所显示的保持时间违例不是最真实的，所以为了防止过修在布局阶段本实施例步骤2）～步骤4）中均不修复保持时间违例。

本实施例中，步骤1）中输入的设计文件包括综合网表、时序约束文件、电源网格、IO约束文件、标准单元库文件、工艺文件。

本实施例中，步骤2）中设置的流程约束包括最大扇出数目、最大斜率值、时钟不确定性的约束。

本实施例中，步骤2）中设置的流程约束包括至少一项非默认规则的约束。

本实施例中，步骤2）中执行带时钟树预综合的布局的详细步骤包括：首先执行粗略的布局将标准单元按照时序约束粗略地放置在布局要求的区域内；接着开始执行时钟树综合，生成具体的时钟树结构，放置时钟树单元；最后根据生成的时钟树结构优化布局时序。

本实施例中，步骤3）中执行时钟树综合的详细步骤包括：先删掉布局阶段产生的时钟树单元，重新产生时钟树，最后进行时序优化。

步骤3）在布线过程中不修复保持时间违例，采用有用偏移修复建立时间违例，采用先进片上工艺变化在不同的时序路径上加上不同的工艺偏差值；和布局阶段采用有用偏移（Useful Skew）一样，在时钟树综合过程中也可以向前一级或者后一级借时序以修正本级难以修复的建立时间违例，使用先进片上工艺变化（AOCV）和布局阶段一样可以避免在时钟树综合过程中导致过度设计，最大化降低单元密度。这个阶段所显示的hold违例同样也不是最真实的，所以在时钟树综合阶段不修复保持时间违例。

步骤4）在布线过程中不修复保持时间违例，采用有用偏移修复建立时间违例，采用先进片上工艺变化在不同的时序路径上加上不同的工艺偏差值；和布局、时钟树综合阶段一样，布线阶段使用有用偏移（Useful Skew）同样可以向前一级或者后一级借时序以修正本级难以修复的建立时间违例，而布线阶段使用先进片上工艺变化（AOCV）同样可以避免过度设计，在布线过程中更好地修复建立时间违例。

布线完成之后，通过步骤5）提取绕线后金属线的电阻电容值（RC值），将金属线绕线后的电阻电容值、绕线前的电阻电容值比较产生电阻电容系数，并将电阻电容系数反标到输入设计文件中的工艺文件上，这样在布局和时钟树综合过程中金属线的电阻电容值更加接近绕线后真实的电阻电容值，这两个阶段所见的金属线的延时也就更加准确，从而工具能针对更加准确的建立时间违例路径进行时序优化。反标之后重新开始执行带时钟树预综合的布局、时钟树综合和布线，经过迭代优化达到最大化提升频率的效果。

经过上述步骤1）～步骤5）之后，如果还存在大量的建立时间违例（可以采用根据建立时间违例的数量大于预设门槛值进行判定）则表示时序还没有收敛，需要跳转到步骤2）继续进行迭代优化。如果建立时间违例不多或者没有建立时间违例表示时序收敛，还需要进行其他一些步骤才可以签核流片。例如用其他工具准确修复建立时间违例/保持时间违例，按标准尽可能地清除斜率违例/噪声违例，解决EM问题（电迁移问题），通过物理验证和等价性检查，有时候还会进行功能改变命令(ECO)等。

本实施例中，步骤6）中判断是否时序收敛时，还包括在满足时序收敛的条件下采用工具修复建立时间违例和/或保持时间违例的步骤。

本实施例中，步骤6）中判断是否时序收敛时，还包括在满足时序收敛的条件下采用工具修复斜率违例和/或噪声违例的步骤。

本实施例中，步骤6）中判断是否时序收敛时，还包括在满足时序收敛的条件下采用工具进行修复电迁移问题、物理验证、等价性检查中至少一项工序的步骤。

在用其他工具准确修复建立时间违例/保持时间违例，按标准尽可能地清除斜率违例/噪声违例，解决EM问题（电迁移问题），通过物理验证和等价性检查后，即可将得到的结果进行签核（Signoff）流片。

本实施例适用于CPU核频率提升的布局布线方法能够实现CPU核更高的频率同时保持实现面积和功耗可控，加快多模式多端角下的时序收敛速度，本发明具有流程简单、可操作性强，时序收敛速度快的优点，并且仍能满足其他签核（Signoff）流片条件。

以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims

1.一种适用于CPU核频率提升的布局布线方法，其特征在于实施步骤包括：

1）输入设计文件；

7）结束并退出。

2.根据权利要求1所述的适用于CPU核频率提升的布局布线方法，其特征在于，所述采用有用偏移修复建立时间违例的详细步骤包括：当本级时序路径中数据路径级数多、延时大建立时间违例很大时，如果本级路径的起始寄存器作为终点寄存器的上一级时序路径建立时间很容易满足，则将起始寄存器的时钟提前一定时间以减小本级时序路径的数据延时，从而达到修复本级建立时间违例的目的；如果本级路径的终点寄存器作为起始寄存器的下一级时序路径建立时间很容易满足，则将终点寄存器的时钟推后一定的时间以加大捕获时钟的延时，从而达到修复本级建立时间违例的目的。

3.根据权利要求1所述的适用于CPU核频率提升的布局布线方法，其特征在于，步骤1）中输入的设计文件包括综合网表、时序约束文件、电源网格、IO约束文件、标准单元库文件、工艺文件。

4.根据权利要求1所述的适用于CPU核频率提升的布局布线方法，其特征在于，步骤2）中设置的流程约束包括最大扇出数目、最大斜率值、时钟不确定性的约束。

5.根据权利要求4所述的适用于CPU核频率提升的布局布线方法，其特征在于，步骤2）中设置的流程约束包括至少一项非默认规则的约束。

6.根据权利要求1所述的适用于CPU核频率提升的布局布线方法，其特征在于，步骤2）中执行带时钟树预综合的布局的详细步骤包括：首先执行粗略的布局将标准单元按照时序约束粗略地放置在布局要求的区域内；接着开始执行时钟树综合，生成具体的时钟树结构，放置时钟树单元；最后根据生成的时钟树结构优化布局时序。

7.根据权利要求1所述的适用于CPU核频率提升的布局布线方法，其特征在于，步骤3）中执行时钟树综合的详细步骤包括：先删掉布局阶段产生的时钟树单元，重新产生时钟树，最后进行时序优化。

8.根据权利要求1所述的适用于CPU核频率提升的布局布线方法，其特征在于，步骤6）中判断是否时序收敛时，还包括在满足时序收敛的条件下采用工具修复建立时间违例和/或保持时间违例的步骤。

9.根据权利要求1所述的适用于CPU核频率提升的布局布线方法，其特征在于，步骤6）中判断是否时序收敛时，还包括在满足时序收敛的条件下采用工具修复斜率违例和/或噪声违例的步骤。

10.根据权利要求1所述的适用于CPU核频率提升的布局布线方法，其特征在于，步骤6）中判断是否时序收敛时，还包括在满足时序收敛的条件下采用工具进行修复电迁移问题、物理验证、等价性检查中至少一项工序的步骤。