JP5883676B2 - Lsi設計方法 - Google Patents
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Description
先ず、本願において開示される実施の形態について概要を説明する。実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
クロック発生源(200)から複数のタイミング規定回路(FF1〜FF8)まで複数のバッファ(101〜166)を含んで構成されるクロックツリー(100)に対して、以下のステップを実行するLSI設計方法である。
項1において、バッファを削除する前記ステップ(15)に先立って、前記複数のタイミング規定回路相互間のすべての信号伝搬経路におけるセットアップ余裕を0以上に調整するステップ(ステップ14)をさらに含む。
項1または2において、前記クロックツリー内の全ての分岐を順次選び、前記分岐から延びる全ての枝を順次選んでバッファを削除する前記ステップを繰り返し実施する(ステップ2)。
項3において、前記分岐の選択は、前記クロック発生源に近い分岐を先に選択する。
項3または4において、バッファを削除する前記ステップに先立って除外対象の枝を規定し(ステップ6)、前記対象バッファが前記除外対象の枝に含まれるときに、前記バッファを削除するステップをスキップして次の分岐に移る(ステップ7)。
項5において、前記クロックツリー内の、電気的設計ルールに対する余裕の最も少ない経路にある枝を、前記除外対象の枝と規定する(ステップ6)。
請求項5または6において、前記クロックツリー内の、バッファを含まない枝を前記除外対象の枝と規定する(ステップ6)。
項1乃至7のうちの1項において、配置配線(ステップ14)後の設計データを対象とする。
項8において、バッファを削除する前記ステップ(ステップ5)を実行した後、前記削除されたバッファの入力を駆動していたバッファから前記削除されたバッファが駆動していたバッファへの配線を配線するステップを実行し、前記配線の容量と抵抗を抽出し前記容量と前記抵抗に基づいて前記削除されたバッファの入力を駆動していた前記バッファの遅延値を算出する(ステップ8)。
請求項1乃至9のうちの1項において、前記タイミング規定回路が、フリップフロップ、ラッチ、クロック同期式メモリ、または、クロックゲーティングのためのゲートである。
クロック発生源(200)から複数のタイミング規定回路(FF1〜FF8)まで複数のバッファ(101〜166)を含んで構成されるクロックツリー(100)に対して、以下のステップを実行するLSI設計方法である。
項11において、バッファを削除する前記ステップに先立って、前記複数のタイミング規定回路相互間のすべての信号伝搬経路におけるセットアップ余裕を0以上に調整するステップ(ステップ11〜14)をさらに含む。
項11または項12において、バッファを削除する前記ステップに先立って、前記複数のタイミング規定回路のうち、同一の組合せ回路を経由する信号伝搬経路の始点のタイミング規定回路と前記信号伝搬経路の終点のタイミング規定回路とを、同じ分岐から拡がる部分ツリーに接続するステップをさらに含む。
項11乃至13のうちの1項において、前記対象タイミング規定回路相互間の信号伝搬経路において、第1の枝から拡がる部分ツリーに接続されるタイミング規定回路を始点とし、第1の枝とは異なる第2の枝から拡がる部分ツリーに接続されるタイミング規定回路を終点とする。そのときのセットアップ余裕およびホールド余裕を0以上に保つことができる範囲内で、前記第1の枝に含まれる前記対象バッファに含まれる1個または複数のバッファと前記第2の枝に含まれる前記対象バッファに含まれる1個または複数のバッファとを削除する。
項11乃至14のうちの1項において、前記クロックツリーに含まれるすべての分岐について、バッファを削除する前記ステップを繰り返す。
項15において、前記クロック発生源から遠い分岐から順に、バッファを削除する前記ステップを繰り返す。
項15または16において、バッファを削除する前記ステップに先立って除外対象の枝を規定し(ステップ6)、前記対象バッファが前記除外対象の枝に含まれるときに、前記バッファを削除するステップをスキップして次の分岐に移る(ステップ7)。
項17において、前記クロックツリー内の、電気的設計ルールに対する余裕の最も少ない経路にある枝を、前記除外対象の枝と規定する(ステップ6)。
項17または項18において、前記クロックツリー内の、バッファを含まない枝を前記除外対象の枝と規定する(ステップ6)。
項11乃至19のうちの1項において、前記タイミング規定回路が、フリップフロップ、ラッチ、クロック同期式メモリ、または、クロックゲーティングのためのゲートである。
実施の形態について更に詳述する。
図1と図2は、実施形態1を適用したLSI設計方法を表す設計フローであり、図1はその中核部分、図2は中核部分を含む設計フロー全体である。図4は実施形態1によるバッファの削除方法の一例を示す説明図、図5はそのバッファの削除のためのタイミング解析の一例を示す説明図である。
図5において、スラック=(265+300)−(275+220)=70psと算出される。ここで、クロック周期を300psとし、FF自体が要求するセットアップ余裕は、説明を簡略化するために無視している。非対象FFであるFF3を始点とし、対象FFであるFF2を終点とする組合せ回路61の信号伝搬遅延は220psである。FF3へのクロック遅延が265ps、FF2へのクロック遅延が270psであるので、スラックは70psとなる。対象バッファからは、70psの遅延に相当する分のバッファを削除してもよいことになる。111と112を削除すると遅延の合計は50psなので、スラックは20psとなる。112と113を削除すると遅延の合計は55psなのでスラックは15psとなる。111、112および113の3個の対象バッファの遅延の合計80psなので、仮に3個すべてを削除すると、スラックは−10psとなり、セットアップ違反となるから、すべてを削除することはできない。上記ワーストケースとなったFFペアについてさえ、スラックが負にならない限り、タイミング違反を発生させずにバッファを削減することができ、クロックツリーによる消費電力を削減することができる。
図3は、実施形態1に種々の変形を適用したLSI設計方法を表す設計フローである。
分岐点サーチに先立って、信頼性などの別の要因で削除することが許されないバッファ、枝、もしくは分岐点を除外対象として指定しておき、削除候補を予め絞り込むことによって、全体の実行時間を短縮することができる。図3に示すように、削除候補絞込み(ステップ6)と対象バッファが除外対象か否かの判断(ステップ7)を追加する。
バッファが削除されたことによって、配線が変更され、削除されたバッファの前後において、遅延値が変動する。これに対応するために、図3に示すように、再配線・遅延値更新(ステップ8)を追加する。
実施形態1では、分岐点から延びる枝が複数あるときに、そのうちの1本の枝に着目して、対象バッファ、対象FFを規定し、削除するバッファを決めた。本実施形態は、1つの分岐点から延びる複数の枝に同時に着目して対象バッファと対象FFを規定し、削除するバッファを決めるものである。
図3に示したとおり、実施形態1と同様に、全ての分岐・枝についてバッファ削除ステップを繰返すため、分岐点サーチ(ステップ1)の後に全ての分岐点をサーチしたか否かの判断ステップ(ステップ2)を設ける。クロックツリー内の全ての分岐を順次選び、その分岐から延びる全ての枝に含まれるバッファを対象として削除ステップ(ステップ3〜5)を繰り返し実施する。
本実施形態2においては、対象FFを駆動する複数の枝に含まれるバッファを同時に削除することにより、対象FF相互間のスラックの変動は小さく抑えることができる。一方、対象FFと非対象FFとの間のスラックの変動は大きい。
3 タイミング解析
5 バッファ削除
6 削除候補絞込み
8 再配線・遅延値更新
11 論理合成
12 配置
13 クロックツリー合成(CTS)
14 配線
15 バッファ削除
16 検証(DRC/LVS)
100 クロックツリー
200 クロック発生源
101〜166 バッファ
21〜27 分岐
31 枝
41 部分ツリー
51 対象FF
52 非対象FF
61、62、63、64 組合せ回路
251、252、253 配線
Claims (20)
- LSIのクロック発生源から複数のタイミング規定回路まで複数のバッファを含んで構成されるクロックツリーに対して、コンピュータによって実行される、第1、第2及び第3ステップを含む、当該LSIについてのLSI設計方法であって、
前記第1ステップでは、前記クロックツリー内の1つの分岐と、前記分岐から前記タイミング規定回路方向に延びる1つの枝における次の分岐との間に存在するバッファを対象バッファとして規定し、
前記第2ステップでは、前記枝から拡がるクロックツリーの末端に接続されているタイミング規定回路を対象タイミング規定回路とし、前記複数のタイミング規定回路のうち前記対象タイミング規定回路以外のタイミング規定回路を非対象タイミング規定回路とし、前記非対象タイミング規定回路を始点とし前記対象タイミング規定回路を終点とする信号伝搬経路についてのタイミング解析を実行し、
前記第3ステップでは、前記タイミング解析の結果に基づいて、すべての信号伝搬経路におけるセットアップ余裕を0以上に保つことができる範囲内で、前記対象バッファに含まれる1個または複数のバッファを削除する、LSI設計方法。 - 請求項1において、前記コンピュータによって実行され、前記第1、第2及び第3ステップに先立って、前記複数のタイミング規定回路相互間のすべての信号伝搬経路におけるセットアップ余裕を0以上に調整する、第4ステップをさらに含む、LSI設計方法。
- 請求項1において、前記クロックツリー内の全ての分岐を順次選び、前記分岐から延びる全ての枝を順次選んでバッファを削除する前記第2及び第3ステップを繰り返し実施する、LSI設計方法。
- 請求項3において、前記分岐の選択は、前記クロック発生源に近い分岐を先に選択する、LSI設計方法。
- 請求項3において、前記コンピュータによって実行され、前記第1ステップに先立って除外対象の枝を規定する第5ステップと、前記対象バッファが前記除外対象の枝に含まれるか否かを判断する第6ステップとをさらに含み、前記対象バッファが前記除外対象の枝に含まれるときに、前記第2及び第3ステップをスキップして次の分岐についての前記第1ステップに進む、LSI設計方法。
- 請求項5において、前記第5ステップでは、前記クロックツリー内の、電気的設計ルールに対する余裕の最も少ない経路にある枝を、前記除外対象の枝と規定する、LSI設計方法。
- 請求項5において、前記第5ステップでは、前記クロックツリー内の、バッファを含まない枝を前記除外対象の枝と規定する、LSI設計方法。
- 請求項1において、配置配線後の設計データを対象とする、LSI設計方法。
- 請求項8において、前記コンピュータによって実行され、バッファを削除する前記第3ステップを実行した後、前記削除されたバッファの入力を駆動していたバッファから前記削除されたバッファが駆動していたバッファへの配線を配線し、前記配線の容量と抵抗を抽出し前記容量と前記抵抗に基づいて前記削除されたバッファの入力を駆動していた前記バッファの遅延値を算出する第7ステップをさらに含む、LSI設計方法。
- 請求項1において、前記タイミング規定回路が、フリップフロップ、ラッチ、クロック同期式メモリ、または、クロックゲーティングのためのゲートである、LSI設計方法。
- LSIのクロック発生源から複数のタイミング規定回路まで複数のバッファを含んで構成されるクロックツリーを含むゲートレベルの論理回路に対して、コンピュータによって実行される、第1、第2及び第3ステップを含む、当該LSIについてのLSI設計方法であって、
前記第1ステップでは、前記クロックツリー内の1つの分岐から、前記分岐から拡がる部分ツリーの末端までに存在するバッファを対象バッファとして規定し、
前記第2ステップでは、前記部分ツリーの末端に接続されているタイミング規定回路を対象タイミング規定回路とし、前記複数のタイミング規定回路のうち前記対象タイミング規定回路以外のタイミング規定回路を非対象タイミング規定回路とし、前記非対象タイミング規定回路を始点とし前記対象タイミング規定回路を終点とするすべての信号伝搬経路についてのタイミング解析を実行し、
前記第3ステップでは、前記第2ステップにおける前記タイミング解析の結果に基づいて、前記対象タイミング規定回路相互間のすべての信号伝搬経路におけるセットアップ余裕およびホールド余裕を0以上に保つことができる範囲内で、且つ、前記非対象タイミング規定回路を始点とし前記対象タイミング規定回路を終点とするすべての信号伝搬経路におけるセットアップ余裕を0以上に保つことができる範囲内で、前記対象バッファに含まれる1個または複数のバッファを削除する、LSI設計方法。 - 請求項11において、前記コンピュータによって実行され、前記第1、第2及び第3ステップに先立って、前記複数のタイミング規定回路相互間のすべての信号伝搬経路におけるセットアップ余裕を0以上に調整する、第4ステップをさらに含む、LSI設計方法。
- 請求項11において、前記コンピュータによって実行され、バッファを削除する前記ステップに先立って、前記複数のタイミング規定回路のうち、同一の組合せ回路を経由する信号伝搬経路の始点のタイミング規定回路と前記信号伝搬経路の終点のタイミング規定回路とを、同じ分岐から拡がる部分ツリーに接続する、第5ステップをさらに含む、LSI設計方法。
- 請求項11において、
前記第3ステップでは、前記第2ステップにおける前記タイミング解析の結果に基づいて、前記対象タイミング規定回路相互間の信号伝搬経路において、第1の枝から拡がる部分ツリーに接続されるタイミング規定回路を始点とし、第1の枝とは異なる第2の枝から拡がる部分ツリーに接続されるタイミング規定回路を終点とするセットアップ余裕およびホールド余裕を0以上に保つことができる範囲内で、前記第1の枝に含まれる前記対象バッファに含まれる1個または複数のバッファと前記第2の枝に含まれる前記対象バッファに含まれる1個または複数のバッファとを削除する、LSI設計方法。 - 請求項11において、前記クロックツリーに含まれるすべての分岐について、バッファを削除する前記第2及び第3ステップを繰り返す、LSI設計方法。
- 請求項15において、前記クロック発生源から遠い分岐から順に、バッファを削除する前記ステップを繰り返す、LSI設計方法。
- 請求項15において、前記コンピュータによって実行され、前記第1ステップに先立って除外対象の枝を規定する第6ステップと、前記対象バッファが前記除外対象の枝に含まれるか否かを判断する第7ステップとをさらに含み、
前記対象バッファが前記除外対象の枝に含まれるときに、前記バッファを削除する前記第2及び第3ステップをスキップして次の分岐についての前記第1ステップに進む、LSI設計方法。 - 請求項17において、前記第6ステップでは、前記クロックツリー内の、電気的設計ルールに対する余裕の最も少ない経路にある枝を、前記除外対象の枝と規定する、LSI設計方法。
- 請求項17において、前記第6ステップでは、前記クロックツリー内の、バッファを含まない枝を前記除外対象の枝と規定する、LSI設計方法。
- 請求項11において、前記タイミング規定回路が、フリップフロップ、ラッチ、クロック同期式メモリ、または、クロックゲーティングのためのゲートである、LSI設計方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012036097A JP5883676B2 (ja) | 2012-02-22 | 2012-02-22 | Lsi設計方法 |
US13/769,885 US9141739B2 (en) | 2012-02-22 | 2013-02-19 | LSI design method |
US14/833,562 US20150363530A1 (en) | 2012-02-22 | 2015-08-24 | Lsi design method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012036097A JP5883676B2 (ja) | 2012-02-22 | 2012-02-22 | Lsi設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013171503A JP2013171503A (ja) | 2013-09-02 |
JP5883676B2 true JP5883676B2 (ja) | 2016-03-15 |
Family
ID=48983353
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012036097A Expired - Fee Related JP5883676B2 (ja) | 2012-02-22 | 2012-02-22 | Lsi設計方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US9141739B2 (ja) |
JP (1) | JP5883676B2 (ja) |
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2013
- 2013-02-19 US US13/769,885 patent/US9141739B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
US9141739B2 (en) | 2015-09-22 |
JP2013171503A (ja) | 2013-09-02 |
US20150363530A1 (en) | 2015-12-17 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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