JP2008218730A - 半導体装置の設計方法及び設計プログラム - Google Patents

Abstract

【課題】電源配線における局所的な電流集中を防止すること。
【解決手段】本発明に係る半導体装置の設計方法は、（Ａ）クロック分配の対象となるセル群１０，１２を配置するステップと、（Ｂ）上記（Ａ）ステップの後、クロックを駆動するための複数のクロックドライバセル２０を、各クロックドライバセルが他のクロックドライバセルを囲む所定の大きさの禁止領域３０に重ならないように配置するステップと、を有する。
【選択図】図５

Description

本発明は、半導体装置の設計技術に関する。特に、本発明は、クロックツリーシンセシス手法に基づく半導体装置の設計技術に関する。

半導体装置の設計において、マクロセルや基本セルの配置が行われた後、セル間の配線（routing）が行われる。基本セル（プリミティブセル）には、ＮＡＮＤやインバータ等の論理ゲートセル、クロックを供給するためのクロック源セル、そのクロックに基づいて動作するフリップフロップセルなどが含まれる。

クロック設計では、セル配置工程で配置された複数のフリップフロップセル間のクロックスキューを低減することが望ましい。そのための手法が、「クロックツリーシンセシス（CTS: Clock Tree Synthesis）」である。クロックツリーシンセシスでは、クロック源セルから複数のフリップフロップセルへの配線長が均一となるように、また、それらフリップフロップセルに対するクロック駆動能力が均一となるように、クロックドライバセル（クロックバッファセル）が適宜配置される。これにより、フリップフリップセル間のクロックスキューが低減される。

特許文献１には、半導体装置のレイアウト配置手法が開示されている。その手法によれば、クロック源セル、クロックバッファセル、及びフリップフロップセルの周囲に配置禁止領域が設けられる。セル配置工程では、クロック源セル、クロックバッファセル及びフリップフロップセルは、擬似的に配置禁止領域と同じ大きさを有するとみなされ、配置禁止領域と同じ大きさを有するセル群がまず配置される。次に、消費電力が比較的大きい論理セルが配置される。その後、上述の擬似的な大きさを有するセル群が、本来のセルに置換される。続いて、消費電力が比較的小さい論理セルが配置される。これにより、クロック信号に同期したセルや消費電力の大きいセルが隣接して配置されることが防止される。

特開平１１−３９４２号公報

半導体チップ内で、最も消費電流が大きい基本セルは、クロックドライバセルである。クロックドライバセルが密集していると、電源配線において局所的な電流集中が発生する。そのような局所的な電流集中は、エレクトロマイグレーションによる断線や、ジュール加熱による特性変動（配線抵抗の増加）を引き起こす。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明に係る半導体装置の設計方法は、（Ａ）クロック分配の対象となるセル群（１０，１２）を配置するステップと、（Ｂ）上記（Ａ）ステップの後、クロックを駆動するための複数のクロックドライバセル（２０）を、各クロックドライバセルが他のクロックドライバセルを囲む所定の大きさの禁止領域（３０）に重ならないように配置するステップと、を有する。

上記（Ｂ）ステップでは、まず、複数のクロックドライバセル（２０）がクロックツリーシンセシス手法に基づいて配置される。その複数のクロックドライバセル（２０）は、第１クロックドライバセル（２０−１）と第２クロックドライバセル（２０−２）を含んでいるとする。次に、第１クロックドライバセル（２０−１）を囲む禁止領域（３０）に第２クロックドライバセル（２０−２）が重なっているか否かの判定が行われる。重なっている場合、第２クロックドライバセル（２０−２）が、上記禁止領域（３０）外に移動させられる。

このように、本発明によれば、各クロックドライバセル（２０）に関して、他のクロックドライバセル（２０）の配置を禁止する禁止領域（３０）が考慮される。その結果、クロックドライバセル（２０）が密集することが防止される。最も消費電流の大きい基本セルはクロックドライバセル（２０）であるため、電源配線における局所的な電流集中が効果的に防止される。一方、クロック分配の対象となるセル群（１０，１２）にはそのような禁止領域（３０）は考慮されない。例えば、数量が非常に多いフリップフロップセル（１０，１２）に関しては、禁止領域（３０）は考慮されない。その結果、半導体チップの面積の増大が抑制される。

本発明によれば、電源配線における局所的な電流集中を効果的に防止することが可能となる。その結果、エレクトロマイグレーションによる断線や、ジュール加熱による配線抵抗の増加が防止される。

添付図面を参照して、本発明の実施の形態に係る半導体装置の設計方法を説明する。

１．全体的な設計フロー
図１は、本実施の形態に係る半導体装置の設計方法を示すフローチャートである。まず、フロアプランが決定され、ＣＰＵやＲＡＭといったマクロセルの位置も決定される（ステップＳ１０）。次に、電源線のルーティングが行われる（ステップＳ２０）。ここで、電源線とは、電源電圧を供給するための電源配線と、グランド電圧を供給するためのグランド配線を含む。

次に、基本セルの配置が行われる（ステップＳ３０）。この時に配置される基本セルには、ＮＡＮＤやインバータ等の論理ゲートセル、クロックを供給するためのクロック源セル、そのクロックに基づいて動作するフリップフロップセルなどが含まれる。この段階では、クロックドライバやそれ以外の信号を中継するためのバッファを後から配置できるように、基本セルはある程度の余裕を持って配置される。次に、クロックツリーシンセシスが行われる（ステップＳ４０）。クロックツリーシンセシスでは、クロック分配対象へのクロック供給が最適となるように、複数のクロックドライバセル（クロックバッファセル）が配置される。クロックドライバセルは、クロック駆動用の基本セルである。クロック分配の対象は、例えば、ステップＳ３０で配置されたフリップフロップセル群である。次に、配置されたセル間をつなぐ信号配線のルーティングが行われる（ステップＳ５０）。クロック信号配線もこのときにレイアウトされる。

このようにして、設計中の半導体チップのレイアウトが決定する。レイアウトが決定すると、そのレイアウトに基づいてレイアウト検証やタイミング検証が行われる（ステップＳ６０）。

半導体チップ内で、最も消費電流が大きい基本セルは、クロックドライバセルである。上述のクロックは、システムの処理能力を決定付ける信号であり、高周波数且つ高動作率の信号である。クロックドライバは、そのようなクロックをチップ全体に分配する、すなわち、高負荷を駆動する必要がある。そのため、クロックドライバの消費電流は、通常の基本セルと比較して大きくなる。６５ｎｍ世代のテクノロジを用いたＣＰＵマクロを想定した試算によれば、クロックドライバの消費電流は、その他の基本セルの１０倍以上となった。従って、クロックドライバセルが密集すると、電源配線において局所的な電流集中が発生する恐れがある。逆に、クロックドライバセルの密集配置を回避することにより、そのような局所的な電流集中を効果的に防止できると考えられる。そのため、本実施の形態では、ステップＳ４０において次のような工夫がなされる。

２．クロック設計（ステップＳ４０）
図２は、ステップＳ４０における処理を示すフローチャートである。また、図３〜図５は、クロックドライバセルの配置処理を説明するための図である。図２〜図５を参照して、本実施の形態におけるクロックドライバセルの配置処理を詳しく説明する。

図３は、ステップＳ３０が終了した段階を示している。半導体装置のレイアウト設計において、レイアウト領域は、複数の平行線によって区分けされる。図３では、破線で示される平行線が、Ｘ方向に沿って等間隔に引かれている。それら平行線によって区分けされた領域、すなわち、隣接する平行線の間の領域は、「ＲＯＷ」と呼ばれている。Ｘ方向に直角な方向はＹ方向であり、１つのＲＯＷのＹ方向の幅は“ｈ”であるとする。

上述のステップＳ２０により、電源配線とグランド配線の配置が行われている。図３において、電源配線ＶＤＤ１、グランド配線ＧＮＤ１、電源配線ＶＤＤ２、グランド配線ＧＮＤ２が、上記平行線に沿って順番に配置されている。つまり、電源配線ＶＤＤとグランド配線ＧＮＤが、上記平行線に沿って交互に配置されている。また、電源配線ＶＤＤ３、ＶＤＤ４が、Ｙ方向に沿って配置されている。Ｙ方向のグランド配線の図示は省略されている。Ｘ方向の電源配線ＶＤＤ１には、Ｙ方向の電源配線ＶＤＤ３、ＶＤＤ４から電流Ｉが供給される。同様に、Ｘ方向の電源配線ＶＤＤ２には、Ｙ方向の電源配線ＶＤＤ３やＶＤＤ４から電流Ｉが供給される。

また、ステップＳ３０により、基本セル１０〜１２が配置されている。基本セル１０、１２は、クロック分配の対象となるフリップフロップセルである。基本セル１１は、ＮＡＮＤやインバータ等の論理ゲートセルである。これら基本セル１０〜１２は、Ｘ方向に延びる上述の「ＲＯＷ」に沿って配置されている。つまり、基本セルのＹ方向の幅は、「ＲＯＷ」のＹ方向の幅“ｈ”と同じである。その結果、各基本セルは、隣接する電源配線とグランド配線につながることになる。例えば、フリップフロップセル１０は、電源配線ＶＤＤ１とグランド配線ＧＮＤ１につながり、電源配線ＶＤＤ１から電力を受け取る。論理ゲートセル１１は、電源線ＶＤＤ２とグランド配線ＧＮＤ１につながり、電源配線ＶＤＤ２から電力を受け取る。フリップフロップセル１２は、電源配線ＶＤＤ２とグランド配線ＧＮＤ２につながり、電源配線ＶＤＤ２から電力を受け取る。

図３で示された状態が得られた後、ステップＳ４０が行われる。

ステップＳ４１：
まず、クロック駆動に必要な複数のクロックドライバセル２０が、一般的なクロックツリーシンセシス手法に基づいて配置される。図４は、ステップＳ４１における状態を示している。図４では、複数のクロックドライバセル２０のうち、クロックドライバセル２０−１、２０−２、及び２０−３が示されている。

基本セル１０〜１２と同様に、これらクロックドライバセル２０も、「ＲＯＷ」に沿って配置されている。つまり、クロックドライバセル２０のＹ方向の幅も“ｈ”である。従って、各クロックドライバセル２０は、隣接する電源配線とグランド配線につながることになる。例えば、クロックドライバセル２０−１は、電源配線ＶＤＤ２とグランド配線ＧＮＤ２につながる。クロックドライバセル２０−２は、電源配線ＶＤＤ２とグランド配線ＧＮＤ１につながる。クロックドライバセル２０−３は、電源配線ＶＤＤ２とグランド配線ＧＮＤ２につながる。

ステップＳ４２：
次に、配置されたクロックドライバセル２０同士が近すぎないかどうかの判定が行われる。具体的には、各クロックドライバセル２０に関して、配置禁止領域３０が考慮される。配置禁止領域３０は、各クロックドライバセル２０を囲む領域であり、他のクロックドライバセル２０の配置を禁止する領域である。例えば図４には、クロックドライバセル２０−１に関する配置禁止領域３０が示されている。その配置禁止領域３０は、クロックドライバセル２０−１の側辺から、Ｘ方向に幅Ｘｌｉｍ、Ｙ方向に幅Ｙｌｉｍだけ延びている。つまり、配置禁止領域３０は、クロックドライバセル２０−１を囲んでおり、また、所定の大きさを有している。

ステップＳ４２では、配置禁止領域３０に他のクロックドライバセル２０が重なっているか否かの判定が行われる。図４で示された例の場合、クロックドライバセル２０−１に関する配置禁止領域３０に、クロックドライバセル２０−２が重なっている（逆に言えば、クロックドライバセル２０−２に関する配置禁止領域３０（図示されていない）に、クロックドライバセル２０−１が重なっている）。従って、判定結果はＮＧである。その場合、処理は、ステップＳ４３に進む。

尚、図４で示された例では、配置禁止領域３０に、論理ゲートセル１１やフリップフロップセル１２も重なっている。しかし、それらは対象外である。つまり、配置禁止領域３０は、論理ゲートセル１１やフリップフロップセル１２の重なりを禁止しない。配置禁止領域３０は、論理ゲートセル１１やフリップフロップセル１２の重なりは許可し、クロックドライバセル２０の重なりを禁止する。

ステップＳ４３：
ステップＳ４２において配置禁止領域３０に重なっていたクロックドライバセル２０−２が、その配置禁止領域３０の外に移動させられる。図５は、クロックドライバセル２０−２の移動後の状態を示している。図４の状態と比較して、クロックドライバセル２０−２は、１つ上のＲＯＷに移動している。移動後、再度判定（ステップＳ４２）が行われる。

図５には、３つのクロックドライバセル２０−１、２０−２、２０−３のそれぞれに関する配置禁止領域３０が示されている。この状態で、各クロックドライバセル２０は、いずれの配置禁止領域３０にも重なっていない。配置禁止領域３０には、フリップフロップセル１０、１２や論理ゲートセル１１が重なっていてもよい。従って、判定結果はＯＫとなる。このように、本実施の形態によれば、各クロックドライバセル２０が配置禁止領域３０に重ならないように、全ての必要なクロックドライバセル２０の配置が行われる。

図４と図５との比較により、次のことが言える。図４においては、電源配線ＶＤＤ３と電源配線ＶＤＤ４との間の領域の電源配線ＶＤＤ２は、２つのクロックドライバセル２０−１、２０−２によって共有されている。すなわち、その領域の電源配線ＶＤＤ２は、クロックドライバセル２０−１と２０−２の両方に電流を供給する必要がある。これは、電源配線ＶＤＤ２における局所的な電流集中を招く。一方、図５においては、電源配線ＶＤＤ３と電源配線ＶＤＤ４との間の領域の電源配線ＶＤＤ２は、クロックドライバセル２０−１にだけ電流を供給すればよい。クロックドライバセル２０−２に対しては、電源配線ＶＤＤ２とは異なる電源配線ＶＤＤ１から電流が供給される。従って、局所的な電流集中が回避される。

尚、図４や図５において、クロックドライバセル２０−１と２０−３は、電源配線ＶＤＤ２を共有しているが、電源配線ＶＤＤ４の両側に配置されている。従って、電源配線ＶＤＤ２の一部分に極度に電流が集中することはない。

以上に説明されたように、本実施の形態によれば、クロックドライバ２０が密集することが防止される。つまり、ある一部分の電源配線ＶＤＤに多数のクロックドライバ２０が集中することが防止される。従って、一部分の電源配線ＶＤＤに極度に電流が集中することが防止される。特に、クロックドライバセル２０は最も消費電流の大きい基本セルであるため、電流集中が効果的に抑制される。結果として、エレクトロマイグレーションによる断線や、ジュール加熱による配線抵抗の増加が防止される。また、断線やジュール加熱による抵抗増加が抑制されるため、電源配線を削減することができる。例えば、図３中の電源配線ＶＤＤ３とＶＤＤ４との間隔を拡げることができる。それにより、信号配線の自由度は高くなる。

また、図５から次のことが言える。図５において、クロックドライバセル２０−１と２０−２は、１つのＲＯＷを挟む両側のＲＯＷにそれぞれ配置されており、Ｙ方向に沿って幅“ｈ”だけ離れている。電源配線ＶＤＤとグランド配線ＧＮＤは交互に配置されているため、クロックドライバセル２０−１と２０−２が、別々の電源配線ＶＤＤにつながることになり、上述の効果が得られる。逆に言えば、上述の効果を得るためには、クロックドライバセル２０−１と２０−２をＹ方向に沿ってせいぜい１ＲＯＷ離すだけで十分である。クロックドライバセル２０−２を、いたずらに大きく移動させる必要はない。

そのような処理を実現するためには、配置禁止領域３０のＹ方向の幅Ｙｌｉｍは、最大でも１ＲＯＷの幅“ｈ”で十分である。図４及び図５では、幅Ｙｌｉｍは、１ＲＯＷの幅“ｈ”の半分に設定されている。もし、幅Ｙｌｉｍが幅“ｈ”よりも大きくなると、配置禁止領域３０が無駄に大きくなってしまう。その場合、複数のクロックドライバセル２０が、無駄に広い領域に分散されてしまい、それはチップ面積の増大を招く。本実施の形態では、幅Ｙｌｉｍは、１ＲＯＷの幅“ｈ”以下に設定される。従って、チップ面積のいたずらな増大が防止される。

更に、本実施の形態によれば、配置禁止領域３０は、クロックドライバセル２０の重なりを禁止するが、フリップフロップセル等の重なりは禁止しない。もし、配置禁止領域３０がフリップフロップセル等の重なりをも禁止すれば、次のような事態が発生する。クロックツリーシンセシスではクロック設計が行われるため、クロック分配の対象であるフリップフロップセルの配置後にクロックツリーシンセシスを行う必要がある。配置禁止領域３０がフリップフロップセル等の重なりを禁止するとすれば、クロックツリーシンセシスにおけるクロックドライバセル２０の配置場所は自然と限られてくる。つまり、ほとんどのクロックドライバセル２０を、クロックスキューの観点から好適な位置からは離れた位置に配置せざるを得なくなる。その場合、クロック配線は非常に長くなってしまい、クロックツリーシンセシスの意味が無くなる。場合によっては、クロックツリーシンセシスの処理が収束しない。このように、フリップフロップセルを配置禁止の対象とすることは、実質的に不可能である。

また、本実施の形態によれば、クロックドライバセル２０の配置工程（ステップＳ４０）では配置禁止領域３０が考慮されるが、その他のセルの配置工程（ステップＳ３０）では配置禁止領域は考慮されない。つまり、ステップＳ３０においては、通常通りに基本セル群が配置される。例えば、もしフリップフロップセル（１０，１２）に関しても配置禁止領域が考慮されるとすれば、チップ面積が著しく増大してしまう。それは、フリップフロップセルの数が非常に多いからである。フリップフロップセル群は、一般的に、総面積の３０〜４０％程度を占める場合が多い。従って、フリップフロップセルに同様の配置禁止領域が設定される場合、それらフリップフロップセル群を分散して配置する必要がある。このことは、チップ面積の著しい増大を招く。本実施の形態によれば、ステップＳ３０において配置禁止領域は考慮されないため、チップ面積が増大しない。

３．設計システム
図６は、本実施の形態に係る設計手法を実現するためのＬＳＩ設計システム１００の構成の一例を示している。ＬＳＩ設計システム１００は、プロセッサ１１０、記憶装置１２０、入力装置１３０、及び出力装置１４０を備えている。プロセッサ１１０は、記憶装置１２０から必要なデータを読み出して各種処理を行う。記憶装置１２０としては、ＲＡＭやハードディスクが例示される。入力装置１３０としては、キーボードやマウスが例示される。出力装置１４０としては、表示装置やプリンタが例示される。

記憶装置１２０には、ネットリストＮＥＴ、セルライブラリＬＩＢ、レイアウトデータＬＡＹ、禁止領域指定データＰＲＯが格納される。ネットリストＮＥＴは、設計回路中のセルとセル間の接続関係を示すデータである。セルライブラリＬＩＢは、マクロセルや基本セルのデータが格納されたデータベースである。レイアウトデータＬＡＹは、設計回路のレイアウトを示すデータである。禁止領域指定データＰＲＯは、配置禁止領域３０を規定するパラメータＸｌｉｍ，Ｙｌｉｍを示すデータである。

記憶装置１２０には更に、レイアウトツールＴＬ及び検証ツールＴＣが格納される。これらレイアウトツールＴＬ及び検証ツールＴＣは、プロセッサ１１０によって実行されるソフトウエアプログラムである。これらツールＴＬ、ＴＣは、コンピュータ読み取り可能な記録媒体に記録されていてもよい。プロセッサ１１０は、レイアウトツールＴＬや検証ツールＴＣを実行することによって、本実施の形態に係る設計処理を実現する。つまり、プロセッサ１１０とツールＴＬ、ＴＣとの協働により、本実施の形態に係る設計処理が実現される。

図１及び図６を参照して、レイアウトツールＴＬ及び検証ツールＴＣの機能を説明する。まず、レイアウトツールＴＬは、ネットリストＮＥＴを参照してフロアプランを実行する（ステップＳ１０）。更に、レイアウトツールＴＬは、電源線のルーティングを行う（ステップＳ２０）。続いて、レイアウトツールＴＬは、ネットリストＮＥＴを参照し、セルライブラリＬＩＢから必要なセルのデータを読み出し、セルの配置を行う（ステップＳ３０）。次に、レイアウトツールＴＬは、クロック設計を行う（ステップＳ４０）。この時、レイアウトツールＴＬは、セルライブラリＬＩＢからクロックドライバセル２０のデータを読み出し、また、禁止領域指定データＰＲＯが指定するパラメータＸｌｉｍ、Ｙｌｉｍを用いる。次に、レイアウトツールＴＬは、ネットリストＮＥＴを参照し、セル間をつなぐ信号配線をレイアウトする（ステップＳ５０）。このようにして、設計回路のレイアウトが行われ、レイアウトデータＬＡＹが作成される。その後、検証ツールＴＣは、ネットリストＮＥＴ及びレイアウトデータＬＡＹを用いて、レイアウト検証やタイミング検証を行う。このようにして、本実施の形態に係る設計処理が実現される。

図１は、本発明の実施の形態に係る半導体装置の設計方法を示すフローチャートである。 図２は、本発明の実施の形態におけるクロックドライバセルの配置方法を示すフローチャートである。 図３は、本発明の実施の形態におけるクロックドライバセルの配置処理を説明するための図である。 図４は、本発明の実施の形態におけるクロックドライバセルの配置処理を説明するための図である。 図５は、本発明の実施の形態におけるクロックドライバセルの配置処理を説明するための図である。 図６は、本発明の実施の形態に係るＬＳＩ設計システムの構成を示すブロック図である。

符号の説明

１０ フリップフロップセル
１１ 論理ゲートセル
１２ フリップフロップセル
２０ クロックドライバセル
３０ 配置禁止領域
１００ ＬＳＩ設計システム
１１０ プロセッサ
１２０ 記憶装置
１３０ 入力装置
１４０ 出力装置
ＮＥＴ ネットリスト
ＬＩＢ セルライブラリ
ＬＡＹ レイアウトデータ
ＰＲＯ 禁止領域データ
ＴＬ レイアウトツール
ＴＣ 検証ツール

Claims (6)

1. （Ａ）クロック分配の対象となるセル群を配置するステップと、
   （Ｂ）前記（Ａ）ステップの後、前記クロックを駆動するための複数のクロックドライバセルを、各クロックドライバセルが他のクロックドライバセルを囲む所定の大きさの領域に重ならないように配置するステップと
   を有する
   半導体装置の設計方法。
2. 請求項１に記載の半導体装置の設計方法であって、
   前記（Ｂ）ステップは、
   （Ｂ１）前記複数のクロックドライバセルを、クロックツリーシンセシス手法に基づいて配置するステップと、
   ここで、前記複数のクロックドライバセルは、第１クロックドライバセルと第２クロックドライバセルを含み、
   （Ｂ２）前記第１クロックドライバセルを囲む前記領域に前記第２クロックドライバセルが重なっているか否か判定するステップと、
   （Ｂ３）前記第１クロックドライバセルを囲む前記領域に前記第２クロックドライバセルが重なっている場合、前記第２クロックドライバセルを前記領域外に移動させるステップと
   を含む
   半導体装置の設計方法。
3. 請求項２に記載の半導体装置の設計方法であって、
   前記セル群及び前記複数のクロックドライバセルは、第１方向に延びるＲＯＷに沿って配置され、
   前記第１方向に直角な第２方向に沿った前記領域の幅は、前記第２方向に沿った前記ＲＯＷの幅以下に設定される
   半導体装置の設計方法。
4. 請求項３に記載の半導体装置の設計方法であって、
   前記（Ｂ３）ステップにおいて、移動後の前記第２クロックドライバセルと前記第１クロックドライバセルとの間の前記第２方向に沿った間隔は、前記ＲＯＷの幅以上である
   半導体装置の設計方法。
5. 請求項１乃至４のいずれかに記載の半導体装置の設計方法であって、
   前記セル群と前記領域との重なりは許可される
   半導体装置の設計方法。
6. 請求項１乃至５のいずれかに記載の半導体装置の設計方法をコンピュータに実行させる
   半導体装置の設計プログラム。

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