JP2008140821A - 半導体装置および半導体装置の設計方法 - Google Patents

Abstract

【課題】低消費電力化と開発期間短縮と面積削減と高速化を実現する半導体装置およびその半導体装置の設計方法を提供する。
【解決手段】本発明の半導体装置の設計方法は、クロック同期式の半導体装置の設計方法であって、マルチ位相で調整可能な範囲でＣＴＳを施すラフＣＴＳ工程と、フリップフロップ間の伝播時間とクロックの到達時間からデータの受渡しが正常に実施されるか否かを判定するタイミングチェック工程と、クロックの供給タイミングについて、クロック位相の切替又はクロック・ツリー途中のバッファーの増減によりデータの受渡しが正常に実施可能か否かを判定するタイミング詳細解析工程と、前記タイミング詳細解析工程の結果に基づいて、フリップフロップ毎にタイミング違反を起こさないクロックの位相を割当てるＣＬＫネットの再割付工程とを備えるものである。
【選択図】図１

Description

本発明は、半導体集積回路に関するものであり、特に低消費電力化と開発期間短縮と面積削減と高速化を同時に実現する半導体装置およびその半導体装置の設計方法に関する。

近年、半導体装置の微細化により、半導体装置の複雑化、開発期間の長期化、高機能化が進んでいる。その一方で、高速化へ対応するため、ＣＭＯＳ回路を用いる設計方法に於いて、高速化と低消費電力化、高機能化と開発期間の短縮等の相反する要求や低価格化のための面積削減が求められている。

現状では、デジタル製品に搭載される半導体装置の設計方法は、クロックを同期させて設計する同期化設計が主流である。設計の際は、クロックの供給源からフリップ・フロップ（以下、ＦＦとも示す）へのクロック到達時間を均一に揃えるため一般的にクロック・ツリー・シンセシス（以下、ＣＴＳとも示す）が用いられている。

このフリップフロップ間のクロック到達時間の差（以下、Ｓｋｅｗとも示す）が限りなくゼロに近づくようにクロックバッファーを“Ｈ”型に配置・配線し、各クロックバッファーの負荷が均等になるようにレイアウトする方法が広く用いられている。

しかし、Ｓｋｅｗを完全にゼロに揃えることは物理的にも困難であり、限りなくゼロに近づけるには多くの工数が必要である。加えて、微細化の進展に伴い、レイアウト密度が飛躍的に高まると共に物理現象の顕在化や局所的な温度上昇や電源電圧の降下を考慮した設計・動作保証が求められている。

タイミング設計・検証に際しては、クロックのフリップフロップへの到達時間とデータの到達時間を一定の設計マージン（セットアップ、ホールド、温度特性、電圧特性、プロセスバラツキ、など）を加味したタイミング設計が必要であり、同期化設計に於いてはクロックを基準に設計されるためタイミングが合わない時にはデータ側の伝播時間を調整（遅らせる、早める）するために遅延用のバッファー挿入やデータ側の回路変更、Ｔｒサイズ変更などが施される。

この機能的に無駄なバッファーにより消費電力、面積、配線リソースが消費され且つ無駄な素子の増加によりプロセスバラツキの影響を受け易くなるため、設計マージンに加えてタイミング保証する必要がある。

上記のＣＴＳ課題を解決する設計方法としては、仮想的にフリップフロップのクロック・ピン（以下、ＣＬＫピンとも示す）にダミー容量を付加してＣＴＳをやり直す方法（例えば、特許文献１参照）がある。

これは、図１１に示すように、予め生成された回路接続情報を基に、半導体集積回路を構成する回路要素である論理セルの自動配置を行う配置工程９００と、ＣＴＳの手法を用いて、計算機により自動的にクロック信号線にクロック配線を行うＣＴＳ工程９０１と、クロック配線以外の論理セル間の配線を自動的に生成する配線工程９０２と、配線容量及び配線抵抗を抽出するＬＰＥ工程９０３と、回路接続情報及びＬＰＥ工程９０３で抽出した配線容量と配線抵抗を用いて、実配線による遅延シミュレーションを行う遅延シミュレーションによる評価工程９０４と、レイアウトでの配線組み替えを実施するＥＣＯ工程９０５とを順次実行するものである。

この設計方法によれば、論理セルの配置と論理セル間の配線を実行した後、セットアップタイムエラー又はホールドタイムエラーなどのタイミングエラーに関係しているフリップフロップを検出し、このフリップフロップのクロック入力端子に仮想的にダミー容量を付加し、ＣＴＳの処理を行うことにより、従来必要であったゲートレベル、ＲＴＬレベルあるいはシステムレベルでの再設計が不要となり、設計期間を短縮することができるものである。
特開２００１−１７５６９９号公報

しかしながら、上述した従来の設計方法では、クロックの供給源から各フリップフロップまでのクロック到達時間を、各フリップフロップ間のクロック到達時間差がゼロに限りなく近づくように、クロックバッファー配置の位置調整やクロック配線を施し、尚且つＳｋｅｗが大きい場合にはクロックの供給源から一番遅いパスの到達時間とほぼ一致するように他のパス全てに対してバッファーなどにより遅延をＣＴＳ工程にて挿入している。

このゼロＳｋｅｗに合わせられたクロックに対してフリップフロップのデータ側の伝播時間がセットアップやホールドマージン及び温度特性・電圧特性・プロセスバラツキを加味したタイミング調整が施されるためデータ側に機能的に無駄な遅延が必要となりバッファーを数多く挿入することで調整が施される。

このため、消費電力、面積、配線リソースが消費され且つ無駄な素子の増加によりプロセスバラツキの影響を加味したタイミング保証が必要であり設計の困難度が増している。加えて、微細化により遅延素子１つ当りの遅延時間が短くなっているためより多くの遅延素子挿入が必要でありタイミング設計に掛かる工数が飛躍的に増大している。

また、特許文献１の設計方法では、当該箇所以外のタイミングエラーを新たに発生させないために配置や当該箇所以外のクロック配線を変えずにＣＬＫピンに付加したダミー容量分の遅延時間を当該クロック配線のみで新たに作成する必要があり、その値が一定以上の大きさを必要とする場合には実現性が乏しい。

本発明は、上記の課題を鑑みてなされたものであり、低消費電力化と開発期間短縮と面積削減と高速化を実現する半導体装置およびその半導体装置の設計方法を提供することを目的とする。

本発明の半導体装置の設計方法は、クロック同期式の半導体装置の設計方法であって、マルチ位相で調整可能な範囲でＣＴＳを施すラフＣＴＳ工程と、フリップフロップ間の伝播時間とクロックの到達時間からデータの受渡しが正常に実施されるか否かを判定するタイミングチェック工程と、クロックの供給タイミングについて、クロック位相の切替又はクロック・ツリー途中のバッファーの増減によりデータの受渡しが正常に実施可能か否かを判定するタイミング詳細解析工程と、前記タイミング詳細解析工程の結果に基づいて、フリップフロップ毎にタイミング違反を起こさないクロックの位相を割当てるＣＬＫネットの再割付工程とを備えるものである。

この設計方法は、従来のように単一の位相でクロックを供給するのではなく、クロックを多相で供給することを前提としている。また、ＣＴＳ設計時のＳｋｅｗ目標値をゼロとするのではなく、フリップフロップ間のデータ側の受渡し時間（以下、伝播時間とも示す）のタイミングにあわせて最も時間差の少ないクロック位相を選択し供給するよう設計する。従って、従来、タイミング調整のためだけに挿入された機能的には無駄な遅延バッファーを設ける工程を省略することが可能となる。このため、本設計方法により、タイミング設計には欠かせないＣＴＳ手法とタイミング調整におけるフリップフロップ間のクロックとデータの受渡しタイミングを効率的に設計することができる。

また、本発明の半導体装置の設計方法は、前記タイミング詳細解析工程において、クロックの供給源からクロック・ツリーの間に配置されるリピータ間の遅延差を考慮するものとしても良い。

これにより、より効率的にタイミングを調整することができる。

また、本発明の半導体装置の設計方法は、前記ＣＬＫネットの再割付工程において、ピーク電流を参照してクロックの位相を変更することにより、前記ピーク電流を低減するものとしても良い。

これにより、半導体装置の動作時の局所的な電源電圧の降下を考慮したタイミング設計マージンの削減が図れるとともに、製品上に同時に搭載されるレギュレータの電流供給能力も低減でき、半導体装置（システム）全体の低価格化を図れる。

また、本発明の半導体装置の設計方法は、前記タイミング詳細解析工程において、プロセスの製造バラツキを測定する測定工程と、前記測定結果に基づいて、クロック位相値毎にＴｙｐ条件とのずれ幅を補正する補正値を算出する補正値算出工程と、を実行し、前記ＣＬＫネットの再割付工程において、前記補正値を参照してクロック位相を変更して、そのクロック位相を割当てるものとしても良い。

これにより、半導体装置で使用するクロック毎でセットアップとホールド違反のどちらか多い方のみ上記の設計方法でクロック位相を調整した場合、半導体装置内の任意の位置に複数個配置された測定手段から得られる半導体装置毎の出来上がり値がＴｙｐ値〜ベスト値の範囲内のときはそのままとし、Ｔｙｐ値〜ワースト値の範囲内である場合は、Ｔｙｐ条件からのずれ幅をクロック位相値毎に補正値を算出し、マルチ位相発生装置へフィードバックすることで、Ｔｙｐ〜ワースト条件に於いてタイミング違反となったフリップフロップを正常動作させることができる。

また、本発明の半導体装置は、上記のいずれかの設計方法を用いて製造されたものである。

この半導体装置は、複数の位相のクロック信号を供給することが可能なマルチ位相発生装置と、プロセスの製造バラツキを測定する測定回路と、Ｔｙｐ条件からのずれ幅からクロック位相の補正値を算出する演算回路と、ワースト条件でのタイミング違反を前記半導体装置の製造後に調整する調整手段とを備えるものとしても良い。

また、本発明の半導体装置は、マルチ位相発生装置をＰＬＬで構成しても良い。

この構成により、温度特性及び電圧特性の影響を受けずに安定したクロック供給が可能となる。

また、本発明の半導体装置は、マルチ位相発生装置の位相発生部を、遅延機能を有するＭＯＳ素子により構成するものとしても良い。

この構成により、レイアウト上の配置の制約を受けずにクロック供給が可能となる。

本発明によれば、低消費電力化、開発期間短縮、面積削減および高速化を実現する半導体装置及びその設計方法を提供することができる。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。

（実施の形態１）
本実施の形態１の半導体装置の設計方法について説明する。まず、本実施の形態１の半導体装置の設計方法に用いられるクロック・ツリーについて説明する。図１は、本実施の形態１の半導体装置の設計方法に用いられるクロック・ツリーの概略構成図である。図１中のマルチ位相発生装置１００は、複数の位相のクロック信号を供給することができるものであり、フリップ・フロップのデータ側の伝播時間を踏まえて、調整可能な範囲で最適な位相のクロック信号を供給するものである。調整の仕方については後述する。

図１中の符号１０１は、マルチ位相発生装置１００から複数供給されるクロック信号の位相を例示している。本実施の形態１の半導体装置の設計方法においては、クロック信号の位相を調整する方法の他、クロック・ツリーの構成要素であるバッファーをツリーの途中に追加してクロック信号の供給のタイミングを微妙に遅延させたり、または、当該バッファーを削除してクロック信号の供給のタイミングを微妙に早めたりすることで、クロック信号のフリップ・フロップへの供給タイミングを微調整することも可能である。

図１中の符号１０２は、クロック信号のフリップ・フロップへの供給のタイミングを調整する目的で削除されたバッファーを例示するものである。図１中の符号１０３は、クロック信号のフリップ・フロップへの供給のタイミングを調整する目的で追加されたバッファーを例示するものである。リピータ１０５は、マルチ位相発生装置１００から供給されたクロック信号をクロック・ツリーまで供給するものである。

このように、マルチ位相発生装置１００から供給されたクロック信号は、リピータ１０５や各バッファーを経てフリップ・フロップ１０４に供給される。

図２は、本実施の形態１の設計方法により設計された半導体装置の概略構成図である。マルチ位相発生装置１００は、配線１０１ａを通してフリップ・フロップ１０４ａにクロック信号ＣＬＫ１を供給している。また、マルチ位相発生装置１００は、配線１０１ｂを通してフリップ・フロップ１０４ｂにクロック信号ＣＬＫ２を供給している。マルチ位相発生装置１００は、配線１０１ｃを通してフリップ・フロップ１０４ｃにクロック信号ＣＬＫ３を供給している。各クロック信号は、例えばＣＬＫ１を基準として、ＣＬＫ２はＣＬＫ１より位相がプラス方向にずれてあり、またＣＬＫ３はＣＬＫ１より位相がマイナス方向にずれている。

符号１０６は、データ側の遅延バッファーを示しており、本発明の設計方法により削除することが可能となるバッファーである。

図３は、本実施の形態１の設計方法のフローチャートを示している。配置工程１１０は、予め生成された回路接続情報及び論理セルのレイアウト情報を基に、論理セルの自動配置を行う工程である。ラフＣＴＳ工程１１１は、従来のゼロＳｋｅｗによるＣＴＳではなく、マルチ位相で調整可能な範囲（例えば１２５ＭＨｚであれば８ｎｓ）でＣＴＳを施す工程である。

配線工程１１２は、クロック配線以外の論理セル間の配線を生成する工程である。ＬＰＥ工程１１３は、は配線の寄生容量及び寄生抵抗を算出する工程である。遅延時間計算工程１１４は、ＬＰＥ工程１１３で算出された値と予め用意されたセルに係わる遅延算出に必要な情報を基に遅延時間を温度条件及び電圧条件毎に算出する工程である。

タイミングチェック工程１１５は、フリップフロップ間の伝播時間とクロックの到達時間からデータの受渡しが正常に実施されるかを判定する工程である。タイミング解析工程１１６は、タイミングチェック工程１１５で得られた結果から同一クロック毎にデータの受渡しのタイミングに余裕があるか、違反しているか、ワースト条件でのみ違反か、を解析し分類する工程である。

解析パス選択工程１１７は、タイミング解析工程１１６で得られた結果を基にフリップフロップ間でデータの受渡しに関連する全フリップフロップをパス毎に選択し抽出する工程である。タイミング詳細解析工程１１８は、パス毎にクロックの供給タイミングをクロック位相の切替もしくはクロック・ツリー途中のバッファーの増減だけでデータの受渡しが正常に実施できるかを判定する工程である。

ＣＬＫネットの再割付工程１１９は、タイミング詳細解析工程１１８の結果を基にＣＬＫ位相の切替え判定をする工程である。ＥＣＯ工程１２０は、ＣＬＫネットの再割付工程１１９の結果をレイアウトへ反映させる工程である。

図４は、フリップフロップ間のデータ伝播関係図を示している。図４中、符号２１０は、フリップフロップ間でデータが伝播する関係を示す情報（データ伝播関係情報）を示している。符号２１１は、フリップフロップを示している。図５は、パス毎のタイミング余裕・違反グラフであり、タイミング詳細解析工程１１８により得られる情報を示している。

本実施の形態１の設計方法の特徴として、まず、ラフＣＴＳ工程１１１において、従来の設計手法で用いるＳｋｅｗの目標値ではなくクロック位相の切替で調整可能な値を目標値（例えばクロックが１２５ＭＨｚであれば８ｎｓ）としてＣＴＳを施す。そして、配線工程１１２、ＬＰＥ工程１１３、遅延時間計算工程１１４、タイミングチェック工程１１５を順に実施する。

そして、タイミング解析工程１１６にて、ネットリストとタイミングチェック結果から、フリップフロップ間でデータが伝播する関係を示すデータ伝播関係情報２１０を作成する。このデータ伝播関係情報２１０を基に、解析パス選択工程１１７にて、対象のパスをタイミングチェック結果で違反となったフリップフロップが含まれるパスから１つを選択し、この情報を基にタイミング詳細解析工程１１８にて、タイミング違反と余裕の関係を図５に示す通りのチェック条件毎に抽出し、クロック位相をずらすことで調整が可能かを判定する。

具体的には、違反箇所をマイナス値、余裕箇所をプラスの値で位相間隔の何個分に相当するかを、まず、Ｔｙｐ条件からフリップフロップの先頭から順に加算すると同時に記録し後工程へ引き渡す。この結果がマイナスとなる場合には調整不可、プラスなら調整可能と判定する。

次に、ワースト条件でも同様に算出し、もし調整不可と判定された箇所が発見された場合にはＴｙｐ条件のみの位相調整且つ条件別調整対象のパス（第３の実施の形態を参照）とする。この結果を基にＣＬＫネットの再割付工程１１９にて、フリップフロップ毎にタイミング違反を起こさないクロックの位相を割当てる。そして、ＥＣＯ工程１２０にて、レイアウトでの配線組み替えを実施する。ここで、ＬＰＥ工程１１３に戻り再度タイミングチェックを実施し違反がなくなるまであるいは違反が減少しなくなるまで繰り返す。

なお、ＣＬＫネットの再割付工程１１９でクロック位相を割当てる際にリピータ１０５間の遅延差を加味して割当てることも可能である。

以上のように、本実施の形態１の設計方法によれば、マルチ位相によるクロック供給を前提として、タイミングエラーの対策をクロックの位相をプラスまたはマイナスの両方向に位相をずらして割当直すことで、データ側の伝播時間にあわせてクロックを供給するように設計することができる。従って、この設計方法によれば、タイミング調整のためだけの機能的には無駄な遅延バッファーの挿入を排除できるので、電流・面積の削減が図れる。

（実施の形態２）
次に、本実施の形態２の半導体装置の設計方法について説明する。前述した実施の形態１と同一の構成要素には同一の符号を付けて、その詳細な説明を省略する。図６は、ピーク電力削減の説明図である。図７は、本実施の形態２の設計方法により設計される半導体装置の概略構成図である。図８は、半導体装置とレギュレータの関係図である。

図６中に示す符号２５０は、クロック位相が初期状態のピーク電流値を示している。符号２５１は、分散されたピーク電流値を示している。図７中に示す符号２５２ａ、２５２ｂ、２５２ｃ、２５２ｄおよび２５２ｅは、それぞれフリップフロップを示している。図８中に示す符号２５３は、本設計方法を適用する半導体装置、符号２５４は、前記の半導体装置に電源を供給するレギュレータを示している。このレギュレータ２５４は、システム上にて一緒に搭載されるものである。

初期状態のＣＬＫピンがＣＬＫに接続された状態でのピーク電流値は、符号２５０で示す値とする。タイミング詳細解析工程１１８から得られる情報を基にフリップフロップ２５２ａと２５２ｄがホールド違反し、フリップフロップ２５２ｃがセットアップ違反し、それぞれがクロック位相を１つずらすことで正常動作が得られ、フリップフロップ２５２ｅは、ホールド余裕が位相２つ分あると仮定する。

この場合、フリップフロップ２５２ａは、ホールド違反のためクロックを１つ前の位相で供給する。後段のフリップフロップは前段とのデータ伝播時間の関係からタイミングが成り立っているためフリップフロップ２５２ｂ、２５２ｃ、２５２ｄ、２５２ｅも一旦全てクロックを１つ前の位相を供給する。

次に、フリップフロップ２５２ｂは、タイミング違反が発生していないのでそのままとし、フリップフロップ２５２ｃは、セットアップ違反のため１つ後ろのクロック位相を供給する。このため「−１＋１＝０」の位相となり、フリップフロップ２５２ｄ、２５２ｅのクロック位相も同様に一旦変化させる。

フリップフロップ２５２ｄは、ホールド違反のためクロックを１つ前の位相を供給する。フリップフロップｅのクロックの供給位相は「−１＋２＝＋１」となる。以上の一連の操作を全パスで繰り返すことでも自然にクロックの供給タイミングがずれピーク電流が低減されるが、タイミング解析工程１１６でパス毎に全体をクロック位相を大きく移動し上記の操作をすることで狙った通りにピーク電流削減が図れる。このため、動作時にチップ内の局所的な電源電圧降下を加味したタイミング設計マージンの削減が図れる。更には製品上に同時に搭載されるレギュレータの電流供給能力も低減でき、システム全体の低価格化も図れる。

（実施の形態３）
次に、本実施の形態３の半導体装置の設計方法について説明する。前述した実施の形態１と同一の構成要素には同一の符号を付けて、その詳細な説明を省略する。

図９は、全タイミングＳｌａｃｋを示している。図１０は、本設計方法により設計された半導体装置の概略構成図を示している。図９中の符号２００は、ワースト条件でのタイミングチェック値であり左側が余裕、右側が違反を示している。符号２０１は、Ｔｙｐ条件でのタイミングチェック値であり左側が余裕、右側が違反を示している。

符号２０２は、初期状態でのタイミングチェック結果の分布を示している。符号２０３は、本発明でクロック位相を調整した後のタイミングチェック結果の分布を示している。符号２０４は、初期状態でワースト条件でのフリップフロップ毎のタイミング違反を示している。符号２０５は、本発明でクロック位相を、半導体装置を製造した後で調整したフリップフロップ毎のタイミング余裕を示している。

図１０中の符号２６０は、半導体装置を製造した後でプロセスバラツキを検出するセンサーを示している。符号２６１は、センサー２６０で検出したＴｙｐ条件からのずれをクロックの位相で調整するための演算回路を示している。

半導体装置で使用するクロック毎でセットアップとホールド違反のどちらか多い方のみを第１の実施の形態の設計方法でクロック位相を調整した場合、半導体装置内の任意の位置に複数個配置されたセンサー２６０から得られるチップ毎の出来上がり値がＴｙｐ値〜ベスト値の範囲内のときはそのままとし、Ｔｙｐ値〜ワースト値の範囲内である場合は、Ｔｙｐ条件２０１からのずれ幅を演算回路２６１にてクロック位相値毎に補正値を算出し、マルチ位相発生装置１００へフィードバックする。これにより、Ｔｙｐ〜ワースト条件に於いてタイミング違反となったフリップフロップを正常動作させることができる。

また、予め局所的な温度上昇や電源電圧の降下によるタイミング変動がクリティカルな箇所にセンサー２６０を配置しておくことにより高精度なクロック位相へのフィードバックができる。

本発明にかかる半導体装置の設計手法は単独の半導体装置のみならず、例えば家電製品の主要部品をパッケージ内に同包した装置全体や、デジタル家電製品の設計手法としても有効であり目的に応じた柔軟な構成で実現することが可能である。

本実施の形態１の半導体装置の設計方法に用いられるクロック・ツリーの概略構成図 本実施の形態１の設計方法により設計される半導体装置の概略構成図 本実施の形態１の設計方法のフローチャート フリップフロップ間のデータ伝播関係図 パス毎のタイミング余裕・違反グラフ ピーク電力削減の説明図 本実施の形態２の設計方法により設計される半導体装置の概略構成図 半導体装置とレギュレータの関係図 全タイミングＳｌａｃｋ 本実施の形態３の設計方法により設計される半導体装置の概略構成図 従来の半導体装置の設計方法を説明するフローチャート

符号の説明

１００ マルチ位相発生装置
１０４ フリップフロップ（ＦＦ）
１０５ クロック・ツリーのリピータ
１０６ 遅延バッファー
２１０ フリップフロップ間のデータ伝播関係情報
２５２ フリップフロップ
２５３ 半導体装置
２５４ レギュレータ
２６０ センサー
２６１ 演算回路

Claims (8)

1. クロック同期式の半導体装置の設計方法であって、
   マルチ位相で調整可能な範囲でＣＴＳを施すラフＣＴＳ工程と、
   フリップフロップ間のデータの伝播時間とクロックの到達時間からデータの受渡しが正常に実施されるか否かを判定するタイミングチェック工程と、
   クロックの供給タイミングについて、クロック位相の切替又はクロック・ツリー途中のバッファーの増減によりデータの受渡しが正常に実施可能か否かを判定するタイミング詳細解析工程と、
   前記タイミング詳細解析工程の結果に基づいて、フリップフロップ毎にタイミング違反を起こさないクロックの位相を割当てるＣＬＫネットの再割付工程と
   を備える半導体装置の設計方法。
2. 前記タイミング詳細解析工程において、クロックの供給源からクロック・ツリーの間に配置されるリピータ間の遅延差を考慮する請求項１に記載の半導体装置の設計方法。
3. 前記ＣＬＫネットの再割付工程において、ピーク電流を参照してクロックの位相を変更することにより、前記ピーク電流を低減する請求項１又は請求項２に記載の半導体装置の設計方法。
4. 前記タイミング詳細解析工程において、
   プロセスの製造バラツキを測定する測定工程と、
   前記測定結果に基づいて、クロック位相値毎にＴｙｐ条件とのずれ幅を補正する補正値を算出する補正値算出工程と、を実行し、
   前記ＣＬＫネットの再割付工程において、
   前記補正値を参照してクロック位相を変更して、そのクロック位相を割当てる請求項１〜請求項３のいずれか一項に記載の半導体装置の設計方法。
5. 請求項１〜請求項４のいずれか一項に記載の半導体装置の設計方法により製造される半導体装置。
6. 複数の位相のクロック信号を供給することが可能なマルチ位相発生装置と、
   プロセスの製造バラツキを測定する測定回路と、
   Ｔｙｐ条件からのずれ幅からクロック位相の補正値を算出する演算回路と、
   ワースト条件でのタイミング違反を前記半導体装置の製造後に調整する調整手段と
   を備える請求項５に記載の半導体装置。
7. 前記マルチ位相発生装置は、ＰＬＬで構成されている請求項６に記載の半導体装置。
8. マルチ位相発生装置の位相発生部を、遅延機能を有するＭＯＳ素子により構成する請求項６又は請求項７に記載の半導体装置。

Images