JP2002312411A - 論理合成装置および論理合成方法 - Google Patents
論理合成装置および論理合成方法Info
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- JP2002312411A JP2002312411A JP2001111384A JP2001111384A JP2002312411A JP 2002312411 A JP2002312411 A JP 2002312411A JP 2001111384 A JP2001111384 A JP 2001111384A JP 2001111384 A JP2001111384 A JP 2001111384A JP 2002312411 A JP2002312411 A JP 2002312411A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
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- General Engineering & Computer Science (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＬＳＩ設計の論理合成において、不要な負荷
分散を防止し、レイアウト時に最適なセル配置、配線領
域を考慮した負荷分散を行うことができる論理合成装置
および論理合成方法を提供する。 【解決手段】 ＲＴＬを解析し（ｓ２）、High Fanout
Netを抽出し（ｓ３）、そのNetに対し、レイアウト時に
行うクロックツリーのためのバッファをＲＴＬ中へ挿入
する（ｓ４）ことにより、論理合成時にレイアウトでの
改善の余地が残り、レイアウトツールでセル配置、配線
領域を考慮した最適なレイアウトを行うことができる。
また、ライブラリを解析し（ｓ６）、ドライブ能力の大
きなセルは論理合成時には使用しない（ｓ７）ので、タ
イミングの厳しい箇所には、レイアウト時に高ドライブ
セルを再マッピングすることにより、タイミングを収束
させた最適なレイアウトを行うことができる。
分散を防止し、レイアウト時に最適なセル配置、配線領
域を考慮した負荷分散を行うことができる論理合成装置
および論理合成方法を提供する。 【解決手段】 ＲＴＬを解析し（ｓ２）、High Fanout
Netを抽出し（ｓ３）、そのNetに対し、レイアウト時に
行うクロックツリーのためのバッファをＲＴＬ中へ挿入
する（ｓ４）ことにより、論理合成時にレイアウトでの
改善の余地が残り、レイアウトツールでセル配置、配線
領域を考慮した最適なレイアウトを行うことができる。
また、ライブラリを解析し（ｓ６）、ドライブ能力の大
きなセルは論理合成時には使用しない（ｓ７）ので、タ
イミングの厳しい箇所には、レイアウト時に高ドライブ
セルを再マッピングすることにより、タイミングを収束
させた最適なレイアウトを行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ（Ｌａｒｇ
ｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ、大規模集積
回路）設計の論理合成およびレイアウトに関する論理合
成装置および論理合成方法に関する。
ｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ、大規模集積
回路）設計の論理合成およびレイアウトに関する論理合
成装置および論理合成方法に関する。
【０００２】
【従来の技術】従来のＬＳＩ設計手法は、論理合成の段
階で、Fanout数の多い箇所に対しては、負荷分散のため
バッファリングし、レイアウト工程へ進んでいた。
階で、Fanout数の多い箇所に対しては、負荷分散のため
バッファリングし、レイアウト工程へ進んでいた。
【０００３】また、論理合成の段階で、負荷が大きく処
理タイミングの高速化が望まれる箇所に対しては、高ド
ライブセルをマッピングし、レイアウト工程へ進んでい
た。
理タイミングの高速化が望まれる箇所に対しては、高ド
ライブセルをマッピングし、レイアウト工程へ進んでい
た。
【０００４】類似技術としては、日本電気株式会社から
公開されている特開２０００−２３１５８３号公報に記
載されたものがある。これは、従来フロアプランを考慮
した論理合成を行う際に、遅延調整のため論理セルを高
ドライブセルに置き変えるという手法ではなく、仮フロ
アプランの情報からFanout数を考慮して調整用バッファ
を自動挿入することにより、遅延改善を行うというもの
である。
公開されている特開２０００−２３１５８３号公報に記
載されたものがある。これは、従来フロアプランを考慮
した論理合成を行う際に、遅延調整のため論理セルを高
ドライブセルに置き変えるという手法ではなく、仮フロ
アプランの情報からFanout数を考慮して調整用バッファ
を自動挿入することにより、遅延改善を行うというもの
である。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の手法を用いても、レイアウト時の配置配線後に確実
にタイミング収束している保証はない。また、論理合成
時にFanout調整用のバッファを挿入するため、レイアウ
ト時に配線効率が悪くなる可能性がある。
来の手法を用いても、レイアウト時の配置配線後に確実
にタイミング収束している保証はない。また、論理合成
時にFanout調整用のバッファを挿入するため、レイアウ
ト時に配線効率が悪くなる可能性がある。
【０００６】そこで本発明は、論理合成時に負荷分散の
ためのバッファを挿入するのではなく、レジスタトラン
スファーレベルのハードウェア記述言語：ＲＴＬを解析
し、High Fanout Netを抽出し、そのNetに対し、レイア
ウト時に行うクロックツリーのためのバッファをＲＴＬ
へ挿入する。
ためのバッファを挿入するのではなく、レジスタトラン
スファーレベルのハードウェア記述言語：ＲＴＬを解析
し、High Fanout Netを抽出し、そのNetに対し、レイア
ウト時に行うクロックツリーのためのバッファをＲＴＬ
へ挿入する。
【０００７】また、論理合成に使用するライブラリを解
析し、レイアウト後にタイミングバイオレーションが残
ることを想定し、その際にタイミング調整ができる余地
を残すためにドライブ能力の大きなセルは論理合成時に
は使用せず、レイアウトでの改善の余地を論理合成時に
残す。
析し、レイアウト後にタイミングバイオレーションが残
ることを想定し、その際にタイミング調整ができる余地
を残すためにドライブ能力の大きなセルは論理合成時に
は使用せず、レイアウトでの改善の余地を論理合成時に
残す。
【０００８】これにより、レイアウトツールでセル配
置、配線領域を考慮した最適な負荷分散を行い、論理合
成時の不要な負荷分散を防ぎ、配線が混雑してレイアウ
トできないという問題を解決する。
置、配線領域を考慮した最適な負荷分散を行い、論理合
成時の不要な負荷分散を防ぎ、配線が混雑してレイアウ
トできないという問題を解決する。
【０００９】また、タイミングの厳しい箇所には、論理
合成時には高ドライブセルを使用していないので、レイ
アウト後に使用でき、高ドライブセルを再マッピングす
ることにより、レイアウト上で配線が回り込み、タイミ
ングを収束することができなくなってしまうという問題
を解決する。
合成時には高ドライブセルを使用していないので、レイ
アウト後に使用でき、高ドライブセルを再マッピングす
ることにより、レイアウト上で配線が回り込み、タイミ
ングを収束することができなくなってしまうという問題
を解決する。
【００１０】
【課題を解決するための手段】請求項１記載の発明は、
上記課題を解決するため、論理設計の記述を解析する解
析手段と、該解析に基づいてFanout数が所定の値以上と
なる箇所を抽出する抽出手段と、該抽出された箇所にレ
イアウト時に調整するためのクロックツリー用バッファ
を挿入する挿入手段と、を備えたことを特徴とするもの
である。
上記課題を解決するため、論理設計の記述を解析する解
析手段と、該解析に基づいてFanout数が所定の値以上と
なる箇所を抽出する抽出手段と、該抽出された箇所にレ
イアウト時に調整するためのクロックツリー用バッファ
を挿入する挿入手段と、を備えたことを特徴とするもの
である。
【００１１】請求項２記載の発明は、上記課題を解決す
るため、請求項１記載の論理合成装置において、前記解
析手段が、ＨＤＬ記述を解析し、前記抽出手段が、High
Fanout Net を抽出することを特徴とするものである。
るため、請求項１記載の論理合成装置において、前記解
析手段が、ＨＤＬ記述を解析し、前記抽出手段が、High
Fanout Net を抽出することを特徴とするものである。
【００１２】請求項３記載の発明は、上記課題を解決す
るため、請求項２記載の論理合成装置において、前記挿
入手段が、前記抽出手段に抽出されたHigh Fanout Net
に対し、レイアウト時に行うクロックツリー用のバッフ
ァを前記論理設計記述に挿入することを特徴とするもの
である。
るため、請求項２記載の論理合成装置において、前記挿
入手段が、前記抽出手段に抽出されたHigh Fanout Net
に対し、レイアウト時に行うクロックツリー用のバッフ
ァを前記論理設計記述に挿入することを特徴とするもの
である。
【００１３】請求項４記載の発明は、上記課題を解決す
るため、請求項１〜３のいずれか１項に記載の論理合成
装置において、論理合成に使用するライブラリを解析
し、所定のドライブ能力未満のセルのみで論理合成を行
うセル配置手段を備えたことを特徴とするものである。
るため、請求項１〜３のいずれか１項に記載の論理合成
装置において、論理合成に使用するライブラリを解析
し、所定のドライブ能力未満のセルのみで論理合成を行
うセル配置手段を備えたことを特徴とするものである。
【００１４】請求項５記載の発明は、上記課題を解決す
るため、論理合設計の記述を解析する解析工程と、該解
析に基づいてFanout数が所定の値以上となる箇所を抽出
する抽出工程と、該抽出された箇所にレイアウト時に調
整するためのクロックツリー用バッファを挿入する挿入
工程と、を備えたことを特徴とするものである。
るため、論理合設計の記述を解析する解析工程と、該解
析に基づいてFanout数が所定の値以上となる箇所を抽出
する抽出工程と、該抽出された箇所にレイアウト時に調
整するためのクロックツリー用バッファを挿入する挿入
工程と、を備えたことを特徴とするものである。
【００１５】請求項６記載の発明は、上記課題を解決す
るため、請求項５記載の論理合成方法において、前記解
析工程が、ＨＤＬ記述を解析し、前記抽出工程が、High
Fanout Net を抽出することを特徴とするものである。
るため、請求項５記載の論理合成方法において、前記解
析工程が、ＨＤＬ記述を解析し、前記抽出工程が、High
Fanout Net を抽出することを特徴とするものである。
【００１６】請求項７記載の発明は、上記課題を解決す
るため、請求項６記載の論理合成方法において、前記挿
入工程が、前記抽出工程で抽出されたHigh Fanout Net
に対し、レイアウト時に行うクロックツリー用のバッフ
ァを前記論理設計記述に挿入することを特徴とするもの
である。
るため、請求項６記載の論理合成方法において、前記挿
入工程が、前記抽出工程で抽出されたHigh Fanout Net
に対し、レイアウト時に行うクロックツリー用のバッフ
ァを前記論理設計記述に挿入することを特徴とするもの
である。
【００１７】請求項８記載の発明は、上記課題を解決す
るため、請求項５〜７のいずれか１項に記載の論理合成
方法において、論理合成に使用するライブラリを解析
し、所定のドライブ能力未満のセルのみで論理合成を行
うセル配置工程を備えたことを特徴とするものである。
るため、請求項５〜７のいずれか１項に記載の論理合成
方法において、論理合成に使用するライブラリを解析
し、所定のドライブ能力未満のセルのみで論理合成を行
うセル配置工程を備えたことを特徴とするものである。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しつつ説明する。
て添付図面を参照しつつ説明する。
【００１９】本発明の処理フローを図１に示す。まず、
設計者が作成したＲＴＬをこの装置に読み込む（ｓ
１）。次に、読み込んだ情報をもとに、このＲＴＬをVe
rilogのＰＬＩ(プログラマブル・ランゲージ・インター
フェース)を用いて、ＲＴＬを解析（ｓ２）し、Fanout
数が多くなる記述箇所を検索する（ｓ３）。Fanout数が
多くなる記述例を、図２示す。
設計者が作成したＲＴＬをこの装置に読み込む（ｓ
１）。次に、読み込んだ情報をもとに、このＲＴＬをVe
rilogのＰＬＩ(プログラマブル・ランゲージ・インター
フェース)を用いて、ＲＴＬを解析（ｓ２）し、Fanout
数が多くなる記述箇所を検索する（ｓ３）。Fanout数が
多くなる記述例を、図２示す。
【００２０】図２において、１５行目からのcase文にお
ける論理では、sel[0], sel[1]信号はそれぞれ６４×３
個のマルチプレクサのセレクト信号となる（図３）。通
常このまま論理合成を行うと、sel[0], sel[1]信号は、
それぞれ６４×３個のセルをドライブしなければならな
いため、フロアプラン等で見積もった負荷容量をもとに
負荷分散され、バッファのツリーが形成される（図
４）。
ける論理では、sel[0], sel[1]信号はそれぞれ６４×３
個のマルチプレクサのセレクト信号となる（図３）。通
常このまま論理合成を行うと、sel[0], sel[1]信号は、
それぞれ６４×３個のセルをドライブしなければならな
いため、フロアプラン等で見積もった負荷容量をもとに
負荷分散され、バッファのツリーが形成される（図
４）。
【００２１】ただし、このバッファリングは、レイアウ
トの配置によっては不必要な可能性がある。この負荷容
量を正確に見積もるためには、実際にレイアウトを行な
わないと判断できず、いかに事前にフロアプラン等を行
い、負荷容量を見積もっていても、ＲＴＬ修正等により
再合成し、再レイアウトする度に、配置は変わってしま
う可能性がある。
トの配置によっては不必要な可能性がある。この負荷容
量を正確に見積もるためには、実際にレイアウトを行な
わないと判断できず、いかに事前にフロアプラン等を行
い、負荷容量を見積もっていても、ＲＴＬ修正等により
再合成し、再レイアウトする度に、配置は変わってしま
う可能性がある。
【００２２】さらに、この不要なバッファリングによ
り、配線が増え、配線混雑度の問題が起こることがあ
る。この配線混雑度の問題は、チップサイズ増大や、配
線の回り込みによる遅延の増加を招く。
り、配線が増え、配線混雑度の問題が起こることがあ
る。この配線混雑度の問題は、チップサイズ増大や、配
線の回り込みによる遅延の増加を招く。
【００２３】この問題を解決するため、本発明では、論
理合成の段階では負荷分散させず、レイアウトで調整を
行うように合成を行う。具体的には、図５に示すように
sel信号の出力にクロックツリーを行うためのバッファ
を挿入する（ｓ４）。これにより、論理合成時に不要な
負荷分散を行うことなくレイアウト工程へ進めることが
可能になり、レイアウト時に実際に配置状況を考慮して
Fanout調整することが可能になる。また、クロックツリ
ーにより、レイアウト時に優先的に最適なバッファ挿入
が行なわれ、従来手法で起こっていた、不要に負荷分散
したバッファチェーンが配線を混雑させるという問題も
解決する。
理合成の段階では負荷分散させず、レイアウトで調整を
行うように合成を行う。具体的には、図５に示すように
sel信号の出力にクロックツリーを行うためのバッファ
を挿入する（ｓ４）。これにより、論理合成時に不要な
負荷分散を行うことなくレイアウト工程へ進めることが
可能になり、レイアウト時に実際に配置状況を考慮して
Fanout調整することが可能になる。また、クロックツリ
ーにより、レイアウト時に優先的に最適なバッファ挿入
が行なわれ、従来手法で起こっていた、不要に負荷分散
したバッファチェーンが配線を混雑させるという問題も
解決する。
【００２４】次に、使用するテクノロジに対応した論理
合成用のライブラリを読み込む（ｓ５）。この際に、ラ
イブラリを解析し（ｓ６）、論理セルでドライブ能力の
大きいセルは論理合成時に使用しないようにする（ｓ
７）。理由として、レイアウト後、遅延の問題が起こっ
た際に、さらに大きなドライブ能力のセルをマッピング
しなければならないことがある。ここで、もし論理合成
時に最大のドライブ能力を持つセルを使用していると、
それ以上改善することはできず対応が非常に困難とな
り、最悪の場合、再レイアウトということも考えられ、
TATの大きな増加を招く。論理合成時にドライブ能力の
大きいセルを使用しなければ、この問題を防ぐことがで
きる。
合成用のライブラリを読み込む（ｓ５）。この際に、ラ
イブラリを解析し（ｓ６）、論理セルでドライブ能力の
大きいセルは論理合成時に使用しないようにする（ｓ
７）。理由として、レイアウト後、遅延の問題が起こっ
た際に、さらに大きなドライブ能力のセルをマッピング
しなければならないことがある。ここで、もし論理合成
時に最大のドライブ能力を持つセルを使用していると、
それ以上改善することはできず対応が非常に困難とな
り、最悪の場合、再レイアウトということも考えられ、
TATの大きな増加を招く。論理合成時にドライブ能力の
大きいセルを使用しなければ、この問題を防ぐことがで
きる。
【００２５】論理合成前に上記対応を行い、論理合成を
行い（ｓ８）、ネットリストを出力する（ｓ９）。
行い（ｓ８）、ネットリストを出力する（ｓ９）。
【００２６】なお、上記実施の形態では、VerilogをＨ
ＤＬ言語として例に挙げたが、その他の言語でも同様な
解析は可能である。
ＤＬ言語として例に挙げたが、その他の言語でも同様な
解析は可能である。
【００２７】
【発明の効果】本発明によれば、ＲＴＬを解析し、High
Fanout Netを抽出し、そのNetに対し、レイアウト時に
行うクロックツリーのためのバッファをＲＴＬ中へ挿入
するので、論理合成時にレイアウトでの改善の余地を残
すことができ、不要な負荷分散を防止し、レイアウト時
に最適なセル配置、配線領域を考慮した負荷分散を行う
ことができる。
Fanout Netを抽出し、そのNetに対し、レイアウト時に
行うクロックツリーのためのバッファをＲＴＬ中へ挿入
するので、論理合成時にレイアウトでの改善の余地を残
すことができ、不要な負荷分散を防止し、レイアウト時
に最適なセル配置、配線領域を考慮した負荷分散を行う
ことができる。
【００２８】また、ライブラリを解析し、ドライブ能力
の大きなセルは論理合成時には使用しないので、タイミ
ングの厳しい箇所には、レイアウト時に高ドライブセル
を再マッピングすることができ、タイミングを収束させ
た最適なレイアウトを行うことができる。
の大きなセルは論理合成時には使用しないので、タイミ
ングの厳しい箇所には、レイアウト時に高ドライブセル
を再マッピングすることができ、タイミングを収束させ
た最適なレイアウトを行うことができる。
【図１】本発明に係る論理合成処理の一実施例を示すフ
ローチャートである。
ローチャートである。
【図２】一実施例のFanout数が多くなるＲＴＬ記述を示
す図である。
す図である。
【図３】一実施例の回路図である。
【図４】一実施例の負荷分散された回路図である。
【図５】一実施例のクロックツリー化した回路図であ
る。
る。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｈ０１Ｌ 21/82 Ｄ (72)発明者 塚本 泰隆 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 Ｆターム(参考） 5B046 AA08 BA03 JA01 5F064 BB26 DD02 EE02 EE15 EE47 EE54 HH06
Claims (8)
- 【請求項１】論理設計の記述を解析する解析手段と、 該解析に基づいてFanout数が所定の値以上となる箇所を
抽出する抽出手段と、 該抽出された箇所にレイアウト時に調整するためのクロ
ックツリー用バッファを挿入する挿入手段と、 を備えたことを特徴とするＬＳＩ論理合成を行う論理合
成装置。 - 【請求項２】請求項１記載の論理合成装置において、 前記解析手段が、ＨＤＬ記述を解析し、 前記抽出手段が、High Fanout Net を抽出することを特
徴とする論理合成装置。 - 【請求項３】請求項２記載の論理合成装置において、 前記挿入手段が、前記抽出手段に抽出されたHigh Fanou
t Net に対し、レイアウト時に行うクロックツリー用の
バッファを前記論理設計記述に挿入することを特徴とす
る論理合成装置。 - 【請求項４】請求項１〜３のいずれか１項に記載の論理
合成装置において、 論理合成に使用するライブラリを解析し、所定のドライ
ブ能力未満のセルのみで論理合成を行うセル配置手段を
備えたことを特徴とする論理合成装置。 - 【請求項５】論理合設計の記述を解析する解析工程と、 該解析に基づいてFanout数が所定の値以上となる箇所を
抽出する抽出工程と、 該抽出された箇所にレイアウト時に調整するためのクロ
ックツリー用バッファを挿入する挿入工程と、 を備えたことを特徴とするＬＳＩ論理合成を行う論理合
成方法。 - 【請求項６】請求項５記載の論理合成方法において、 前記解析工程が、ＨＤＬ記述を解析し、 前記抽出工程が、High Fanout Net を抽出することを特
徴とする論理合成方法。 - 【請求項７】請求項６記載の論理合成方法において、 前記挿入工程が、前記抽出工程で抽出されたHigh Fanou
t Net に対し、レイアウト時に行うクロックツリー用の
バッファを前記論理設計記述に挿入することを特徴とす
る論理合成方法。 - 【請求項８】請求項５〜７のいずれか１項に記載の論理
合成方法において、 論理合成に使用するライブラリを解析し、所定のドライ
ブ能力未満のセルのみで論理合成を行うセル配置工程を
備えたことを特徴とする論理合成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001111384A JP2002312411A (ja) | 2001-04-10 | 2001-04-10 | 論理合成装置および論理合成方法 |
| US10/118,254 US6910202B2 (en) | 2001-04-10 | 2002-04-09 | Logic synthesis device and logic synthesis method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001111384A JP2002312411A (ja) | 2001-04-10 | 2001-04-10 | 論理合成装置および論理合成方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006028387A Division JP2006179021A (ja) | 2006-02-06 | 2006-02-06 | 論理合成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002312411A true JP2002312411A (ja) | 2002-10-25 |
Family
ID=18962999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001111384A Pending JP2002312411A (ja) | 2001-04-10 | 2001-04-10 | 論理合成装置および論理合成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6910202B2 (ja) |
| JP (1) | JP2002312411A (ja) |
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| CN113609803A (zh) * | 2021-06-20 | 2021-11-05 | 山东云海国创云计算装备产业创新中心有限公司 | 一种dc综合时序优化方法、装置、设备及存储介质 |
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| JP4630718B2 (ja) * | 2005-04-13 | 2011-02-09 | 株式会社東芝 | クロック配線装置及びクロック配線方法 |
| CN100362520C (zh) * | 2005-09-09 | 2008-01-16 | 深圳市海思半导体有限公司 | 一种专用集成电路综合系统及方法 |
| JP2007164590A (ja) * | 2005-12-15 | 2007-06-28 | Fujitsu Ltd | 回路設計装置、回路設計プログラム、及び回路設計方法 |
| US7484199B2 (en) * | 2006-05-16 | 2009-01-27 | International Business Machines Corporation | Buffer insertion to reduce wirelength in VLSI circuits |
| JP2008140821A (ja) * | 2006-11-30 | 2008-06-19 | Matsushita Electric Ind Co Ltd | 半導体装置および半導体装置の設計方法 |
| JP4756002B2 (ja) | 2007-02-19 | 2011-08-24 | 株式会社リコー | 半導体集積回路の設計支援装置、その設計支援方法、その製造方法、プログラム、及び記録媒体 |
| US8136059B2 (en) * | 2008-10-24 | 2012-03-13 | International Business Machines Corporation | Indeterminate state logic insertion |
| JP2011180841A (ja) * | 2010-03-01 | 2011-09-15 | Ricoh Co Ltd | 半導体設計支援装置 |
| US9135389B2 (en) | 2013-09-25 | 2015-09-15 | United Microelectronics Corporation | Clock skew adjusting method and structure |
| CN105404352B (zh) * | 2014-09-11 | 2018-05-11 | 北京华大九天软件有限公司 | 一种检查时钟树综合结果瓶颈从而提高综合质量的方法 |
| US10423743B2 (en) * | 2016-11-15 | 2019-09-24 | Synopsys, Inc. | Context-dependent useful skew estimation for optimization, placement, and clock tree synthesis |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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