JP2004241699A

JP2004241699A - 半導体集積回路装置の設計方法

Info

Publication number: JP2004241699A
Application number: JP2003030979A
Authority: JP
Inventors: Masahiro Yoshimura; 昌浩吉村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-02-07
Filing date: 2003-02-07
Publication date: 2004-08-26

Abstract

【課題】半導体回路におけるクロックの温度と電圧の変動によるばらつきを抑制し、さらに挿入するバッファ数の削減による、消費電力の増大を抑制する。
配線の迂回経路を確保するために必要となる領域の削減により、チップサイズの増大を防ぐ。
【解決手段】本発明の半導体集積回路装置の設計方法は、ネット情報にもとづき、各回路要素を複数のクロック系統に分岐して接続し、クロックツリーを形成するに際し、クロックの供給源としてのソースからクロックの供給先である各リーフポイントまでの接続部を、物理的距離にもとづいてゲートで接続するゲート遅延と、配線で接続する配線遅延とに分け、クロックツリーを形成し、各クロック系統でゲートの遅延値と配線の遅延値とを比率として求め、この遅延比率と、遅延時間とが各クロック系統で一定になるように、再分配するようにしたことを特徴とするもので、挿入するバッファ数の削減を実現でき、消費電力の増大を抑制しつつも、温度や電圧の変動に対するばらつきの低減をはかる。
【選択図】図２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の設計方法にかかり、特に半導体集積回路において、クロックラインにおける温度と電圧の変動による遅延時間のばらつきを抑制する方法に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの微細化、高集積化に伴い、信号配線の配線抵抗および配線容量による信号遅延低減の重要性が高まり、特にＬＳＩ全体にわたって内部動作の同期をとるクロック信号（以下、単にクロックと称す）の遅延時間に対して、クロックにおける温度と電圧の変動によるばらつき（クロックスキュー）を抑制することが重要な設計課題となっている。
【０００３】
従来の半導体回路におけるばらつきを抑制するためのＣＴＳ手法として、内部回路の接続情報を元にクロック供給先セルをも含めて全てのセルを配置した後に、クロック系についてクロックツリーを生成して配置する方法が提案されている。
【０００４】
この方法は、以下に示すとおりである。まず、図４に示すように、正方形状のＬＳＩチップの内部回路領域１１０を等しい形状の直角二等辺三角形の三角形領域１１１に分割し、三角形領域１１１の長辺の中点にクロックツリーの最終段バッファ１２１を配置する。そしてＬＳＩチップの内部回路領域１１０の角部にクロックツリーの第１段目中継バッファ１２２を配置し、これを基点として中心点からのマンハッタン距離が等しい図形をその辺長を２分の１となるように縮小しつつ繰り返し使用することにより、設計するものである。これにより、最終段バッファまでの配線が等長を保証して設置されることになる（特許文献１参照）。
【０００５】
この例では、クロックの最終段バッファ１個が駆動するフリップフロップ回路などのクロック供給先セルの個数を略一定とし、ＬＳＩのクロック入力端子からそれぞれの最終段バッファまで中継バッファを枝状に分岐させつつ縦列に接続してクロックを伝播させるように構成している。
そして、入力段バッファと複数の第１段目の中継バッファを接続するそれぞれの配線長を等長に制御するとともに、第ｋ段目の中継バッファと複数の第（ｋ＋１）段目の中継バッファを接続するそれぞれの配線長を等長に制御している。
また、中継バッファと複数の最終段バッファを接続するそれぞれの配線長を等長に制御するように構成される。
【０００６】
【特許文献１】
特開２００２−７５００号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記方法では、等段ステップによって、ソースポイントからリーフポイントまで最も多くバッファが挿入されるクロックに段数が一致するように、その他のクロックの段数をあわせてバッファを挿入するという方法がとられるため、挿入するバッファ数が多くなり、クロックにおける消費電力が大きくなり、品質低下の原因となってしまう。
また、配線長を等長に制御することで、配線の迂回経路を確保するための領域が必要になるため、チップサイズが増大するという問題がある。
【０００８】
本発明は、前記実情に鑑みてなされたものであり、半導体回路におけるクロックの温度と電圧の変動によるばらつきを抑制するとともに、さらに挿入するバッファ数の削減による、消費電力の増大を抑制することを目的とする
また、配線の迂回経路を確保するために必要となる領域の削減により、チップサイズの増大を防ぐことを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体集積回路装置の設計方法は、ネット情報にもとづき、各回路要素を複数のクロック系統に分岐して接続し、クロックツリーを形成する半導体集積回路装置の設計方法において、クロックの供給源としてのソースからクロックの供給先である各リーフポイントまでの接続部を、物理的距離にもとづいてゲートで接続するゲート遅延と、配線で接続する配線遅延とに分け、前記ゲートと前記配線の遅延比率と遅延時間とを算出し、これらが、各クロック系統において一定となるようにしたことを特徴とする。
【００１０】
本発明では、ゲートと配線では温度や電圧の変動に対してばらつき方が異なる点に着目し、種々の実験を重ねた結果、ゲートの遅延および配線の遅延は、回路の温度および電圧に以下のような影響を与えることを確認した。
すなわち、以下の４ケースにわけられる。
１．温度が低く、電圧が高い場合：ゲート遅延が大きくなり、配線遅延も大きくなる。
２．温度が高く、電圧が低い場合：ゲート遅延が小さくなり、配線遅延も小さくなる。
３．温度が高く、電圧も高い場合：ゲート遅延が小さくなり、配線遅延が大きくなる。
４．温度が低く、電圧も低い場合：ゲート遅延が大きくなり、配線遅延が小さくなる。
【００１１】
このため、特に３，４の場合すなわち、温度も電圧も高い、あるいは温度も電圧も低い場合において、ゲートと配線の遅延傾向が逆であり、ゲートと配線の遅延比率がばらばらであるとばらつきが拡大されることがわかった。
【００１２】
そこで、本発明では、ゲートの遅延値と配線の遅延値とを比率として求め、この遅延比率と、遅延時間とが各クロック系統で一定になるようにすることで、温度や電圧の変動に対してばらつきの少ない半導体集積回路装置を形成している。
【００１３】
また本発明の方法は、ネット情報にもとづき、各回路要素を複数のクロック系統に分岐して接続し、クロックツリーを形成するに際し、クロックの供給源としてのソースからクロックの供給先である各リーフポイントまでの接続部を、物理的距離にもとづいてゲートで接続するゲート遅延と、配線で接続する配線遅延とに分け、クロックツリーを形成する初期クロックツリー形成（初期ＣＴＳ）ステップと、前記各クロック系統における前記ソースから各リーフポイントまでのゲートと配線の遅延比率と、配線時間とを抽出する遅延抽出ステップと、前記遅延抽出ステップによって得られるクロック系統の中で最も配線の遅延時間が大きくなるリーフポイントまでを基準クロック系統とし、このゲートと配線の遅延比率と遅延時間とを抽出し、基準値として設定する基準設定ステップと、前記基準設定ステップで設定した前記リーフポイント以外のリーフポイントに対して、前記基準設定ステップで設定した基準と同程度となるように前記遅延抽出ステップで抽出したゲートと配線を再度分配する遅延分配ステップと、前記遅延分配ステップによって分配した遅延比率と遅延時間とを考慮して配線経路を決定する配線経路決定ステップとを具備したことを特徴とする。
【００１４】
かかる構成によれば、ゲートの遅延値と配線の遅延値とを比率として求め、この遅延比率と、遅延時間とが各クロック系統で一定になるように、再分配することで、挿入するバッファ数の削減を実現でき、消費電力の増大を抑制しつつも、温度や電圧の変動に対してばらつきの少ない半導体集積回路装置を形成している。
【００１５】
また、本発明の方法では、前記配線経路決定ステップは、前記遅延分配ステップによって分配したゲートの遅延時間に合わせて挿入するゲートの配置位置を決定するゲート配置ステップと、前記ゲート配置ステップによって決定されたゲート位置を考慮して、前記配線経路決定ステップによって得られた配線経路とから最終クロックツリーを形成する最終クロックツリー形成（最終ＣＴＳ）ステップとを備えたことを特徴とする。
【００１６】
かかる構成によれば、挿入するゲートの配置位置を遅延分配ステップによって分配したゲートの遅延時間に合わせて決定するようにしているため、さらに挿入するバッファ数を削減することができ、消費電力のさらなる増大を抑制することが可能となる。前記最終ＣＴＳステップが、前記遅延抽出ステップによって得られた前記遅延比率と遅延時間と、前記基準設定ステップによって設定した基準値との差を抽出する第１のサブステップと、前記第１のサブステップによって抽出したゲートと配線のそれぞれの遅延比率と遅延時間の組み合わせをテーブル化した表と照合し、適合する組み合わせを設定する第２のサブステップと、前記第２のサブステップで設定した組み合わせに従って挿入するゲートの配置位置を制御する第３のサブステップとを具備したことを特徴とする。
【００１７】
かかる構成によれば、テーブル化された表の照合によってより効率よく挿入するゲートの配置位置を制御することができるため、設計に要する時間の低減を図ることが可能となる。
【００１８】
また、本発明の方法では、前記第３のサブステップで配置制御した位置での配線の遅延時間がゲート間の単純接続で満たされるかどうかをテーブル化した表から、配線長にもとづいて検討する第４のサブステップと、前記第４のサブステップで満たされた場合は単純接続を実施するとともに、前記第４のサブステップで満たされない場合は配線迂回経路を設定する第５のサブステップとを含むことを特徴とする。
【００１９】
かかる構成によれば、効率よく短時間で設計を行うことができる。
【００２０】
また、本発明の方法では、前記最終ＣＴＳステップで得られたゲートおよび配線経路に対し、寄生回路を含めて各クロック系統における再度遅延比率および遅延時間を抽出する再抽出ステップを具備し、前記寄生抽出を実施した情報にもとづいてゲートと配線の遅延時間と遅延比率を計算し、前記計算の結果から前記基準設定ステップによって設定した基準値に近づくように、前記基準クロック系統以外のクロック系統のゲートの駆動能力を変更するゲートリサイズ処理ステップと、ゲートの挿入・削除によってゲート遅延の比率を変更するゲート変更ステップと、前記ゲートリサイズ処理ステップおよびゲート変更ステップで変更されたゲートと配線の遅延時間と遅延比率とに基づいて、配線経路の変更を決定する変更ステップとを含むことを特徴とする。
【００２１】
かかる構成によれば、寄生回路を考慮して再設計を行うようにしているため、より高精度のＣＴＳを実現することができる。
【００２２】
【発明の実施の形態】
次に本発明の実施の形態について図面を参照して詳細に説明する。
（第１の発明の実施の形態）
図１は、本発明の第１の実施の形態のＣＴＳ手法を説明するための模式図であり、ゲートと配線の遅延比率を一定としたＣＴＳ手法結果の一例を示す図である。図２は本発明のゲートと配線の遅延比率を一定としたＣＴＳ手法の概略を示すフロー図である。ここではソースポイントからリーフポイントである４つのフリップフロップＦＦ７、ＦＦ１４、ＦＦ１９、ＦＦ２４までのクロック系統の回路設計を行うものとする。
【００２３】
このゲートと配線の遅延比率を一定としたＣＴＳ手法を用いたシステムのフローは、図２に示すように、あらかじめ段数と配線経路を考慮しない通常のＣＴＳを実施する初期ＣＴＳステップ３０と、初期ＣＴＳステップ３０で得られる各クロック系統のゲートと配線の遅延比率と遅延時間を抽出する遅延抽出ステップ３１と、前記遅延抽出ステップによって得られるクロックツリー構成の中で最も配線の遅延時間が大きくなる箇所のゲートと配線の遅延比率と遅延時間を基準として設定する基準設定ステップ３２と、基準設定ステップ３２で設定したリーフポイント以外のリーフポイントに対して、基準設定ステップ３２で設定した基準にあわせるために遅延抽出ステップ３１で抽出したゲートと配線の遅延時間を分配する遅延分配ステップ３３と、遅延分配ステップ３３で分配したゲートの遅延時間に合わせて挿入するゲートの配置位置を制御する位置調整ステップ３４と、位置調整ステップ３４で配置したゲートと遅延分配ステップ３３で分配した配線の遅延時間に合わせて配線経路を制御する配線経路調整ステップ３５と、位置調整ステップ３４の配置位置と配線経路調整ステップ３５の配線経路からＣＴＳを実施する最終ＣＴＳステップ３６とから構成される。
【００２４】
まず、ゲートと配線の遅延比率を一定としたＣＴＳ手法の結果例である図１を参照して、本発明により得られるゲートと配線の遅延比率を一定としたＣＴＳ手法の結果について詳細に説明する。図１は、一箇所のソースポイントから４箇所のリーフポイントまでのツリー生成の例である。この半導体集積回路装置は１箇所のソースポイントから４箇所のリーフポイントまでのツリー生成のみで形成されているものとする。
【００２５】
まず、ネット情報に基づき、ソースポイントとなるソースポイント１からリーフポイントとなるＦＦ７、ＦＦ１４、ＦＦ１９、ＦＦ２４までのクロックツリーを生成する。ここでは順次第１乃至第４のクロックツリーＣＴ１、ＣＴ２、ＣＴ３、ＣＴ４とする。
【００２６】
次に、生成したクロックツリーＣＴ１、ＣＴ２、ＣＴ３、ＣＴ４に関して、各クロック系統それぞれにおけるゲートと配線の遅延時間を算出し、ゲートの遅延時間を配線の遅延時間で除算し、その数値を遅延比率として設定する。
【００２７】
さらに、算出した遅延時間の結果からクロックツリー構成の中で最も配線の遅延時間が大きい箇所としてＦＦ２４のゲートと配線の遅延時間と比率を基準値として設定する。
【００２８】
次に、ＦＦ２４以外のリーフポイントとなるＦＦ７、ＦＦ１４、ＦＦ１９の遅延時間を基準値に合わせるために、ゲートと配線の遅延時間を分配する。第１のクロック系統ＣＴ１であるソースポイント１からＦＦ７への経路は、ソース１からの距離が近いので、配線遅延の時間が少ないため、ゲート遅延が増大する。そのゲート遅延を分配した数値にあわせるために、バッファの削除とバッファの駆動能力の低下を実施することで、バッファ３とバッファ５を生成する。
【００２９】
次に、生成したバッファ３とバッファ５の配置位置を決定する。図１では、ネット２、ネット４、ネット６での配線遅延のトータル遅延時間が分配した値になるように配置位置を制御する。
【００３０】
その制御方法は、バッファが駆動する能力に対して、接続されているネットの配線長から配線の遅延時間を見積もる表を元に、ＳＡアルゴリズムで最も良い解に配置する。ここでＳＡアルゴリズムとは、確率的アルゴリズムの一種であり、疑似乱数を用いて、繰返し解を改善するものをいう。ここでは、セル位置をランダムに変更しながら、配置シミュレーションを繰返し実行し改善する。
【００３１】
次に、配置したバッファ位置に基づき、接続処理を実施する。接続した配線の遅延時間が分配時に設定した数値に満たないネット４は、駆動するバッファ能力に対して、接続されているネットの配線長を表から導き、迂回経路の距離を決定する。
【００３２】
最後に、バッファの配置位置とネットの配線経路に従ってＣＴＳを実施する。
【００３３】
このように、本実施の形態のゲートと配線の遅延比率を一定としたＣＴＳ手法によれば、半導体回路におけるクロックの温度と電圧の変動によるばらつきを抑制し、さらに挿入するバッファ数の削減により、消費電力が大きくなってしまうことの抑制を実現することと、配線の迂回経路を確保するために必要となる領域の削減により、面積ダメージの低減を実現することができる。
【００３４】
（第２の発明の実施の形態）
図３は、本発明の第２の実施の形態のＣＴＳ手法を説明するための模式図であり、最終ＣＴＳステップで得られた、レイアウト結果から再度リサイズ処理あるいはゲートの挿入あるいは削除処理を行い、再度配線経路を決定するようにしたものである。
【００３５】
すなわち、最終ＣＴＳステップで得られた、レイアウト結果から、配線遅延の計算処理を行うようにしたゲートおよび配線経路に対し、寄生回路を含めて各クロック系統における再度遅延比率および遅延時間を抽出する再度の寄生抽出処理ステップ３７と、前記寄生抽出を実施した情報にもとづいてゲートと配線の遅延時間と遅延比率を計算する計算処理ステップ３８と、前記計算の結果から前記基準設定ステップによって設定した基準値に近づくように、前記基準クロック系統以外のクロック系統のゲートの駆動能力を変更するゲートリサイズ処理ステップ３９と、ゲートの挿入・削除によってゲート遅延の比率を変更するゲート変更ステップ４０と、前記ゲートリサイズ処理ステップおよびゲート変更ステップで変更されたゲートと配線の遅延時間と遅延比率とに基づいて、配線遅延の計算処理を行う処理ステップ４１と、配線経路の変更を決定する変更ステップ４２とを含むことを特徴とする。
【００３６】
まず、図２に示した第１の実施の形態の方法で得られた最終ＣＴＳ結果に基づいてレイアウトを行い、このレイアウト結果から寄生抽出処理を行う（ステップ３７）。
【００３７】
そしてステップ３７で得られた寄生抽出情報に基づいて遅延時間と遅延比率を計算する（ステップ３８）。
【００３８】
この後、ゲートの駆動能力を変更するようにリサイズ処理を行う（ステップ３９）。
【００３９】
あるいはゲートの挿入あるいは削除を行う（ステップ４０）。
このようにして変更したゲートの遅延時間に対応した配線遅延の研鑚処理を行う（ステップ４１）。
【００４０】
さらに計算した配線遅延に相当する配線経路の決定処理を行う（ステップ４２）
【００４１】
このように、本実施の形態ではレイアウト後の寄生抵抗あるいは寄生容量を考慮して再度リサイズあるいはゲートの挿入・削除を行うようにしているため、より高精度に、温度あるいは電圧の変動による遅延時間のばらつきが抑制される。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、遅延時間のみならずゲートと配線の遅延比率を考慮し、これらが各クロック系統において等しくなるように回路設計をおこなっているため、半導体回路におけるクロックの温度と電圧の変動によるばらつきを抑制することができる。
【００４３】
また、さらに挿入するバッファ数を削減することができるため、消費電力の増大を抑制することができる。
【００４４】
さらにまた、配線の迂回経路を確保するために必要となる領域を削減することができるため、チップ面積の低減を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に係るゲートと配線の遅延比率を一定としたＣＴＳ手法の一例を示す図である。
【図２】本発明の第１の実施の形態に係るゲートと配線の遅延比率を一定としたＣＴＳ手法を実施するためのフローチャート図である。
【図３】本発明の第２の実施の形態に係るＣＴＳ手法の工程説明図である。
【図４】従来例のＣＴＳ手法を示す図である。
【符号の説明】
１ソースポイント
２，４，６，９，１１，１３，１６，１８，２１，２３クロックネット
３，５，８，１０，１２，１５，１７，２０，２２クロックバッファ
７，１４，１９，２４フリップフロップ

Claims

ネット情報にもとづき、各回路要素を複数のクロック系統に分岐して接続し、クロックツリーを形成する半導体集積回路装置の設計方法において、
クロックの供給源としてのソースからクロックの供給先である各リーフポイントまでの接続部を、物理的距離にもとづいてゲートで接続するゲート遅延と、配線で接続する配線遅延とに分け、前記ゲートと前記配線の遅延比率と遅延時間とを算出し、これらが、各クロック系統において一定となるようにしたことを特徴とする半導体集積回路装置の設計方法。
ネット情報にもとづき、各回路要素を複数のクロック系統に分岐して接続し、クロックツリーを形成する前記半導体集積回路装置の設計方法が、
クロックの供給源としてのソースからクロックの供給先である各リーフポイントまでの接続部を、物理的距離にもとづいてゲートで接続するゲート遅延と、配線で接続する配線遅延とに分け、クロックツリーを形成する初期クロックツリー形成（初期ＣＴＳ）ステップと、
前記各クロック系統における前記ソースから各リーフポイントまでのゲートと配線の遅延比率と、配線時間とを抽出する遅延抽出ステップと、
前記遅延抽出ステップによって得られるクロック系統の中で最も配線の遅延時間が大きくなるリーフポイントまでを基準クロック系統とし、このゲートと配線の遅延比率と遅延時間とを抽出し、基準値として設定する基準設定ステップと、
前記基準設定ステップで設定した前記リーフポイント以外のリーフポイントに対して、前記基準設定ステップで設定した基準と同程度となるように前記遅延抽出ステップで抽出したゲートと配線を再度分配する遅延分配ステップと、
前記遅延分配ステップによって分配した遅延比率と遅延時間とを考慮して配線経路を決定する配線経路決定ステップとを具備したことを特徴とする請求項１に記載の半導体集積回路装置の設計方法。
前記配線経路決定ステップは、
前記遅延分配ステップによって分配したゲートの遅延時間に合わせて挿入するゲートの配置位置を決定するゲート配置ステップと、
前記ゲート配置ステップによって決定されたゲート位置と、前記配線経路決定ステップによって得られた配線経路とから最終クロックツリーを形成する最終クロックツリー形成（最終ＣＴＳ）ステップとを備えたことを特徴とする請求項２に記載の半導体集積回路装置の設計方法。
前記最終ＣＴＳステップが、前記遅延抽出ステップによって得られた前記遅延比率と遅延時間と、前記基準設定ステップによって設定した基準値との差を抽出する第１のサブステップと、
前記第１のサブステップによって抽出したゲートと配線のそれぞれの遅延比率と遅延時間の組み合わせをテーブル化した表と照合し、適合する組み合わせを設定する第２のサブステップと、
前記第２のサブステップで設定した組み合わせに従って挿入するゲートの配置位置を制御する第３のサブステップとを具備したことを特徴とする請求項３に記載の半導体集積回路装置の設計方法。
前記第３のサブステップで配置制御した位置での配線の遅延時間がゲート間の単純接続で満たされるかどうかをテーブル化した表から、配線長にもとづいて検討する第４のサブステップと、
前記第４のサブステップで満たされた場合は単純接続を実施するとともに、前記第４のサブステップで満たされない場合は配線迂回経路を設定する第５のサブステップとを含むことを特徴とする請求項４に記載の半導体集積回路装置の設計方法。
前記最終ＣＴＳステップで得られたゲートおよび配線経路に対し、寄生回路を含めて各クロック系統における再度遅延比率および遅延時間を抽出する再抽出ステップを具備し、
前記寄生抽出を実施した情報にもとづいてゲートと配線の遅延時間と遅延比率を計算し、前記計算の結果から前記基準設定ステップによって設定した基準値に近づくように、前記基準クロック系統以外のクロック系統のゲートの駆動能力を変更するゲートリサイズ処理ステップと、ゲートの挿入・削除によってゲート遅延の比率を変更するゲート変更ステップと、
前記ゲートリサイズ処理ステップおよびゲート変更ステップで変更されたゲートと配線の遅延時間と遅延比率とに基づいて、配線経路の変更を決定する変更ステップとを含むことを特徴とする請求項３に記載の半導体集積回路装置の設計方法。