JPH0370158A - Ａｓｉｃ開発方法とａｓｉｃエミュレータと集積回路の設計開発方法と単一集積回路の部分開発方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ く産業上の利用分野〉 本発明は一般に集積回路の発明に関し、より詳細に言え
ば、複合ターゲットボードまたはシステム内に挿入され
るべきデジタルアプリケーション特定集積回路（ａｐｐ
ｌｌｃａＬＩｏｎ　Ｓｐｅｃｉｆｉｃ　＋ｎｔｅｇｒａ
ｔｅｄ　ｃｌｒｃｕＩＬ　、　Ａ　Ｓ　Ｉ　Ｃ）を開発
するための方法及び装置に関する。

〈従来の技術〉 デジタル集積回路の論理密度は、それが紹介されてから
１０年毎にほぼ１０倍ずつ増加している。

１９６０年代には、一般的なデジタル情報（集積回路）
は、その基板上におそらく６個乃至１２個より少ない基
本的論理ゲートが郭定されるように組み立てられていた
。１９７０年代の１０年間に、ＩＣチップ上の論理密度
は約１００ゲートに増加し、かつそれが１９８０年代の
初期には１，０００論理ゲーｌ・になり、更に１９８０
年代の後半には、すでに集積回路毎に１００．０００論
理ゲートの論理密度に達している。１９９０年代には、
チップ１個当りのゲート密度が論理セル１，００ｏ、ｏ
ｏｏ個程度になると予想される。

この増加に付随して、各ＩＣに設けられるデジタル回路
の機能的複合性が同様に増大している。

単一チップ」二に設けられ得る積和類の数及びデジタル
ＩＣの組合せ論理回路間の連絡の複雑さが、もし量化で
きるとすれば、同様に増加している。

高密度ＩＣの設計及び開発工程も同様により複雑になっ
ている。このようなＩＣの複雑さのために、チップの設
計者にとっては、出来上がったばかりの最初の試行（「
第１シリコン」の成形特）に於て正確に動作するプロト
タイプＩＣを製造することがますます困難になっている
。いわゆる「第１シリコン」プロトタイプに於ける機能
上の欠陥が、全プロトタイプの５０％を越える割合で発
生する傾向がある。全ての欠陥は発見して訂正しなけれ
ばならない。欠陥の識別及び訂正によって、設計開発過
程に要する時間が長くなるという不都合が生じる。従っ
て、このような時間を最小にする必要がある。

設計開発過程では、通常未開発ＡＳＩＣのハードウェア
モデルまたはソフトウェアモデルである開発「モデル」
について熟考する。ＡＳＩＣを開発するための従来の２
つの方法Ａ及びＢが第１図のフロー図に並列に示されて
いる。

「ハードウェア・ブレッドボーディング」方法または「
ハードウェア・モデリング」方法と称されるこれらの第
１の方法Ａは、いわゆる「小規模集積Ｊ　　（ＳＳＩ）
回路が最初に開発されていた集積回路技術の全く初期の
年代に行われ始めた。所望の集積回路の初期紙上設計、
記述または「仕様」が立案され、その草案設計１０に於
ける思想が個々のトランジスタ、抵抗等のような離散的
素子及び先に開発された集積回路チップを用いて初期ハ
ードウェアモデル１２ａに転換される。

このハードウェアモデルを構築する過程が第１図に於け
るステップ１２ａとして模式的に示されている。次に「
ハードウェア」試験ベクトルと称される１組の試験信号
が案出されかつステップ１４ａに示されるように（適当
な信号発生器を用いて）生成され、かつ初期紙上設計１
０の仕様に従って作動するかどうかを決定するためにハ
ードウェアモデル１２ａに印加される。

少なくとも集積の程度が小規模（ＳＳＩ）または中規模
（ＭＳＩ）と称されるような集積回路技術の初期に於て
は、設計エンジニアにとって、コンピュータの助けを借
りることなく特にそれだけのために試験ベクトルの組を
手作業で開発し、かつこれらの試験ベクトルを用いてハ
ードウェアモデル１２ａの論理の正確性を検証するのが
一般的であった。手作業による試験ベクトルの作成は、
今日に於てさえ、現在製造されている高密度ＭＳＩ、Ｌ
ＳＩ（大規模集積）及びＶＬＳＩ（超ＬＳＩ）チップの
複雑さにも拘らず、好ましい場合がある。しかしながら
、大抵の場合には、試験ベクトルはいわゆるコンピュー
タ援助エンジニアリング（ＣＡＥ）ソフトウェアを用い
てコンピュータの援助により調整される。このソフトウ
ェアは、ハードウェアモデル１２ａの論理の正確性を検
証するための「完全な」試験ベクトルの組が生成される
と期待される。ここで言う「完全な」の語は、可能な全
ての組合せの入力がハードウェアモデル１２ａの入力端
子に印加されること及びこれら入力の全組合せに対する
ハードウェアモデル１２ａの応答が、その各応答が仕様
１ｏに従っていることを保証するためにモニタされかつ
分析されることを意味する。ハードウェアモデル１２ａ
は一般に、自動試験信号発生手段及びその中に組み込ま
れたハードウェアモデル１２ａを試験するための応答モ
ニタ手段とを有するテストベツド上で組み立てられる。

前記モニタ手段は、デジタルオシロスコープまたは論理
アナライザと、前記論理アナライザのブローブリードを
接続し得る前記ハードウェアモデル内の複数の試験点と
を有する場合が多い。

最初に構築されたハードウェアモデル１２ａがステップ
１６ａに於て設計エンジニアによって作成された全ての
試験シーケンスを合格しなかった場合には、その故障の
理山が、例えばデジタルオシロスコープ及びデジタル論
理アナライザを用いてハードウェアモデル１２ａ内の各
試験点にプローブを差し込むことによって決定される。

論理−Ｌの欠陥が何故、如何にして起ったかを決定し、
かつステップ１８ａに於てハードウェアモデル１２ａを
再設計して問題を補正する。次に、一般に再構成された
ハードウェアモデル１２ａに対して同じ試験ベクトル１
４ａの組を使用し、かつ欠陥検出ステップ１６、分析及
び再設計ステップ１８ａを、１回、２目またはｍ回再構
成したハードウェアモデル１２ａ１が設計エンジニアに
よって作成されている全ての前記試験シーケンス１４ａ
を合格するまで、繰返して行う（ｍはハードウェアモデ
ル１２ａを再構成する回数を表わす整数である）０ハー
ドウエアモデルを構築しかつ再構成するステップ１２ａ
、試験ベクトルを作成するステップ１４ａ、試験ステッ
プ１６ａ、分析及び再構成ステップ１８ａは、設計／開
発過程Ａの「内側」ループを構成している。

ハードウェアモデル１２ａが試験ステップ１６ａに於て
一旦「良好」と認められると、設計／開発過程Ａの「外
側」ループが開始される。」二連したように開発されて
きたｍ同量構成ハードウェアモデル１２ａ　　の回路設
計は、詳細な「トランジスタレベル」の設計へと変換さ
れる。（トランジスタレベルの設計図には、ハードウェ
アモデル化された回路の個々のトランジスタまたは他の
基本素子が示される。）ステップ２０ａに於て、前記ト
ランジスタレベルの設計図に従って回路を設計しかつ半
導体基板」二にパターン形成し、それによって「最初の
」プロトタイプ集積回路２２（「第１シリコン」）を形
成する。ハードウェアモデル１２ａ″１をプロトタイプ
集積回路２２に転換するステップ２０ａは通常退屈で、
時間がかかりかつ費用を要する。ＡＳＩＣプロ１〜タイ
プ２０ａの回路が確実に既開発モデル１２ａ１の回路を
正確に複写するように注意しなければならない。エラー
発生の確率は、ハードウェアモデル１２ａ　　のｉｌｌ
ｌｌ−トの数が増加するにつれて増大する傾向がある。

プロトタイプ集積回路２２をターゲット回路ボード２４
に挿入し、該ターゲットボード２４に電流を流し、かつ
パワーアップステップが成功した場合には、ターゲット
ボード２４をステップ２６及び２８に於て作動させかつ
試験して、プロトタイプ集積回路２２が市販できるもの
であるかどうかを決定する。

「最初のＪＡＳＩＣＡロトタイプ２２が組み立てられた
後、この製造・開発の外側ループ段階に於いて動作上の
故障が検出された場合には、通常開発過程Ａの前記内側
ループに戻って故障の原因を決定することが必要である
。最初のＡＳＩＣプロトタイプ２２内の全ての必要個所
を調査して故障の原因を決めることは困難な場合が多い
。

前記内側ループ（ステップ１４ａ１１６ａ、１８ａ、１
２ａ）の中からハードウェアモデル１２ａ″１内で外側
ループ（ステップ２０ａ、２６ａ、２８ａ）の故障モー
ドを再生する試みが行なわれている。新しい試験ベクト
ル１４ａの組が形成され、かつこれらがハードウェアモ
デル１２ａｍに適用される。ハードウェアモデル１２ａ
１内の試験点が再び調査される。次に前記ハードウェア
モデル１２ａ１の分析及び再設計が行われる。試験ステ
ップ１６ａによって故障が根絶されたことが示されると
、「第２の」集積回路プロトタイプ２２′が組み立てら
れ（ステップ２０ａ）、ターゲットボード２４内に挿入
される（２６．２８）。

前記外側及び内側ループの故障識別／補正過程Ａが、開
発エンジニアによって作成された全試験に２次、３次、
及びそれに続くｎ次の集積回路プロトタイプ２２　が適
合するまで、繰り返される。

この時点に於て、ｎ次のプロトタイプＡＳＩＣ２２°の
サンプル複製品が、各「β側」の顧客によって試験され
かつ受は入れられるように市場に分配される。

デジタルＩＣの密度が増大するにつれて、ハードウェア
プロトタイプモデル１２ａを構築する過程がより面倒に
なった。ＩＣは、物理的に離散素子でモデルを形成する
には密度が高過ぎるようになった。幸いにも、ソフトウ
ェアに於てデジタル回路をシミュレートする分野が充分
に進歩して、ハードウェアモデリングステップ１２ａ１
試験ステツプ１４ａ、１６ａ、分析及び再設計ステップ
１８ａをより柔軟性のあるソフトウェアモデリング方法
Ｂに於ける対応するステップ（１２ｂ、１４ｂ、１６ｂ
、１８ｂ）で置き換えできるようになった。

ソフトウェアモデリング方法Ｂはハードウェアモデリン
グ方法Ａと平行しており、従って容易に比較し得るよう
に第１図のハードウェアモデリング方法と隣り合せに図
示されている。その平行構造及び共通の始点（初期設計
１０）は別にして、ハードウェアモデリング方法Ａとソ
フトウェアモデリング方法Ｂとの間には全く連粘点がな
いことに注意すべきである。後者の方法Ｂは、シミュレ
ーションプログラム環境内で適当なソフトウェアモデル
を創成するステップ１２ｂと、ソフトウェア１２ｂに適
用されるべきソフトウェア試験ベクトルを調整するステ
ップ１４ｂと、前記シミュレーションプログラム環境内
で前記モデル全体を試験するステップ１６ｂと、前記ソ
フトウェアモデル内の必要な全試験点を適当なソフトウ
ェアデバッグツールを用いて調査するステップと、全ソ
フトウェア生成試験がステップ１６ｂに於て合格するま
でソフトウェアモデル１２ｂを再設計するステップ１８
ｂとからなる。

ｍ同量構成ソフトウェアモデル１２ｂｉＩがステップ１
６ｂに於て「良好」と認められると、ソフトウェアモデ
ル１２ｂ１内の全素子及び連絡のネットワークリスト（
ＣＡＤ／ＣＡＭリスト）が生成され、かつ生成された該
リストがステップ２０ｂに於てハードウェアのプロトタ
イプＡＳ　Ｉ　Ｃ２２に転換される。」二連した最初の
プロトタイプＡＳ　Ｉ　Ｃ２２をターゲットボード２４
に挿入しかつ試験する過程が、前記最初のまたはそれに
続くｎ次のプロトタイプＡＳ　Ｉ　Ｃ２２°が集積回路
開発者によって作成された全試験に適合するまで繰り返
される。

ソフトウェアモデリング方法Ｂは通営ハードウェアモデ
リング方法Ａより好都合である。前記モデルの物理的寸
法が問題とはならない。シミュレーションコンピュータ
には、提案された最も複雑な集積回路をシミュレートす
るのに充分な（バーチャル）メモリ容量を与えることが
できる。ソフトウェアモデルへの変更（再設計１８ｂ）
は、対応するハードウェアモデル１２ａへの変更よりも
より迅速に行うことができる。ソフトウェアモデリング
方法Ｂを用いてプロトタイプＡＳ　Ｉ　Ｃ２２を開発す
るための時間は、ハードウェアブレッドボーディング方
法Ａのそれより充分に短くすることができる。ソフトウ
ェアモデル１２ｂをシリコンのハードウェアプロトタイ
プ２２に転換するステップ２０ｂは、転換過程に於ける
エラーを低減させ、かつこのような転換に伴う退屈さを
回避するために自動化すると好都合である。従って、ソ
フトウェアモデリング方法Ｂは、高密度のＩＣを開発す
ることに関連する物理的な問題の多くを克服するように
構成することができる。しかし、これだけでは充分でな
い。分離密度が増大するにつれて、新たな問題が発生し
始めている。

ゲート密度が１チップ当り１，０００ゲートのレベルを
越え始めると、前記ソフトウェアモデリング方法Ｂに於
ても、設計エンジニアが最善の努力を行って「完全な」
試験ベクトルの組を作成したにも拘らず、最初のプロト
タイプＡＳ　Ｉ　Ｃ２２にステップ１４ｂに於て作成さ
れた試験ベクトルが捕えることのできない少なくとも１
個の論理的故障が含まれる場合が約５０％またはそれ以
上あることが分った。実際に使用される際にＡＳＩＣ２
２に適用される入力信号の組合せの数は、ゲート密度に
関連して指数的に大きくなり始める。従って、これら全
ての組合せを試験することは物理的に不可能になってい
る。

設計エンジニアは、実際に使用される場合にどのような
組合せの入力の組が適用される可能性が高いかについて
、適確に推定しようとしている。

しかし、これが、即ち適確な（１［論に基づいてという
ことが、試験ベクトルの完全性について言うことができ
る最善である。おそらく、故障が内側ル−プ試験ステッ
プ１６ｂで見逃された場合には、そのプロトタイプ集積
回路をターゲットボード２４に結合させて再びステップ
２８で試験した場合に、内部「α」でのプロトタイプ集
積回路２２の試験に於て検出されると期待される。試験
ステップ２８で検出された論理故障の原因を決定し、ソ
フトウェアモデル１２ｂ内の適当な部分までその故障を
追跡し、ｍ回変形ソフトウェアモデル１２ｂｍを分析し
、再設計しく１８ｂ）かつ２番目のプロトタイプチップ
２２′に転換する過程は、上述したハードウェアモデリ
ング方法Ａと同じままである。ソフトウェア開発方法Ｂ
のソフトウェア対ハードウェア転換ステップ２０ｂを含
む外側及び内側ループが、全ての内部「α」テストが充
分に合格するまで繰り返される。

α試験段階に於て１個または２個以上の論理故障が見逃
された場合には、それはおそらく「β」試験顧客によっ
て捕えられる。通常彼等は、独特のアプリケーション特
定ターゲットシステムに於て試験するためにｎ次のプロ
トタイプチップ２２１のサンプルを提供される高いレベ
ルの部外者達である。最悪の場合には、論理故障がα試
験及びβ試験に於て発見されず、製造開発サイクルの更
に後に於て、最終ＡＳＩＣ２２’より後のＡＳＩＣが市
場に既に分配された段階に於て、一般頭客によって該Ａ
ＳＩＣの動作中に予期しない「バグ」が発見される。こ
れは、高密度ＡＳＩＣ開発者が最も恐れるところであり
、是非とも防止したいものである。「バグ」を有するＡ
ＳＩＣを汚染したＡＳＩＣと取り換えることは重大な費
用がかかる。

１度痛い目に会った顧客は、取り換えた製晶が再び「バ
グ」で悩まされた場合には、新しい技術及び／または開
発者に対する信頼を失う傾向がある。

内部での「α」試験に於て高密度ツチップ内部の大きな
故障を見つけ得る信頼性の高い手段がない場合には、開
発者は高密度チップの設計に消極的になる。このような
姿勢は当該技術分野の発展を遅らせる。従って、これは
ＩＣのゲート密度が以前と同様に急速に上昇し続ける場
合には、解決しなければならない問題である。

本分野に於ては、別の問題が生じ始めている。

デジタルＩＣのゲート密度が増大し続けるにつれて、ソ
フトウェアモデル１２ｂをプロトタイプＩＣ２２に転換
するステップ２０ｂの時間が非常に長くなっていること
が分った。ソフトウェアモデル−プロトタイプ転換ステ
ップ２０ｂは設計開発時間を短縮するための重大な障害
物となっている。

設計／開発時間が長過ぎる場合には、重要な市場の機会
を逃すことになる。

設計／開発時間を短縮するために、転換過程２０ｂの速
度を速くする試みが行われている。しかしながら、この
方法は問題の原因を捕え損なっている。問題の真の原因
は、後端のソフトウェア−ハードウェア転換ステップ２
０ｂにあるのではなく、組み立てられたプロトタイプＡ
ｓ　Ｉ　Ｃ２２がターゲットシステムボード２４に於て
所望の性能を発揮するようにするための「完全な」試、
験ベクトルの組を設計エンジニアが作成する前端のステ
ップ１４ｂに存在する。ソフトウェアに基づく内側設計
ループ（ステップ１２ｂ、１４ｂ、１６ｂ。

１８ｂ）と最初のプロトタイプＩＣ２２２が１市人され
るべきターゲットシステム２４との間に結合点はない。

従って、プロトタイプＡｓ　Ｉ　Ｃ２２が組み立てられ
た後まで、ターゲットシステム２４とＡＳＩＣ設計（モ
デル１２ｂ）との非互換性を発見することができない。

本発明は、このような結合点を供給し、かつ後述するよ
うな問題を克服することを目的とする。

しかしながら、本発明について説明する前に、プロトタ
イプモデルとターゲットシステムとの間の結合が有利で
ある理山について理解することが有益であると思われる
。ターゲットシステム２４の複雑さは、高密度ＡＳＩＣ
の複雑さの増大と共に徐々に増大している。設計エンジ
ニアにとっては、プロトタイプ組立てステップ２０ｂの
以前に、ステップ１４ｂに於て「完全な」試験ベクトル
の組が作成されていることを確かめることが非常に難し
くなっている。理想的には、ソフトウェアに於てＡＳＩ
Ｃと全ての実行可能なターゲットシステム２４との間で
可能な全ての関係をシミュレートして、プロトタイプＡ
ｓ　Ｉ　Ｃ２２が組み立てられる前に開発中ＡＳＩＣの
起こり得る全ての故障モードを検出し得るようにするの
は、「完全な」試験ベクトルの組である。しかしながら
、現在のターゲットシステムは非常に複雑であって、Ａ
ＳＩＣとそのターゲットシステムとの間で開発し得る全
ての関係を予見することはほとんど不可能である。

例示すると、ターゲットシステム２４は、従来の中央処
理装置（ＣＰＵ）２４ａの周囲に構成される複合「オー
プン−アーキテクチュア」マイクロコンピュータとする
ことができる。このようなオープン−アーキテクチュア
ターゲットシステム２４によって、試験ベクトル作成ス
テップ１４ｂに新たな次元が加えられる。オープン−ア
ーキテクチュアターゲットシステム２４は拡張可能であ
る。これは、ＡＳＩＣ開発者以外の第３者によって供給
される場合がある新しいハードウェアまたはソフトウェ
アをターゲットシステム２４に付加してその能力を拡張
し得ることを意味する。或るＡＳＩＣ開発者の内部試験
エンジニアが、別のハードウェア／ソフトウェア開発者
（第３者）の拡張ハードウェア及び／またはソフトウェ
アについて充分な知識を持っていない場合に、ステップ
１４ｂに於ける完全な試験ベクトルの組を構成するもの
を決定することは極めて困難である。

不十分な情報による問題は、時間が経つにつれてかつよ
り複雑なターゲットシステムが考えられるにつれてより
悪化すると考えられる。内部試験段階に於て情報のギャ
ップが広がると予想される。

設計開発過程に於て前記情報ギャップを低減させまたは
取るに足らないものにする方法及び／または装置が一層
必要となっている。

複合（即ち拡張可能）ターゲットシステムのための完全
な試験ベクトルの組を作成する際の上述した問題と平行
して、別の問題が発生し始めている。ターゲットシステ
ムの設計が固定されている（非拡張的である）場合でさ
え、ターゲットシステム２４内の全ての要素について完
全な仕様を得ることは不可能である場合が多い。例を挙
げると、ターゲットシステム２４には、米国テキサス州
オースチンのモトローラ・コーポレイション（Ｍｏｔ。

ｒｏｌａ　Ｃｏｒｐ、）が独占的に製造している６８０
３０（登録商標）や、米国カリフォルニア州すンタクラ
ラのインテル・コーポレイション（Ｉｎｔｅｌ　　・Ｃ
。

ｒｐ、　）が独、ｌｉ的に製造している８０３８６　（
登録商標）のようないわゆる「複合第３１！！代」マイ
クロプロセッサ２４ａが含まれる。このような所有マイ
クロプロセッサの全動作モードをソフトウェアＡｓ　Ｉ
　Ｃモデル１２ｂのソフトウェア環境内で完全にシミュ
レートすることは極めて困難である。

従って、このような所有デバイスをシミュレートするた
めに内部設計エンジニアがステップ１４ｂに於て作成し
た試験ベクトルが「完全」なものでないという重大な危
険が存在する。試験ベクトルが完全でない場合には、内
部ループ試験ステップ１６ｂに於て未製造ＡＳＩＣプロ
トタイプ２２が適正に設計されたターゲットボートＣＰ
Ｕ２４ａと互換性を何するかどうかを確実に知ることが
できない。

内部開発ループを開始した際に、未開発ＡＳＩＣの詳細
な全動作特性が分っていないという別の問題がある。例
を挙げると、初期仕様１０は、第３者によって製造され
る所有チップと等価のマイクロセルを未開発ＡＳ　Ｉ　
Ｃ２２内に含むことを必要とする。前記所有ＩＣチップ
の販売者によって該チップの完全な仕様が提供されず、
従ってソフトウェアに於て正確にシミュレートすること
ができない場合がある。完全な仕様が与えられている場
合でさえ、このようなデバイスのソフトウェアのシミュ
レーションには多くのプログラムのための人手と時間、
及び多くのプログラムコード行が必要な場合があり、プ
ログラム時間及び／またはシミュレーションコードサイ
ズの長さが増大するにつれて、結果的にソフトウェアシ
ミュレーションに暇疵が含まれる危険性が高くなる。

完全には理解されていないがすでに開発済デバイスのハ
ードウェア見本３０ｂの動作特性は、この情報ギャップ
を克服するために、ソフトウェアＡＳＩＣモデル１２ｂ
のソフトウェア環境内に導入すべきであることが提案さ
れている。このような１つの導入方法が、１９８３年５
月９日付出願のエル・シー・ウィッドーズ・ジュニア（
Ｌ、Ｃ，Ｗｌｄｄｏｅｓ、　Ｊｒ、）による１９８６年
５月２０日発行の米国特許第４，５９０．５８１号明細
書、「メソッド・アンド・アパレイタス・フォー・モデ
リング・システムズ・オブ・コンプレックス・サーキッ
ツＪ　　（ＭｅＬｈｏｄ　ａｎｄ　ＡｐｐａｒａＬｕｓ
　Ｉ’ｏｒ　Ｍｏｄｅｌｉｎｇ　ＳｙｓＬｅｍｓ　ｏｆ
’　Ｃｏｍｐｌｅｘ　Ｃ１ｒｃｕｉｔｓ　）　　（以下
ウィッドーズ特許と称す）に開示されている。

このウィッドーズ特許の開示事項は、本明細書に於て本
発明の説明のために引用したものであり、その詳細につ
いては説明しない。

簡単に言えば、前記ウィッドーズ特許は、ソフトウェア
シミュレーション環境から入力−刺激を受は取り、これ
ら入力−刺激を低開発基準要素に伝送し、該基準要素か
ら応答出力信号を受信し、かつそれらの応答出力信号を
前記ソフトウェアシミュレーション環境に送り戻すため
に、予め開発された「基準要素」　（ハードウェア見本
）を汎用支持ジグ内に挿入し、かつ「パーソナリティ・
モジュール」と称される特別のインターフェース回路を
構成することが提案されている。

このウィッドーズ特許の提案によって、その複合動作が
完全に知られていないか、またはソフトウェアによって
完全にシミュレートすることが困難過ぎるような低開発
ＩＣのためのソフトウェアシミュレーションモデルを構
築しなければならないという問題が克服される。しかし
ながら、ウィッドーズの方法では、に述した最初の問題
、即ち開発中ＡＳＩＣデバイスのソフトウェアモデル１
２ｂが複合ターゲットシステム２４によって生成され得
る全ての可能な刺激に確実に曝されるようにするような
完全な試験ベクトルの組をどのように作成するかの解答
は与えられない。ウィッドーズ特許に於て議論されてい
るＩＣ導入方法とターゲットシステム２４との間には全
く結合点がない。

上述したソフトウェアモデリング方法Ｂを完全にするた
めに、前記ウィッドーズ導入方法が第１図に於てステッ
プ３０ｂとして示されている。

ハードウェアモデリング方法Ａには、前記ウィッドーズ
方法と共に平行な手法が存在することを説明すべきであ
る。試験ソフトウェアをハードウェア１２ａのハードウ
ェア環境内に導入することができる。これが第１図のス
テップ３０ａによって示されている。複合予備開発マイ
クロプロセッサの動作をエミュレートするデバイスであ
るいわゆる「回路内ＣＰＵエミュレータ」が、ターゲッ
トボード２４内の制御ＣＰＵ２４Ｈの位置に、またはブ
レッドボーディングモデル１２ａを支持する汎用テスト
ベツド内に挿入されている。前記回路内ＣＰＵエミュレ
ータは、置き換えられたＣＰＵと等価の「ブラックボッ
クス」として機能し、かつ更に利用者に対して、ソフト
ウェア制御区切り点を設定し、ソフトウェア制御試験信
号をＣＰＵエミュレートデバイスを介してターゲットボ
ード２４内に注入し、かつエミュレートされた前記ＣＰ
Ｕの内部状態を点検する能力を与える。

回路内ＣＰＵエミュレータとしては、例えば上述した米
国カリフォルニア州のインテル・コーポレイションから
市販されているものがある。その−例は、インテル８０
８６　（登録商標）マイクロプロセッサをエミュレート
するＩＣＥ−８６（登録商標）回路内エミュレータであ
る。回路内エミュレータの記述は、更に例えばポレ（Ｐ
ｏｒｅＬ　）他による１９８７年６月１６０発行の米国
特許第４゜６７４．０８９号、「イン−サーキット・エ
ミュレータＪ　　（Ｉｎ−Ｃ１ｒｃｕｉｔ　Ｅｎ＋ｕｌ
ａＬｏｒ　）　、ブラウン（Ｂｒａｕｎ　）他による１
９８６年１１月４０発行の米国特許第４．６２１，３１
９号、「パーソナル◆ディベロップメント・システムＪ
　　（Ｐｅｒｓｏｎａｌ　Ｄｅｖｅｌｏｐｍｅｎｔ　Ｓ
ｙｓＬｅｍ　）　、イエン（Ｙｅｎ　）による１９７８
年４月１８０発行の米国特許第４，０８４゜８６９号、
「インターコネクタ・フォー・インテグレーテッド・サ
ーキット・パッケージＪ　　（ＩｎＬｅｒｃｏｎｎｅｃ
Ｌｏｒ　ｒｏｒ　ＩｎＬｅｇｒａＬｅｄ　Ｃ１ｒｃｕｌ
Ｌ　Ｐａｃｋａｇｅ　）の各明細書に記載されている。

尚、これらの米国特許は本発明の説明のために引用され
たものに過ぎない。

回路内エミュレータの手法３０ａによっては、ＡＳＴＣ
設計エンジニアはハードウェアモデル１２ａの内部動作
を中断させる手段またはハードウェアモデル１２ａ内部
の内部点の論理状態をモニタする手段を得ることができ
ない。従って、ソフトウェアモデリング方法Ｂによって
得られるのと同程度の柔軟性が得られない。更に、その
ハードウェア元来の性質及び特定の予め指定されたＣＰ
Ｕへの組付けのために、前記回路内エミュレータの手法
３０ａによっては、異なるターゲットシステム２４（異
なるＣＰＵ２４ａ及び他の複合要素で構成され得る）と
その結果であるプロトタイプＡＳＩＣ２２との間で完全
な互換性を確保するために、ステップ１４に於て「完全
な」試験ベクトルの組を作成するための完全な汎用手段
が提供されない。

要すれば、開発中ＡＳＩＣと１個または２個以上の複合
ターゲットシステム間に於ける互換性を確保するための
「完全な」試験ベクトルの組を生成することは、依然と
して問題である。ハードウェア見本３０ｂをソフトウェ
ア１２ｂのソフトウェアシミュレーション環境内に導入
する前記ウィッドーズ方法によっても、または試験ソフ
トウェアを予備開発ＣＰＵを介してターゲットボード内
に導入する回路内ＣＰＵエミュレータ方法３０ａによっ
ても、モデル回路がステップ２０ａ、２０ｂのいずれか
に於て「シリコンで形成される」（プロトタイプＩＣに
転換される）前にＡＳＩＣプロトタイプ２２のソフトウ
ェアモデル１２ｂまたはハードウェアモデル１２ａのい
ずれかに試験ベクトルの全範囲が確実に適用されるよう
にする方法の問題が克ｎαされていない。従って、より
完全な試験ベクトルの組を作成し、かつ異なるターゲッ
トシステムについて互換性を確保する方法が必要である
。

〈発明が解決しようとする課題〉 本発明のターゲットは、従来技術の」二連した欠点を克
服し、開発中集積回路（以下、ＩＣＵＤと称す）のソフ
トウェアモデル、またはハードウェアモデル、もしくは
ラフｌ−／ハードウェアモデルの組合せを、最終的にタ
ーゲットシステム内に挿入される際に最終的な製品デバ
イス（０次のプロトタイプＩＣＩＧ）に曝されるであろ
うベクトルと類似の広い範囲の試験ベクトルに曝すため
の方法及び装置を提供することにある。これらソフトウ
ェア、ハードウェア及びハイブリッドモデルをそれぞれ
一般的にｒＡＳＩＣモデル」と称する。

［発明の構成］ 〈課題を解決するための手段〉 本発明によれば、物理的ピン即ち「リアル」ピンのアセ
ンブリ（以下「ピンダミー」と称す）をターゲットシス
テムのＡＳＩＣ受入ソケット内に挿入する。Ｉ　ＣＵＤ
のソフトウェアモデル内に郭定されるソフトウェアシミ
ュレーション出力ピン（バーチャル出力ピン）の論理状
態は、Ｉ　ＣＵＤモデルの論理出力ピン状態（即ち、い
わゆるＡＳＩＣ応答）を前記ピンダミーの対応する「リ
アル」出力ピンを介してターゲットシステム内に投影さ
せることによって、ターゲットシステムハードウェア（
及びターゲットシステムソフトウェア）を刺激してソフ
トウェアモデル生成刺激に応答する状態に入るようにす
るハードウェア型「ターゲット−刺激」にソフトウェア
状態がなるようにすることによって、ターゲットシステ
ムの物理的なハードウェア内に再生される。前記ピンダ
ミーのターゲット被駆動「リアル」入力ピンの論理状態
は、このようなターゲット生成状態（ターゲット応答）
を前記ソフトウェアモデルの対応するソフトウェアシミ
ュレート入力ピン（バーチャル入力ピン）を介してソフ
トウェア内に導入することによって、これらの状態がソ
フトウェアモデルを刺激してターゲット生成状態に応答
する相補状態に入らせるｒＡＳＩＣ−刺激」になるよう
にすることによって、前記ソフトウェアモデル内に相捕
的に複写される。

このような刺激／応答変化が生じると、前記ピンダミー
が未製造集積回路プロトタイプ（Ｐ　Ｉ　Ｃ）のチップ
パッケージ上に供給されるＡＳＩＣターゲット連絡ピン
の機能をエミュレートする。ターゲットシステムから見
れば、物理的なＡＳＩＣプロトタイプ（Ｐ　Ｉ　Ｃ）が
既にそのＡＳＩＣ受入ソケラト内に挿着されていると考
えられる。ソフトウェアモデルから見れば、実際のター
ゲットシステムの「完全な」ソフトウェアエミュレート
版が前Ｊ己ソフトウェアモデルのソフトウェアシミュレ
ーション環境（ハードウェア「バラットフォーム」また
は「支持」コンピュータ）内に正確にプログラムされて
いると考えられる。

前記ターゲットシステム／ソフトウェアモデルの各ハー
ドウェア／ソフトウェア環境内に於けるピン状態のミラ
ーリング（ｍｌｒｒｏｒｌｎｇ　）即ち鏡面関係によっ
て、ＡＳＩＣモデルとそのターゲットシステムとの間に
於ける全ての可能性のあるインタラクションの試験が可
能になる。前記ターゲットシステム／ソフトウェアモデ
ルの各リアル／パーチャルピンに於ける入力／出力状態
の相捕複写によって、前記ターゲットシステムとソフト
ウェアモデル（ＡＳＩＣモデル）との間にタイトカプリ
ングが作られる。このタイトカプリングによって、ＡＳ
ＩＣ開発者にはＩＣＵＤのプロトタイプを組み立てる相
当以前に、開発中ＡＳＩＣとターゲットシステムとの間
に存在し得た大部分の非互換性を迅速に暴露しかつ補正
する機会が与えられる。このような開発環境によって開
発時間及び費用に於ける電入な節約が実現され得る。

ピンダミーはさまざまな形態を取ることカもできる。ピ
ンダミーは、前記ＰＩＣを収容する実際のパッケージに
対して、パーチャルピンの状態が記憶されるパーチャル
ピンレジスタ（後述）に前記ピンダミーのリアルピンを
結合させるように作用するべく延長するへその緒（ｕｍ
ｂｌｌｌｃａｌ　）ケーブルと実質的に等しい形態のダ
ミーパッケージ（プローブヘッド）とすることができる
。さもなければ、前記ピンダミーは、未製造プロトタイ
プＩＣ（Ｐ　Ｉ　Ｃ）の対応するピンに結合されるター
ゲットシステム結合点にそれぞれ接続される別個のコネ
クタの組とすることができる。ピンダミーは更に、後者
の集積回路が未製造プロトタイプＩＣのそれと同様にパ
ッケージ内にパッケージされたモノリシック基板からな
り、かつ更に後者のピンダミーＩＣがその半導体基板上
に前記ピンダミーのリアルピンに結合された適当な三状
態ドライバと、前記リアルピンから受信されまたは前記
リアルピンに向けて送られるデータを記憶するために前
記三状態ドライバに結合されたリアルビンレ、ジスタ手
段と、前記リアルピンレジスタ手段内に記憶されたデー
タをパラレル形からシリアル形に（またはその逆に）変
換するために前記リアルピンレジスタ手段に結合された
シリアル−パラレル変換手段とを備えている場合に、「
ピンダミーＩＣ」の一体部分とすることができる。

ターゲットシステムのハードウェアによってパラレルに
前記ピンダミーの信号受信入力ピン（「リアル」入力ピ
ン）に向けて送られる入力ピン信号（ＡＳＩＣ−刺激）
は、シリアルに伝送可能な入力ビットに変換されると好
都合であり、これらは、前記ソフトウェアモデルのソフ
トウェアシミュレート入力ピン（「バーチャル」入力ピ
ン）を支持しているソフトウェアモデルメモリ手段（即
ちパーチャルピンレジスタ）にシリアルに伝送される。

この場合、連続的に受信された入力ビットはパラレル形
に変換（即ち、前記パーチャルピンレジスタ内にシフト
させることによって）すると好都合であり、そのような
パラレル形で前記ソフトウェアのモデルの前記バーチャ
ル入力ピンに向けて送られる。

前記ソフトウェアモデルによって（その池のパーチャル
ピンに於て）作られた出力ピン状態（ターゲット−刺激
）は対応させて連続伝送可能に出力ビットに変換され、
かつこれらは前記リアルピンレジスタ手段に連続的に送
られる。連続的に受信された出力ビットはパラレル形に
変換され、かつリアルピンバッファレジスタ手段等に最
初に記憶されると好都合である。所定数の出力ビットが
受信されかつリアルピンバッファレジスタ手段内に記憶
されると、記憶された出力ビットはパラレル形で前記リ
アルピンレジスタ手段に送られ、かつそこから前記ピン
ダミーに向けて、同時に前記ピンダミーの「リアル」出
力ピンを前記ソフトウェアモデルによって作られる出力
ピン状態を表わす電気的状態に駆動するような適当な手
法で送られる。

ターゲットシステムとＡＳＩＣモデル支持プラットフォ
ーム（即ちワークステーション）との間に於けるバーチ
ャル及びリアル入力／出力ピン状態情報の交換は、実時
間の形でまたは疑似実時間の形で発生する。疑似実時間
信号交換方法が使用される場合には、ターゲットシステ
ムをその本来の速度より遅い速度で１つ進ませるか、ま
たは前記ターゲットシステムのタロツクを別の方法でゆ
っくりと運転されるＡＳＩＣモデル（即ちソフトウェア
モデル）と前記ターゲットシステムを動機させた状態に
するような手法で遅らせる。

実時間方法を取る場合には、前記ターゲットシステムは
全速力で運転することができ、かつ前記ＡＳＩＣモデル
のハードウェアプラットフォーム（即ち、ソフトウェア
モデルを支持するコンピュータハードウェア）が、前記
ターゲットシステムのクロックと同じ速度で前記ＡＳＩ
Ｃモデルが進むことができるような充分な速度で操作さ
れる。

いずれの場合にも、ソフトウェアモデルによるＩＣＨＤ
のシミュレーション及びバーチセル／リアル状態の交換
は、実時間または「略実時間ＪＡＳＩＣ／ターゲットイ
ンタラクションが見られるように少なくとも毎秒１００
０ビツトの刺激／応答情報が前記バーチセル／リアルピ
ン鏡面構戊の中を通過し得るような充分な速度で行うべ
きである。

ここでいう「略実時間」とは、妥当な観察時間（即ち、
３分以内）内に、数千または数百万と言わないまでも少
なくとも数百の順次バイトがＡＳＩＣモデルとターゲッ
トシステムとの間で交換されるべきことを意味する。前
記ＡＳＩＣモデルとターゲットシステムとの間に於ける
バーチセル／リアルビン情報交換（刺激と応答）の周期
は、１ミリ秒以下程度であると好都合であり、１マイク
ロセ力ンド以下程度であると一層好都合である。

このような短い処理時間によって、設計者が比較的短時
間内にＡＳＩＣモデルと決定論的または非決定論的ター
ゲットシステムと緊密に粘合されたインタラクションを
観察できるようにすべきである。「非決定論的」とは、
システムが必ずしも同じ結果を何度も繰り返して生じな
いことを意味する。後者の非決定論的ターゲットシステ
ムの刺激一応答時間は、非決定論的インタラクションが
観察される場合には、ピン状態ミラーリング手段と組み
合わされたＡＳＩＣモデルの刺激一応答時間と等しいか
またはそれより大きくすべきである。

本明細書に於て、ｒＡｓＩｃ−刺激」／「ターゲット一
応答」または「ターゲット−刺激」／ｒＬｓＩｃ一応答
」等の」二連した対の語は１次／２次の順序を意味する
ものではない。これらの語は単にＡＳＩＣモデルの入力
／出力信号と対応するターゲットシステムの出力／入力
信号との間に於ける両方向性の原因／効果関係を表わし
ている。

ＡＳＩＣ−刺激またはまたはターゲット／刺激のいずれ
が先に来るかの問題は、特定のＡＳＩＣ／ターゲットの
組合せの設計に依存する選択の問題であり、これは設計
者に委ねられている。本発叩の別の面によれば、ＡＳＩ
Ｃモデルはソフトウェアモデル部分とハードウェアモデ
ル部分双方を含むように形成される（即ち、Ａｌ５Ｃモ
デルはＡｓＩＣ設計の１部分のソフトウェアモデルとＡ
ｓＩＣ設計の別の部分のハードウェアモデルとの組合せ
として即ちハイブリッドモデルとして形成される）。

ハードウェアモデル部分に於て使用されるべき特定のハ
ードウェア論理要素（即ち、ＡＮＤゲート、ＯＲゲート
、インバータ、フリップフロップ、マルチプレクサ等）
を郭定し、かつハードウェアモデル部分に形成されるべ
き信号ルーティング線を郭定する第１ソフトウエア情報
がプログラマブル論理デバイスのアレイに送られて、そ
のように定義されたＡＳＩＣモデルのハードウェアモデ
ル部分をハードウェアに於てエミュレートする回路に前
記ＰＬＤアレイを形成する。前記ＰＬＤアレイはピンダ
ミーによって直接ターゲラ！・システムに結合されてい
ると好都合であるが、前者は後者に対してパーチャルピ
ン／ノード−レジスタ対リアルピン−レジスタ鏡面構成
によって結合させることができる。このパーチャルピン
／ノード−レジスタは、後述するようにプログラム可能
に定義可能なＡＳＩＣモデル（擬似ＡＳＩＣ）のパーチ
ャルピン及び／またはバーチャルノードを支持するメモ
リ手段である。

第２ソフトウエア情報が更にＰＬＤアレイに送られて、
前記バーチャルＡＳＩＣのハードウェアモデル部分内で
ランダムアドレスノード（試験点）をモニタするための
塊込論理アナライザ手段をＰＬＤハードウェア内に郭定
する。このＰＬＤ実行ハードウェアーエミュレーション
方法が、比較的高速度で（即ち、１マイクロセカンドま
たはそれ以下のサイクル時間で）ターゲットシステムと
相互に作用するべきＡＳＩＣモデルの部分について続け
られると好都合である。先に記載したソフトウェア−シ
ミュレーション方法（パーチャルピンまたはノードがソ
フトウェアモデルに於て郭定される）が、高速度でター
ゲットシステムと相互作用する必要のないＡＳＩＣモデ
ルの他の部分について続けられると好都合である。

（上ス下金白） 本発明の更に別の面によれば、前記ＡＳＩＣモルの行動
レベルモデル部分（即ち全体）が細分化され、かつ適当
な平行プログラミングによって前記ＡＳＩＣモデルのマ
ツプ即ち写像部分（または全体）をプロセッサのマツシ
ブパラレルアレイ内で同時にシミュレートするために前
記マツシブパラレルアレイ内に写像される。ＡＳＩＣモ
デルの平行シミュレート部分が、後述するようにピンダ
ミー及びパーチャルピン−レジスタ対リアルピンレジス
タミラー構成を介してターゲットシステムにタイトカプ
リングされる。

塊込論理アナライザ手段が、前記ＡＳＩＣモデルのラン
ダム選択ノード（試験点）をモニタするため及び試験信
号をそれと同じまたは他の所望のノードに注入するため
に前記平行プロセッサシミュレータ内に郭定されると好
都合である。高速シリアル通信リンクを用いて、前記ピ
ンダミーのリアル入力／出力ピンと前記ＡＳＩＣモデル
のバーチセル入力／出力ピンとの間で情報を交換すると
好都合である。１ミリ秒以下の情報交換時間が好ましく
かつ単一の各交換サイクルについては１マイクロセカン
ド以下であれば一層好都合である。

このようなリアルピン／パーチャルピン情報の高速交換
によって、前記ピンダミーに於けるリアルピンの論理状
態と前記パラレルプロセッサアレイによってシミュレー
トされるパーチャルピンの論理状態との間に実時間（ま
たは擬似実時間）の鏡像（またはそれと等価）関係が生
じる。

次に前記ターゲットシステムと前記ＡＳＩＣモデルとの
間のインタラクション（後者は全体としてまたは部分的
に、（１）パラレルプロセッサのソフトウェアモデルシ
ミュレートアレイ、（２）ＰＬＤのハードウェアモデル
エミュレートアレイ、または（３）ソフトウェアモデル
シミュレート◆フオンノイマン型ワークステーションの
いずれかまたはそれらの組合せによってシミュレート／
エミュレートされる）が検討され、かつプログラム可能
に確定されるＡＳＩＣモデル（バーチャルＡＳ　Ｉ　Ｃ
）が必要に応じて設計の目標に一致させるように再構成
される。

本発明の或る特定の側面は、重要な試験及び再設計の全
く以前のＩＣＵＤ設計の状態である前記「初期ＪＡＳＩ
Ｃモデルが、少なくとも部分的に行動レベルのモデル（
ＩＣＵＤの粗雑な記述）によって定義される場合が多い
という事実に関係する。この行動レベルのモデルは、開
発時に段階的にトランジスタレベルのモデル（ＩＣＵＤ
の詳細の記載）に変換（洗練）され、それと同時にター
ゲットシステムとＡＳＩＣモデル間の非互換性及びＡＳ
ＩＣバグが発見されかつ再設言１によって補正される。

このような同時洗練／デバグ開発方法に関連して、本発
明は、ＡＳＩＣモデルの試験、再設計及び粗雑な記述状
態から詳細な記述状態への記述的洗練が、本発明のパー
チャルピン対リアルピンミラー概念を用いて、設計開発
の最初から少なくとも前記ＡＳＩＣモデルの全体が少な
くともゲートレベルにまで細かく論じられている時間点
まで付随的に実行されるという特徴がある。前記ＡＳＩ
Ｃモデルがその全体に於てゲートレベルの洗線状態（も
しくは別の同様な詳細な記述的状態）まで発展されると
、ターゲットシステムとＡＳＩＣ設計との間に於ける全
ての論理機能的非互換性が、（付随するデバギングの結
果として）取り除かれるべきである。従って、このよう
な状態に達すると、大抵の場合に即座にバグのないプロ
トタイプＩＣの組み立てに進むことが可能である。タイ
トリカプルドブバグ及び記述的精密さを同時に使用する
ことが、従来のＡＳＩＣ開発方法と比較して設計／開発
の時間及び費用を大幅に低減させると期待される。

上述の特徴に関連して見過すことのできない本発明の或
る小さい側面は、本明細書中に開示されるＡＳＩＣ設計
／開発方法によって、前記ＡＳＩＣモデルを初期の粗雑
な記述レベルからより精密な記述レベルに向上させるた
めの実質的な努力が支払われる前に、設計／開発の初期
段階に於いてさえターゲットシステムとＡＳＩＣモデル
との間の非互換性に実体を与える（暴露する）能力を開
発者が得られることである。「バーチャル」及び「リア
ル」ピンの論理状態を表わす情報（即ち、デジタルデー
タパケット）は、前記Ｉ　ＣＵＤの全部分を詳細に定義
するために努力が支払われる前に、ターゲットシステム
と「粗雑なＪＡＳＩＣモデルとの間で交換することがで
きる。「粗雑」ＡＳＩＣモデルとそのターゲットシステ
ムとの間に於ける粗雑なレベルの非互換性は、初期ＡＳ
ＩＣモデルが非互換性の粗雑定義状態から同様の非互換
性の精密定義状態に変形させるために時間と努力とが誤
った方向に費やされる前に、発見されかつ補正すること
ができる。開発時間の実質的な節約は、前記ＩＣＵＤと
そのターゲットシステムとの間に於ける粗雑な非互換性
を甲、明解法することによって実現するべきである。

本発明の更に別の側面によれば、前記ＡＳＩＣモデルの
前記ソフＩ・ウェア具体化定義（この定義はソフトウェ
アモデル、前記ＰＬＤアレイのコンフィグレーションデ
ータ及び、フオンノイマンプラットフォーム、マツシブ
パラレルプロセッサブラットフオームまたはＰＬＤハー
ドウェアアレイの内の２つまたはそれ以上を互いにプロ
グラム可能に連絡するために使用される連絡データのい
ずれかまたはそれらの全てからなる）が、細分されて複
数のワークステーション間に分配される。これらのワー
クステーションは、互いに連結され、かつ／または、複
数のワークステーションの個々の情報パケットを一績に
し、かつこれらのパケットをピンダミーを介してそのリ
アルピンに、該リアルピンの論理状態がネットワーク分
配ＡＳＩＣモデルのバーチャルインターパッケージピン
の論理状態と実質的に同等になる（またはその逆）よう
な手法で連絡する１個または２個以」二のシリアル通信
ネットワーク（即ち、いわゆるＬＡＮ　（ローカル・エ
リア・ネットワーク））を介して、１個または２個以上
のピンダミーに連結される。ここに於て、バーチャルイ
ンターパッケージ（ｌｎＬｅｒｐａｃｋａｇｅ）ピンは
バーチャルイントラパ、ツケージ（１ｎＬｒａｐａｃｋ
ａＬｅ）ピンと区別される。以下の記載の於て「フラク
ショナルノード」と称される後者の型式のパーチャルピ
ンは、ＡＳＩＣモデルを細分化された小部分（フラクシ
ョン）に区分けするため、及び細分化された前記部分を
互いに連結するために使用される。

ＡＳＩＣフラクションがそれぞれワークステーションの
ネットワーク結合アレイの個々の異なる部分及び／また
はパラレルプロセッサのアレイに分配されると、各ＡＳ
ＩＣフラクションの対応する「ノードフラクション」　
（区分は作用によって小部分に分割されたノード）に於
ける状態のリアルタイム（または擬似リアルタイム）複
写によって、各フラクションが他のフラクションと依然
として直接に結合（ソフトウェアまたはハードウェアに
於て）されているかのように動作するような状態が作ら
れる。ＡＳＩＣモデルの定義（ソフトウェア／ハードリ
ニア記述）がそのように細分され、ネットワークに分布
され、かつ各フラクションの対応するノードフラクショ
ンの状態を反射することによって再結合されると、或る
開発者が第１の開発位置に於て前記ＡＳＩＣモデルの或
る部分を設計／開発することが可能となり、他方第２の
開発位置に於て別の開発者が同時に前記ＡＳＩＣモデル
の別の部分について作業することができる。それぞれに
異なる位置に配置された異なる開発者の結合させた作業
結果を集めて、更に別の位置に配置することができるタ
ーゲットシステムに対して、それらの各フラクションを
１個または２個以上のパーチャルピン／ノードレジスタ
を対応（リアル）ピンレジスタミラー構成によって連絡
し、かつそのようなビンレジスタ組合せ（リアルタイム
または擬似リアルタイム）の状態を１個または２個以」
二のピンダミーを介して共通のターゲットシステム内に
投影させることによって試験することができる。

本発明の上述した及び更に別の側面が、全体的にまたは
部分的に、ピンダミーを１個または２個以」二の（ネッ
トワーク連結）フォンノイマン型ワークステーション、
ＰＬＤアレイ及び／またはパラレルプロセッサのアレイ
と結合させることによって実現される。ソフトウェアコ
ンフィグラブル連結手段を用いて、これらのモデル支持
体の１個または２個以上を前記ピンダミーにプログラム
可能に連結し、それによって前記ＡＳＩＣモデルの全体
設計を定義することができる。好適には、１個または２
個以」二の高速シリアル通信リンク（それぞれにパラレ
ル対シリアル及び対応するシリアル対パラレルピットス
トリーム変換手段の組を有する）を用いて、前記各モデ
ル支持体（ＡＳＩＣエミュレータ／シミュレータ）を連
結し、かつそれによってそのような連結に必要なワイヤ
の数を最小にする。情報交換が、ピンダミー」二のリア
ルピンの論理状態及び前記ＡＳＩＣモデルに於ける対応
するパーチャルピンの論理状態を互いに実質的な複製に
するために、１個または２個以」−のシリアル通信リン
クを介して生じる。

本発明の第１実施例によれば、ピンダミーのリアルピン
がＡＳＩＣエミュレータ装置と粘合される。このＡＳＩ
Ｃエミュレータ装置は、（ａ）前記リアルピンの１個ま
たは２個以」二のターゲット被駆動ピンと結合された入
力端子を有し、ソフトウェアモデルのソフトウェアシミ
ュレート入力ピン（バーチャル入力ピン）に於て反射さ
れる（複製される）べき状態であって、前記ターゲット
被駆動リアルピンに現われる１個または２個以」二のタ
ーゲット発生入力状態を表わす第１デジタルデータをタ
ーゲットシステム、から受は取りかつそのメモリセル内
に記憶するためのリアル入力レジスタ手段と、（ｂ）前
記リアルピンの１個または２個以」二のターゲット駆動
ピンと結合された出力端子を有し、前記ピンダミーのタ
ーゲット駆動リアルピンを介して前記ソフトウェアモデ
ルのソフトウェアシミュレート出力ピン（バーチャル出
力ピン）の状態を表わす第２デジタルデータをそのメモ
リセル内に記憶しかつ前記ターゲットシステムに送るた
めのリアル出力レジスタ平段と、（Ｃ）ターゲット駆動
及び／またはターゲット被駆動ピンとして予め選択され
た前記ピンダミーのリアルピンを指定するための方向指
定子段とを有する。

ソフトウェアモデルを、それがピンダミーから所定数の
入力ビット（即ち、第１デジタルデータ）を受は取るま
で一時的に実行を停止させるためにかつ／またはターゲ
ットシステムをそれがソフトウェアモデルから所定数の
出力ビット（即ち、第２デジタルデータ）を受は取るま
で一時的に実行を停止させるために、前記ＡＳＩＣエミ
ュレータ装置内にソフトウェアモデル対ターゲットシス
テム同期手段を設けると好都合である。この実行停止に
よって、前記ＡＳＩＣモデル及びターゲラ！・システム
を互いに密接して動作させることができる。各情報交換
サイクルに於てターゲットシステムとＡＳＩＣモデルと
の間で交換される所定数の入力及び出力ビットは、特定
の動作の際に状態を変化させ得るリアル／パーチャルピ
ンを表わすビットのみが交換されるように最小にすると
好都合である。このような交換ビットの数を最小にする
ことによって、前記ターゲットシステムと前記ソフトウ
ェアモデルとの間に於ける情報交換速度を最大にするこ
とができる。この交換速度の最適化によって、ターゲッ
ｌ−／ＩＣＵＤトランザクション時間の短縮（好適には
トランザクション毎に実質的に約１ミリ秒以下）が促進
され、かつそれによって試験中の結合されたＡＳＩＣモ
デル／ターゲットシステムのコンフィグレーションに於
ける「バグ」　（設計」二の欠陥）の迅速な識別が可能
になる。

前記第１実施例のターゲットシステムは、ピンダミー及
びその中に投影されるソフトウェアモデルとの組合せに
於て、前記ＡＳＩＣチップが組み立てられかつさまざま
な多くのエンドユーザに分配された際に最終的に直面す
るであろう広い機能的環境との可能な全てのインタラク
ションに対して前記ソフトウェアモデルを曝すために、
ターゲットシステムに於て実行される市販ソフトウェア
（即ち、第３者によって製造されるアプリケーションプ
ログラム）のさまざまなパッケージを用いて、適度に可
能な限り多くの機能的モードによって進ませると好都合
である。前記ターゲットシステムが第３者によって製造
された拡張ハードウェアを挿入するための拡張スロット
／ソケットを何する場合には、このような拡張ハードウ
ェアの合理的に予想し得る全ての入換えは、適当なアプ
リケーヨンプログラムによって挿入されかつ操作される
べきである。従って、開発中の前記ＡＳＩＣ（まだプロ
トタイプとして組み立てられていない「バーチャル」デ
バイス）には、該ＡＳＩＣの開発者以外の者によって開
発された広範囲のアプリケーションソフトウェア及び前
記ターゲットシステムに於て使用するために第３者によ
って開発された広範囲の複合ハードウェア（所１’ｊｉ
’ＡｓＩｃを含む）と相互作用させる機会が与えられる
。バーチャルデバイス（ＩＣＵＤ）とそのターゲットシ
ステムとの間に於ける僅かな非互換性を発見することが
でき、かつその非互換性の存在理山をＩｌｌ　１ＩＪｉ
しかつプロトタイプチップを組み立てる前に補正するこ
とができる。

開発中ＡＳＩＣデバイス（ＩＣＵＤ）のソフトウェアモ
デルまたはそのソフトウェアモデル「部分」は、そのソ
フトウェア環堝内に於て、前記ソフトウェアモデル部分
の所望の内部状態をモニタし、所定のトリガ条件（クオ
リファイヤ）の作動時に前記状態に関する情報を収集（
データ捕捉）し、かつソフトウェア試験ベクトル（試験
パターン）を前記ソフトウェアモデル（またはソフトウ
ェアモデル部分）の各ノード（即ち、インターパッケー
ジ及びイントラパッケージパーチャルピン）に注入する
のに適した理込論理アナライザ／試験信号インジェクタ
手段と結合させると好都合である。狸込論理アナライザ
／信号インジェクタ手段とターゲットシステムからの実
際の入力信号との組み合わせを使用すると、前記ＡＳＩ
Ｃについて意図された環境の実際の作業条件に対して前
記ＡＳ■Ｃモデルを暴露することが可能になり、かつ同
時に、前記ＡＳＩＣモデルの内部状態をモニタすること
が、そのようなモニタリングが望まれる場合に可能とな
る。

上記説明から、前記Ｉ　ＣＵＤが依然としてソフトウェ
ア記述段階にある状態でターゲットシステムと前記Ｉ　
ＣＵＤとの間の全てのインタラクションの関する完全な
情報を得ることができることが明らかである。前記ター
ゲットシステムが１個以」二のＩＣＵＤを有する場合に
は、そのような未開発の全ＩＣを」二連した技術のいず
れかまたはそれらの組み合わせによって同時にモデリン
グすることができ、かつＩＣモデル（「バーチャル」デ
バイス）の相互間の及び前記ターゲットシステムの他の
部分（ハードウェア及びソフトウェア）との同時インタ
ラクションを、その対応するソフトウェア記述をプロト
タイプチップＣ（ｒリアル」デバイス）に変換する前に
検討することができる。

本発明の第２実施例によれば、開発中ＡＳＩＣデバイス
の部分または実質的に全体のゲートレベルのモデル（ま
たは他のハードウェア実施可能モデル）を表わすコンフ
ィグレーション情報が、プログラマブル論理デバイスの
アレイからなるハードウェアエミュレータに投影される
。プログラマブル論理デバイス、即ちＰＬＤは、通常そ
の論理機能がソフトウェアプログラミングによって決定
され得るコンフィグラブル論理ブロック（ＣＬ　Ｂ）と
、その信号方向がソフトウェアプログラミングによって
制御され得るコンフィグラブル入力／出力ブロック（Ｉ
ＯＢ）と、前記コンフィグラブル論理ブロック（ＣＬ　
Ｂ）間及び／または前記入力／出力ブロック（ＩＯＢ）
間に於ける信号のソフトウェア制御ルーティングのため
のコンフィグラブル連絡手段（即ち、ソフトウェア制御
マルチプレクサ）とを有する。このようなＰＬＤはソフ
トウェアによって制御されて、ハードウェアに於て開発
中の前記ＡＳＩＣの所望のゲートレベルの部分または全
体でさえモデリングする（エミュレートする）エミュレ
ータを創成する。

各ＰＬＤ−ＩＣ（チップ）が個々のパッケージされ、か
つ全ての内部ノードを汎用ＰＬＤ・ＩＣ内でモニタでき
ることが望ましいので、各ＰＬＤ・ＩＣ（パッケージ集
積回路）の全体ではなく第１部分が、開発中のＡＳＩＣ
デバイス（ＩＣＵＤ）のゲートモデルの予め選択された
部分をエミュレートするために予約されると好都合であ
り、他方、３ＰＬＤ・ＩＣの第２部分が理込ハードウェ
ア論理アナライザ／試験信号インジェクタ手段の形成に
予約されると好都合である。この後者の手段は、その中
でエミュレートされるハードウェアモデル部分のランダ
ム選択内部ノードでの論理状態をモニタするため及び／
またはそのようなランダムアドレス可能ノードに試験信
号を注入するために、適当にコンフィグレーションソフ
トウェアによって構成し得るような充分な量のハードウ
ェア（即ち、アクセスピン、ＩＯＢ、プログラマブル論
理ブロック及び連絡部）を有するべきである。

開発中ＡＳＩＣデバイスの前記ＰＬＤ形成ハードウェア
モデル部分は、ピンダミーを用いてターゲットシステム
と直接に結合（または上述したパーチャルピン−レジス
タ対対応（リアル）ピン−レジスタミラー技術を用いて
間接的に結合）することができる。ハードウェアモデル
部分、ソフトウェアモデル部分及びターゲットシステム
の組合せは、リアルタイムまたは擬似リアルタイムベー
スで動作させることができ、それによってＰＬＤ実行モ
デル部分をターゲットシステムの全作動環境に暴露させ
ることができ、かつターゲットシステムを未製造プロト
タイプＩＣ（ＰＩＣ）の全動作状態に暴露させることが
できる。

ＡＳＩＣモデルの開発の際には、前記ＰＬＤアレイの前
記理込論理アナライザ回路が、適当なソフトウェアによ
って、開発中デバイス（ＩＣＵＤ）のハードウェアモデ
ル部分内のランダムアドレス試験点をモニタするように
、かつ所望のトリガ条件の発生時にデータ収集動作をト
リガするように構成される。ＰＬＤ実行ゲートモデルの
ユーザ選択（ランダムアドレス）試験ノードで生成され
たデータが、所定のトリガ条件（クオリファイヤ）の組
のいずれかが満足されると常に適当なメモリ手段に向け
て送られかつその中の記憶される。次に、記憶されたデ
ータは、例えば通信ネットワークによって前記ＰＬＤ実
行モデルに連結されたワークステーションを介してアク
セスされ、かつ捕捉したデータを検討して前記ＡＳＩＣ
モデルがそのターゲットシステムと所望の方法で相互作
用しているかどうかが１′１１断される。前記ＡＳＩＣ
モデルのハードウェアモデル部分及び／またはそれに結
合される前記抑込論理アナライザ回路は、必要に応じて
適当な再コンフィグレーション情報を（前記ワークステ
ーションから）前記ＰＬＤアレイに送ることによって変
更することができる。

ゲートレベルでモデリングするためには充分に開発され
ていないＩＣＬＩＤの部分は、適当なコンピュータプラ
ットフォーム（即ち、エンジニアリングワークステーシ
ョン）に於ける行動レベルのソフトウェアによって同時
にシミュレートすることができ、かつこれらソフトウェ
アシミュレート部分の動作特性は、ソフトウェアシミュ
レート部分に於ける「バーチャル」ピン／ノードの入力
／出力状態と前記ハードウェアエミュレート部分に於け
る「リアル」ピン／ノードとの間の鏡像関係を作ること
によって、」一連したようにＰＬＤ実行ハードウェアモ
デル部分と結合させることができる。

本発明の第３実施例によれば、パラレルプロセッサのア
レイが前記ＩＣＵＤの選択部分または全体の行動をシミ
ュレートするために使用され、かつ入力／出力状態がパ
ラレルにシミュレートされた前記Ｉ　ＣＵＤの「バーチ
ャル」ピン／ノードとターゲットシステムとの間に於て
適当なピンダミーの「リアル」ピンを介して交換され、
それによって前記ＩＣＵＤを「エミュレート」すること
ができる。

〈実施例〉 以下に本発明をさまざまな実施例を用いて詳細に説明す
る。しかし、これらの実施例は単なる例示であって、本
発明の技術的範囲を制限するものではない。

第２図には、本発明によるアプリケーション特定集積回
路（ＡＳＩＣ）プロトタイプ１２２ｂを設計しかつ開発
するための方法Ｃのフロー図１００が示されている。こ
の図示される方法Ｃによれば、未製造デバイス（以下「
開発中ＩＣＪまたは単にＩＣＵＤと称す）によって発揮
される機能を有する初期仕様１０が与えられ、かつソフ
トウェアモデル１１２ｂが、高住能ワークステーション
のような適当なソフトウェア支持プラットフォームに於
て前記仕様１０に適合するように形成される。ソフトウ
ェア試験ベクトル１１４ｂを作成しかつ適用するステッ
プ及びハードウェア見本３０ｂをソフトウェアエミュレ
ーション環境内に導入するステップは、必要に応じて」
二連したように行われる。回路内ＣＰＵエミュレータを
用いて試験ソフトウェアを導入するステップ３０ａは、
後の説明から容易に分かることであるが、ターゲットシ
ステムＣＰＵを回路内エミュレータと単に置き換えるこ
とによって同時に行うことができる。

ソフトウェアモデル１１２ｂの於ける「バーチャル」出
力ピン（図示せず）の論理状態を表わすソフトウェアモ
デル生成出力信号（ＡＳＩＣ一応答）が、ピンダミーの
「リアル」出力ピン（ターゲット駆動ピン）に於て前記
「バーチャル」出力ピンの論理状態を複製するように、
ピンダミー１２２ａのリアルピン（ｒｐ）を介して同期
させてターゲットボード２４＊に投影される。これらソ
フトウェアモデル生成論理状態に対する前記ターゲット
ボードの応答（ターゲット応答）は、ソフトウェアシミ
ュレートモデル１１２ｂの「バーチャル」入力ピン（図
示せず）に於て「リアル」入力ピン（ターゲラ！・被駆
動ピン）の論理状態をピンダミー１２２ａ上に複写する
ように、ピンダミー１２２ａの前記リアルピンを介して
同期させて前記ソフトウェアモデルに反映される。前記
ソフトウェアモデル１１２ｂはターゲットボード２４＊
の豊富な動作環境に暴露することができ、かつ前記ター
ゲットボードは同時に完全には開発されていないＩＣＵ
Ｄ（ソフトウェアモデル１１２ｂとピンダミー１２２ａ
との組合せによってエミュレートされる）の動作状態に
同時に曝すことができる。

ソフトウェアモデル１１２ｂによって定義されるような
前記ＩＣＵＤの設計に於ける機能の補正は、「リアル」
　（ハードウェア）集積回路プロトタイプ１２２ｂ（Ｐ
ＩＣ）がソフトウェアモデル対ハードウェアプロトタイ
プ変換ステップ１２０に於て組み立てられる前に、エミ
ュレートされたＡＳＩＣとその実際のターゲットシステ
ムとの間のインタラクションを分析することによって試
験（確認）される。ソフトウェアモデル１１２ｂの分析
及び再設計１１８は、その入力が１個または２個以」−
のターゲットシステム２４＊に於けるＡＳＩＣ受人ソケ
ットの豊富な環境を有する開発ループ内に存在する。タ
ーゲットシステムの「ハードウェア」は、数学的コプロ
セッサ（ｃｏｐｒｏｃｅｓｓ。

ｒ）、グラフィックスドライバ、拡張ボード等のような
任意の拡張ハードウェアをターゲットシステム内に挿入
することによって、多数のターゲットを表わすように変
形することができる。更に、前記開発ループの入力は、
ターゲットシステムに於て実行するために開発されてい
るまたは開発された多数の第３者によるアプリケーショ
ンソフトウェアパッケージの豊富な「ソフトウェア」環
境を有することができる。

ビンダミー１２２ａ及びソフトウェアモデル１１２ｂの
組み合わせによってエミュレートされた開発中デバイス
（ＩＣＵＤ）は、１個または２個以」二の複合ターゲッ
トシステム２４＊（即ち、ハードウェア及びソフトウェ
ア）の全動作条件に曝されるので、設計」二の欠陥（「
バグ」）が、設計／開発過程の全ハードウェア段階では
なくソフトウェア段階の初期に於て、開発中デバイス（
ＩＣＵＤ）が「シリコン」製プロトタイプ１２２ｂ（Ｐ
　Ｉ　Ｃ）に変換された後に、捕えられる可能性が高い
。設計及び開発のための時間は、従来方法と比較して大
幅に低減させることができる。

ソフトウェアモデル１１２ｂは、最初にいわゆる粗雑な
行動レベルのモデリング技術によって定義することがで
き、かつその後にＩＣＵＤの開発が進むにつれて、前記
ソフトウェアモデルはデバッグに付随していわゆる精密
ゲートレベル及びトランジスタレベルのモデリング技術
と表現されるように洗練することができる。前記ＡＳＩ
Ｃモデルの開発が精密なトランジスタレベルの記述（即
ち同様の記述）に達するまでに、前記ΔＳＩＣモデルは
いわゆる機能上の設計バグがないようにしなければなら
ない。この場合、ソフトウェアモデル１１２ｂの最初の
プロトタイプ１２２ｂへの変換（ステップ１２０）は、
前記プロトタイプがバグを有しないように確実に実行す
ることができる。

プロトタイプＡＳ　Ｉ　Ｃ１２２ｂが最終的にターゲッ
トシステム２４＊に於てピンダミー１２２ａに置き換え
られる（ステップ１２６）と、「ハードウェア」プロト
タイプ１２２ｂの前記ターゲットシステムとのインクラ
クションは、そのように開発されたトランジスタレベル
のソフトウェアモデル１１２ｂについて観察されるよう
なものと実質的に同じであるべきである。従って、ソフ
トウェアモデル−ＡＳＩＣ変換ステップ１２０が完壁な
場合には、時間を要するプロトタイプ組立てステップ１
２０は、１回以」二実行しなければならないようにする
べきではない。機能」二の全バグは、プロトタイプ組立
ての前に根絶しなければならない。開発費用及び時間は
、従来方法のそれと比較して大幅に低減させることがで
きる。

第２Ｂ図及び第２Ｃ図には、別個に同期化されるデジタ
ルシステムのノード間にミラー関係を実現し得る方法が
記載されている。第２Ｂ図は、互いにＡＳＥＳＢの順序
で結合され、かつ３個の異なる開明りロックユニット、
Ｃ１ｏｃｋ　Ａ、　Ｃ１ｏｃｋ　Ｅ。

Ｃ１ｏｃｋ　Ｂによってそれぞれに同期化される３個の
異なる部分、Ａブロック、Ｅブロック、Ｂブロックを有
する結合デジタルシステムが示されている。

Ａブロックは、入力端子１５０と出力端子１５２とクロ
ック受信端子１５４とを何する第１同期デジタルシステ
ム５ＤＳＡを有する。前記第１システム５ＤＳＡの出力
端子１５２は、そのビットが、クロックユニット、Ｃ１
ｏｃｋ　Ａによって生成されるクロックパルスの立」二
がリエッジが対応するＡクロック線上に現われると、第
１フリツプフロツプＦｌ内の内部記憶セル（ラッチ、図
示せず）内にロードされるようなデジタル出力信号を発
生する。

Ａクロック線のパルスは、同時に′：ｊＳ１システム５
ＤＳＡのクロック受信端子１５４とＡブロックによって
供給されるフリプロッタにＦｌのクロック受信端子及び
別のフリップフロップＦ８とに結合される。フリップフ
ロップＦ１と同様に、他方のフリップフロップＦ８は、
Ａクロック線」二にクロックパルスの立」−がリエッジ
が現われると、そのＤ入力端子に現われるバイナリレベ
ルを内部メモリセル（ラッチ、図示せず）内にロードす
る。フリップフロップＦ１及びＦ８は、その各内部メモ
リセル内に記憶されたバイナリ−レベルを、Ａクロック
線に沿ってパルスの立下がりエツジが現われると各Ｑ出
力端子を介して出力する。フリップフロップＦ８のＱ出
力端子が、第１システム５ＤＳＡの入力端子１５０に結
合されているのに対して、フリップフロップＦｌのＱ出
力端子はＡブロックの出力ノードＮＡｏに結合されてい
る。フリップフロップＦ８のＤ入力端子はＡブロックの
入力ノードＮＡＩに対応して接続されている。従って、
ノードＮＡｉはＡブロックの入力点を摺戊し、かつノー
ドＮＡｏがＡブロックの出力点を構成する。

第１同朋デジタルシステム５ＤＳＡは、前記Ａブロック
の入力ノードＮＡＩに現われる刺激に対して、そのよう
な刺激がＡクロック線Ｊ−にクロックパルスの立」二が
りエツジが現われるとＩＨ１時に供給されるのであれば
、応答するように構成することができる。このような刺
激に対する第１システム５ＤＳＡの出力端Ｔ−１５２−
にに出力信号として現われる応答は、Ａクロックのそれ
に続く立下がりパルスエツジの後にＡブロックの出力ノ
ードＮＡ。

に於て検出することができる。Ａクロックが低いレベル
、即ちロー（立上がりエツジより以前）の状態で入力ノ
ードＮＡｉに現われる論理レベルは、第１システム５Ｄ
ＳＡの刺激として作用しない。

第１システム５ＤＳＡの刺激／応答（入力／出力）特性
は、適当な時期に入力信号をノードＮＡＩに印加しかつ
ノードＮＡｏで出力信号を検出することによって検討す
ることができる。

ｆｆ１２Ｂ図のＢブロックについて言えば、この第２ブ
ロツクはＡブロックの構造に対して相補形、及び実質的
に同じ構造をｈ−する点に注口する。Ｂブロックは、ク
ロックユニット・、Ｃ１ｏｃｋ　Ｂのクロックパルスを
第２同期デジタルシステム５ＤＳｒ）のクロック受信端
子１６４に加えて、フリップフロップＦ４及びＦ５のク
ロック受信端子：二接続するＢクロック線によって同門
化される。フリップフロップＦ４のＱ出力端子は、第２
システム５ＤＳＢの入力端子１６０に刺激信号を供給す
る。フリップフロップＦ５のＤ入力端子は、第２システ
ム５ＤＳＢの出力端子１６２から応答信号を受は取る。

フリップフロップＦ４のＤ入力端子に接続されたノード
Ｎ旧は、第２システム５ＤＳｂの入力端子１６０に刺激
を供給するためにＢブロックへの入力端子を構成する。

フリップフロップＦ５のＱ出力端子によって駆動される
ノードＮＢｏは、出力端子１６２の応答信号が検出され
るＢブロックの出力ノードを構成する。第２システム５
ＤＳＢの刺激／応答特性は、適当な時期に入力信号をノ
ードＮＢＩに印加しかつ出力信号をノードＮＢｏで検出
することによって検討することができる。

ＡブロックとＢブロックとの間に挟設された第２Ｂ図の
Ｅブロックは、Ａブロックの出力ノードＮＡｏに現われ
る情報を適当な時期にＢブロックの入力ノードＮｒ３＋
に送り、かつＢブロックの出力ノードＮＢｏに現われる
情報をＬブロックの入力ノードＮＡＩに適当な時期に送
るためのデータ交換平段を構成する。Ｅブロックのフリ
ップフロップＦ２、Ｆ３、ＦＢ、Ｆ７は、そのクロック
ユニット、Ｃ１ｏｃｋ　Ａ及びＣ１ｏｃｋ　Ｂに応答す
るＡブロック及びＢブロックの前記フリップフロップの
動作と実質的に同様に、Ｃ１ｏｃｋ　Ｅユニットによっ
て出力されるＥクロックパルスの立１−がりエツジ及び
立下がりエツジに応答する。フリップフロップＦｌのＱ
出力信号は、それに続くフリップフロップＦ２及びＦ３
を通ってフリップフロップＦ４のＤ入力端子に同期的に
送られる。フリップフロップＦ５のＱ出力信号は、その
後のフリップフロップＦ６及びＦ７を通ってフリップフ
ロップＦ８のＤ入力端子に開明的に送られる。

第２Ｃ図のタイミングチャートを見ると、第１及び第２
システム５ＤＳＡ及び５ＤＳＢは、出力モードＮＡｏが
入カノードＮ口１に直接接続され、かつ出力ノードＮＢ
ｏが入力モードＮＡＩに直接接続されているかのように
クロック信号、Ａクロック、Ｂクロック及びＥクロック
の周波数及び他相関係の適当な制御によって動作するこ
とが分かる。Ｅクロックの周波数がＥクロック及びＢク
ロックの周波数に関して充分に高く、それによって２個
またはそれ以−ｔｘのＥクロックパルスが情報交換周明
ＴＥに於てＡクロックパルスの立下がりエツジＦ１−ｏ
ｕＬとその次に続くＢクロックパルスの立ち上がりエツ
ジＦ４−Ｉｎとの間に現われる場合には、出力ノードＮ
Ａｏに現われる（立ち下がりエツジＦｌ−ｏｕｔの時刻
）情報の複製が入カノードＮＢＩ（立りがりエツジＦ４
−１ｎの時刻）に現われる。第１及び第２システム５Ｄ
ＳＡ及び５ＤＳＢにとっては、ノードＮＡｏ及びＮＢＩ
が図示されない仮想ユニタリノードの一体部分（フラク
ション）であるかのように考えられる。このように適当
な時期に情報の複写（反射）を供給するノードは、本明
細書に於て「ノードフラクション」と称され、かつ相補
形ノードフラクションが仮想の単一ノードに属すること
を意味する。１個のノードフラクションはＩＣパッケー
ジの１個の有形（リアル）ピンに接続されかつその相補
形ノードフラクションがソフトウェアに於てシミュレー
トされているかまたはハードウェアに於てエミュレート
された無形（非リアル）ピンノードであるような場合に
は、第１ノ−ドフラクションを「リアルピン」ノードと
称し、第２ノードフラクシヨンをその相補形である「パ
ーチャルピンｊノードと言うことができる。

また、第２Ｃ図に於て、Ｅクロックが次の交換時間ＴＥ
内にＢクロックの立下がりエツジＦ　５−ｏｕＬ（！：
Ａクロックの立ち上がりエツジＦ　８−１ｎとの間に少
なくとも２個のパルス（前エツジＦＢ−Ｉｎと後エツジ
Ｆ７−ｏｕＬ）を有する場合には、出力ノードＮＢｏに
（立下がりエツジＦ　５−ｏｕｔの時刻に）現われるバ
イナリ状態の複製が入力ノードＮＡＩに（立ち上がりエ
ツジＦ　８−ｉｎの時刻に）現われ、それによってノー
ドＮＢｏ及びＮＡＩが第２仮想ユニタリーノード（図示
せず）のノードフラクションと見なされる。

Ａクロック及びＢクロックは、こののようなノードミラ
ーリング機能を具体化するために略同じ周波数で動作さ
せると好都合である。Ａクロック信号とＢクロック信号
との間には任意の（１′１．相関係を確立することもで
きるが、当然ながら０位相関係が好ましくかつ１８０度
位相関係は避けるべきである。足表可能な持続時間即ち
交換時間ＴＥのデータ交換ウィンドウは、Ａクロックの
立下がりエツジとそれに続くＢクロックの立１−がりエ
ツジとの間またはその逆に於て郭定されるべきである。

Ｅクロック周波数は、対応するノードフラクションで等
価の論理レベルが確立されるように、交換ウィンドＴＥ
内に於ける完全な情報交換を珂能とするように充分高く
なければならない。明確にするために、第２Ｃ図の各デ
ータ交換ウィンドＴＥには２個のパルスのみが示されて
いる。Ｅクロックの波形は、各データ交換ウィンドＴＩ
Ｅに示される唯２個より多くのパルスで構成されること
は明らかである。また、各交挽つィンドＴＩＥに於ける
Ｅクロックパルスの数は、Ｅブロック情報交換セクショ
ンに於けるデータシフト段（Ｆ２及びＦ７がこのような
段を郭定している）の数に尚接関係していることによっ
て、Ｅブロックに於けるシフト段の数が増加する場合に
は、各交換ウィンドＴＥにより多くのＥクロックパルス
が要求されることは明らかである。

対応する入力／出力ノードＮＡＪ／Ｎｌ’３ｏ及びＮｒ
３１／ＮＡｏに等価の論理レベルが現われるので６対の
ノードは互いに対応するミラー関係にあると考えること
ができる。第１及び第２デジタルシステム５ＤＳＡ及び
５ＤＳＢの内部から見ると、各ミラー関係対、例えばＮ
ＡＩ／Ｎ［３ｏが仮想ユニタリーノード（図示せず）を
構成しているかのように思われる。

これだけが本発明の利点であると思われるわけではない
が、各ノード対、Ｎ　Ａｏ／　Ｎ　ｎＩ及びＮ　ｎｏ／
ＮＡＩ内の鏡面関係が、特にＡブロック及びＢブロック
が共通のクロック線（Ａクロック線またはＢクロック線
）を両ブロック（Ａ、Ｂ）間に於て実行させることが非
現実的である程度に互いに離隔されている場合に、Ａブ
ロックとＢブロックの組み合わせをデバッグするために
は特に有利である。

各ノード対、Ｎへｏ／ＮＢ１及びＮＢｏ／ＮＡＩ内に於
ける鏡面関係は、第１及び第２デジタルシステム５ＤＳ
Ａ及び５ＤＳｆ３の一方または双方がソフトウェアに於
てシミュレートされまたはモノリシック半導体基板、プ
リント回路ボードまたはその類似物上に郭定される集積
回路としての最終的形状でそれぞれに実行されるのでは
なく、ソフトウェアプログラマブル論理アレイのアレイ
によってエミュレートされる場合に、−層有利になる。

このような情報交換の利点を説明することによって、第
１デジタルシステム５ＤＳＡがソフｉ・ウェアに於て完
全にシミュレートされ、かつシミュレートされた出力端
子１５２のバイナリ状態がフリップフロップＦｌの図示
されない内部メモリセル内に記憶され（支持され）るの
に封して、入力端子１５０のバイナリ論理状態がフリッ
プフロップＦ８の内部メモリセル（図示せず）内に同様
に記憶されると仮定する。更に、第２デジタルシステム
５ＤＳＩ３がハードウェアに於て実行（最終的な設計形
状またはエミュレート・ハードウェアによって支持され
るエミュレーテッド形状に於て）されるものと仮定する
。第１システムＳＤＳへのソフトウェア？ミュレート版
がＡクロックと同一歩調を取る程度に充分速い限り、第
２システムＳＤＳＰ）から見て第１システム５ＤＳＡが
ハードウェアまたはソフトウェアに於て実行されている
かどうかが明らかになる。同様に、第１システム５ＤＳ
Ａから見て第２システム５ＤＳＡがソフトウェアまたは
ハードウェアに於て実行されているかどうかが明らかで
ある。従って、第１及び第２システム５ＤＳＡ及び５Ｄ
Ｓｒ３は、互いに別個に、必要があれば別々の位置で、
場合によっては各デジタルシステムをソフトウェアまた
はハードウェアに於て実行しつつ開発することができ、
かつそれらを結合させたインタラクションは、第２Ｂ図
のＥブロックのようなベータ交換手段を用いて検討する
ことができる。このような構成によって、システムの設
計−に大きな柔軟性が得られる。

本発明の内容及び利点については、本発明の第１実施例
３００が示される第３図のブロック図によって説明され
るような特定の実施例を参照することによってより一層
理解することができる。第２Ｄ図は第３図を構成する芥
分割図その１、その２及びその３が結合される様子を示
している。

概して言えば、第３図は、未開発ＡＳＩＣが組み込まれ
る「ターゲラＩ・部分Ｊ　３００ａと、ＡＳ■Ｃ設計の
ソフトウェア記述がロードされる「モデルサポー１・部
分Ｊ　３００ｂとからなる設計／開発システム３００が
示されている。パーチャルピン対リアルピンミラー技術
が適用されて、ＡＳＩＣソフトウェアモデルと最終的な
ＡＳＩＣチップが挿入されるべきターゲットハードウェ
アとの間にタイトカプリングが形成される。

ＡＳＩＣの設計／開発は、未製造ＡＳＩＣを表わす初期
設定仕様３１０（この仕様は読み取り可能な、粗雑また
は精密な設計基準のコンピュータの形態であってよい）
を形成することから始まる。

ＡＳＩＣの設計／開発は、後述するように、本発明のタ
イトリカプルドＩＣＵＤ／ターゲット環境内で適当に識
別され得る全「バグ」が識別されかつ根絶されるまで進
められる。そして、実質的に「バグのない」プロトタイ
プＡＳ　Ｉ　Ｃ３２２が、前記ＡＳＩＣのソフトウェア
記述を集積回路実施例に自動的に変換することによって
製造される（第３図に於けるｒＡｓＩｃ目標」）。

最初に第３図の「モデル部分Ｊ　３００ｂについて言及
すれば、開発中デバイス（ＩＣＵＤ）の初期ソフトウェ
アモデル３１２が考案され、かつエンジニアリングワー
クステーション３１１のような適当なプラットフォーム
内にプログラムされる。

ワークステーション３１１は、例を挙げると、米国カリ
フォルニア州マウンテンビュウのサン・マイクロシステ
ムズ社（Ｓｕｎ旧ｃｒｏｓｙｓＬｅｎ＋ｓ）から販売さ
れている５ｕｎ−４（登録商標）ワークステーションや
、米国カリフォルニア州パロアルトのヒユーレットパラ
カード社（ＩＩｅｗｌｅＬＬ−Ｐａｃｋａｒｄ　）によ
って供給されている類似のシステムのような高性能開発
システムがある。ソフトウェアモデル３１２は１個また
は２個以」二のシミュレーションソフトウェアパッケー
ジによって定義することができ、それには米国カリフォ
ルニア州ミルビタスのエルニスアイ・ロジック・コーポ
レイション（１，８１Ｌｏｇｉｃ　Ｃｏｒｐ、　）から
市販されているＭＤＥ−ＬＤＳ　（登録商標）や、米国
オレゴン州ビーバートンのメントール・グラフィクス社
（ＭｅｎＬｏｒ　Ｇｒａｐｈｌｃｓ　）　、または同国
カリフォルニア州のカデンス（インターグラフィクス）
　　（Ｃａｄｅｎｃｅ　　（ＩｎＬｅｒｇｒａｐｈｉｃ
ｓ　）　）その他のソフトウェア開発業者が市販してい
る類似の設計シミュレーションパッケージ等のいわゆる
コンピュータ補助エンジニアリング（ＣＡＥ）及びコン
ピュータ補助設計（ＣＡＤ）パッケージが含まれる。好
適には、ワークステーション３１１の１秒当りの命令（
ＩＰＳ）実行速度が毎秒１，０００，０００命令（ＭＩ
ＰＳ）またはそれ以にであり、かつｆ’ｒソフトウェア
モデルの「クロック」サイクルについて実行されるコン
ピュータの命令の数が、１秒毎に１，０ＯＯＡＳＩＣク
ロツクサイクルまたはそれ以１−のリアルタイム速度で
前記ソフトウェアモデルを動作させ得るように充分小さ
くすべきである。

ソフトウェアモデル３１２自体は、開発中ＡＳＩＣを必
要に応じて粗雑にまたは精密に定五するように形成する
ことができる。粗雑かっ／または精密な言葉が意味する
ところの例として、ソフトウェアモデル１２は、それぞ
れに開発中デバイス（ＩＣＵＤ）の各部分のいずれかに
対応するトランジスタレベルのモデル部分３１２ａ、ゲ
ートレベルのモデル部分３１２ｂ及び行動レベルのモデ
ル部分３１２ｃのいずれかまたは全てを含むことができ
る。当然ながら、ＩＣＵＤの全体が、そのように要請さ
れる場合には、単一の詳細レベルで定義することができ
る。当業者にとって明らかなように、「トランジスタレ
ベルのモデル」の語は、トランジスタ、抵抗等の基本的
構成要素がそれぞれ個々に定義されるような最終デバイ
スの比較的詳細な（精密な）記述について言っている。

「ゲートレベルのモデル」の語は、ＡＮＤゲート、ＯＲ
ゲート、ＮＯＴゲート等のようなさまざまな論理要素の
プール動作が記述されているが、それらの内部トランジ
スタは記述されていないようなより高いレベルの回路記
述（中程度に精密）を言う。

「行動レベルのモデル」の語は、デバイス（ＩＣＵＤ）
の論理／ゲートアーキテクチュアは定義されていないが
、モデル部分の全体的な入力／出力行動が適当なソフト
ウェアによって記述されているような更により高いレベ
ルの記述（粗雑な）について言及している。

粗雑なモデル及び精密なモデルが意味するところの別の
実施例に関して、最終的デバイス（Ｕ標デバイス）３２
２が、実行されるべき動作が６４ビツトの掛算、・資込
み演算、３次元像回転または他の複雑な関数であるよう
な、ａ＝ｆ　（ｂ、ｃ、ｄ、ｅ、・・・）の形を有する
デジタル関数を実行するゲートの複雑な構成を有するよ
うになっていると仮定する。この複合関数の行動レベル
モデル３１２ｃは、及びビット幅（ワードの大きさ）及
びデジタル関数ａ＝ｆ　（ｂ、ｃ、ｄ％ｅ１・・・）を
実行する際に最後に使用されるべきビットフォーマット
（データ構造）のような詳細な属性を実際に記述する必
要なく、前記関数の入力及び出力特性を記述する。この
関数を具体化するために使用されるべき回路の内部論理
ゲートコンフィグレーション、または該回路のトランジ
スタレベルのコンフィグレーションは、行動レベルで特
定されるべきものではない。他方、ゲートレベルの記述
は、通常音データワードに供給されるべきビットの数、
各データワード内に於けるビットの特定の位置、使用さ
れるべき論理要素（ゲート）の特定の型（即ち、ＡＮＤ
、０ＲＳＮＯＴ、フリップフロップ等）、及び後者の入
力／出力端子間に於ける特定の連絡を明確に定義する。

しかしながら、ゲートレベルの記述は、基本プール関数
を実行するために使用されるべきトランジスタの型また
は数を詳細に定義しない。対照的に、トランジスタレベ
ルの記述は、通常特にプロトタイプＩＣ（ＰＩＣ）の論
理回路を形成する際に使用されるべき電界効果トランジ
スタ、バイポーラトランジスタまたは他のトランジスタ
の型式、そのようなトランジスタの数、及びおそらくは
それらの前記Ｐ　Ｉ　ＣＪ−の連絡に使用されるべき導
体パターン及びそれらのチップ基板」二の特定の位ｉ７
〒を定義する。（トランジスタレベル以下の次のレベル
は、各半導体デバイス内の特定の領域のジオメトリ、及
び導体パターンの特定の配置を記述する拡散レベルであ
る。）３つのレベルのモデルの全記述３１２ａ、３１２
ｂ、３１２ｃが、ワークステーション３１１のソフトウ
ェア環境内に存在するように第３図に（既略的に示され
ている。簡単化のために行動レベルのモデル部分３１２
Ｃが、入力／出力パラメータａＳｂ、ｃのビット幅が１
と等しい場合に、２入力パラメータ／１出力パラメータ
関数、ａ＝ｂ＊Ｃを実行するように示されている。各ビ
ット幅が１より大きい多数の入力／出力（パラメータを
有するより複雑な行動レベルのモデルは、当然ながら本
発明の意図する技術的範囲内に充分台まれる点に注意す
べきである。

また、第３図は、行動レベルのモデル部分３１２Ｃが、
第１「バーチャル」ピン３１２ｐによって供給される一
方の入力パラメータｂと、「ソフトウェアノードＪＳＮ
ｃによって供給される他方の入力パラメータＣとを有す
るように表わされている点を注意するべきである。後者
のノードＳＮＣは、ＡＮＤゲートＧ１の出力線及びＯＲ
ゲートＧ４の入力線と行動レベルのモデル部分３１２Ｃ
のパラメータ入力線との交点を定義している。前記行動
レベルのモデル部分の出力パラメータａは、第２パーチ
ヤルピン３１２ｐに結合するように表わされている。Ｏ
ＲゲートＧ４の出力は、トランジスタレベルのモデル部
分３１２ａ内に郭定されるＦＥＴゲート電極を駆動する
ように表わされている。ＯＲゲートＧ５の出力線は、Ｆ
ＥＴソース電杯を駆動するように示されている。前記Ｆ
ＥＴのドレイン電極は、第３パーチヤルピン３１２ｐに
結合されている。ＡＮＤゲートＧ２は、第４パーチヤル
ピン３１２ｐに接続された１個の入力線を有するように
表わされている。

前記モデル部分間の特定の連絡が単に説明のためにのみ
示されていることが理解される。ソフトウェアモデル３
１２全体は、ワークステーション３１１のメモリ容量に
従って、必要に応じて任意数の行動レベルのモデル部分
またはトランジスタレベルのモデル部分を有するように
定義することができる。また、これらのモデル部分が任
意のビット幅を有する入力／出力バスによって互いに連
絡され得ること、個々のバス線が任意の「ソフトウェア
ノード」　（即ち、５Ｎｃ）の組のいずれかによって互
いに結合し得ること、及び更に必要に応じてこれらモデ
ル部分が任意の「パーチャルピンＪ　３１２ｐの組と結
合され得ることが理解される。

更に、ソフトウェアモデル３１°２が上述したレベルの
精密な／粗雑な記述的部分（行動レベル、ゲートレベル
及びトランジスタレベル）に単に限定されるのではなく
、むしろこれらの語が連続する詳細なまたは粗９４＃な
モデル技術に沿って相対的な点を識別していることが理
解される。この連続性は、最終製晶（目標ＡＳＩＣ３２
２）に於ける各要素（即ちマイクロセル）の粗雑な（詳
しくない）記述からその細かく詳細な（即ち拡散レベル
）記述まで延長しているとして特定することができる。

このような連続状態に沿って全てのモデル技術が本発明
の中に含まれる。

開発予定ＡＳＩＣのための仕様３１０は、最初に立案さ
れた時、その詳細部分（詳細な特徴）が後の時期（即ち
、後の設計／開発に於て）充填されるようになっている
「未熟にｊ作成された（ブロードプラッシュ）設計部分
を含む場合が多い。

最初にこれら未熟部分がソフトウェアモデル３１２に於
て粗雑な（即ち行動）レベルで記述され、かつ次に時間
の進行と共に、最終的にソフトウェアモデル３１２のプ
ロトタイプＡＳ　Ｉ　Ｃ３２２への自動的な変換が可能
となる程度に記述が充分に詳細になるまで、前記記述は
より詳細にされる。

本発明の或る側面は、ＡＳＩＣ／ターゲットタイトカプ
リング方法が前記設計／開発過程を介して、ＡＳＩＣ記
述が最初に大まかに作成された点からＡＳＩＣ記述が詳
細に記載される点まで実行し得ることである。

設計／開発過程の開始点に於て、ＡＳＩＣ記述が大まか
に作成された際に、ターゲットシステムと粗雑に定義さ
れたソフトウェアモデル３１２との間に粗雑な非互換性
が存在する場合には、これらの非互換性は、そのような
設計／開発過程の開始点に於て、前記粗雑モデルの「ハ
ードウェア」イメージをピンダミーを介してターゲット
システムのハードウェアに投影することによって、かつ
ターゲットシステムと前記担々・ＩＬモデルとの間のタ
イトリーカプルドインクラクションを誘発するように、
前記ターゲットシステムの１ソフトウエア」イメージを
同じビンダミーを介して前記ソフトウェアモデルのソフ
トウェア環境に相反的に投影することによって、暴露さ
れ、かつおそらくは根絶させることができる。基本的エ
ラー（即ち、不正確な設計」二の過程）は、初期ＡＳＩ
Ｃモデルの未熟作成要素をより詳細に定義するべく時間
と努力が支払われる（おそらくは無駄骨になる）前に発
見しかつ補正することができる。開発時間は、設計／開
発の視点に於て基本的非互換性を識別することによって
大幅に低減される。

（以下余白） これが、本発明の主要な利点である。ターゲットシステ
ムとモデルの間に於けるタイトカプリングが設計／開発
の視点に於て可能とされるので、ＡＳＩＣモデル及びタ
ーゲットシステムハードウェアの各「バーチャル」ピン
と「リアル」ピンとの間に於ける大まかなインタラクシ
ョンを即座に検討することができる。これによって、設
計エンジニアは主要な見落としを即座に識別することが
でき、それによって方向を誤った開発努力が防止される
。

この本発明の側面を更に以下に説明する。多くの場合に
、目標ＡＳ　Ｉ　Ｃ３２２は第３者によって製造された
または同時に製造されているソフトウェアアプリケーシ
ョンパッケージと共働させることが必要であるが、ＡＳ
ＩＣの開発者がそのような第３者のソフトウェアについ
て充分な知識を持っていないのが現状である。例示のた
めに、問題となっている第３者のソフトウェアアプリケ
ーションパッケージが、その全てが相互に関連しなけれ
ばならない多数の３次元グラフィック処理機能を実行し
、かつ更に問題となっているＡＳＩＣが前記ソフトウェ
アパッケージ内に供給されるより遅いイメージ回転機能
の代わりに高速イメージ回転機能を実行するように設計
されるようになっていると仮定する。

ＡＳＩＣの設計者／開発者が最初に、何らかの迎いで前
記ソフトウェアパッケージが球座ｍ　（ｒ、θ、φ）で
動作するようになっていることを知らずに、デカルト座
標（Ｘ％　ｙ”ｉ　ｚ）でそのような回転を実行するこ
とを考えていた場合に、大きな非互換性が生じる。この
ようなデカルト座標によるＡＳＩＣ設計を球座標による
ソフトウェアパッケージと結合させようとすることは、
四角形の栓をむりやり丸い孔に入れようとする雪皿的な
問題と同類と考えることができる。プロトタイプＡＳＩ
Ｃが製造された後まで基本的な非互換性が発見されない
ような設計／開発過程を行うことは全く好ましくないこ
とである。

しかしながら、本発明によれば、ＡＳＩＣモデルを１個
または２個以上の行動レベルモデル部分によっておそら
くは粗雑にのみ記述しつつ、拡張的開発努力が既に支払
われ、プロトタイプＡＳＩＣが最終的にターゲットシス
テム内に組み込まれ、かつグラフィクスソフトウェアパ
ッケージが最初にＡＳＩＣとのタイトリーカプルド組合
せに於て実行される開発の末端に於てではなく、製造開
発の開始点に於てそのような非互換性を識別することが
できる。

当然ながら、当業者であれば、上述の例が、どのように
ターゲット／ＡＳＩＣ設計非互換性が商業的に実際」二
発生するのかという点について高度に誇張された仮説で
あることが理解される。ターゲットシステムに於て実行
される機能の大まかな様子について少なくとも何等かの
知識を持つことなくチップを製造しようとする開発者は
いないであろう。しかし、ＡＳＩＣ／ターゲット非互換
性の問題はより微妙な形で表面化する。商業的に実際」
二は、例えばＡＳＩＣ開発者のグループが採用する統合
製造開発過程の開発者側に於けるメッセージハンドシェ
イキングプロトコルと、ソフトウェアパッケージ開発者
のグループが合同またはＡＳＩＣ追従ソフトウェア開発
過程のソフトウェアパッケージ開発者側に於て採用する
（−４１ｙかに異なる通信プロクトコルとの間に予見し
難い誤った組合せが存在することが多い。

本発明によれば、このようなハードウェアとアプリケー
ションソフトウェアとの間の非互換性を最初に警告する
ことができる。ＡＳＩＣとアプリケーションソフトウェ
アパッケージの平行（合同）開発は、ＡＳＩＣモデル及
び対応するソフトウェアパッケージの双方が各開発サイ
クルの比較的初期にある場合でさえ始めることができる
。予見困難な不適合な組合せの９期発見は、バーチャル
ＡＳＩＣのハードウェアイメージとソフトウェアパッケ
ージのオブジェクトコード（ターゲットソフトウェア４
２５）との双方を共通のターゲットシステム内に投影し
、かつそれらのタイトリーカプルド・インタラクション
を観察することによって可能となる。

第３図のソフトウェアモデル３１２（本明細書に於て「
バーチャルＪＡＳＩＣと称する）は、そのシミュレーシ
ョン環境に於て、ソフトウェアモデル３１２の内部ノー
ド「バーチセル」試験点）３１３をモニタするため、及
び前記モデル内に同じまたは他の予め選択されたバーチ
セル試験点３１３に於てソフトウェア生成試験信号を注
入するために埋込（ソフトウェア形成）論理アナライザ
／試験信号インジェクタ手段３１４と結合すると好都合
である。この埋込論理アナライザ／試験信号注入手段３
１４は、データ収集アクティビティ（データの捕捉）が
起こる内部条件（クオリファイヤ）を特定するためのト
リガ手段３１４ａを有することができ、かつそのような
データを所望の試験点３１３から収集しかつ収集したデ
ータを分析のために記憶するための１個または２個以上
のデータ収集バッファ３１４ｂを−ａすることができる
。

好適には、ワークステーション３１１には、インタラク
ティブにソフトウェアモデル３１２を定義し、埋込論理
アナライザ３１４のためにクオリファイヤ条件を設定し
、シミュレーションプランを開始し、かつ論理アナライ
ザ３１４によって生成される報告データを分析（第３図
に於てサンプルスクリーン挿入３１１ｃによって示され
るように）するために、キーボード３１１ａ及びデイス
プレィスクリーン３１１ｂのようなユーザーインタラク
ティブ入力／出力手段が設けられている。

ワークステーション３１１には、未製造目標デバイス（
ＰＩＣ）３２２の各入力及び出力ピン（パーチャルピン
）３１２ｂの状態を表わと、前記ピンダミーにパーチャ
ルピンレジスタ手段３１６（または他の適当なメモリ手
段）が設けられている。

例示のために、目標デバイス（Ｐ　ＩＣ３２２）が、そ
の論理状態が特定の動作モードに於て変化し得るような
予め指定された数、Ｐ＝Ｎ＋Ｍの能動ピンを有すると仮
定する。ここで、Ｎは前記特定の動作モードに於て入力
端子として機能するピンの数であり、かつＭは該動作モ
ードに於て出力ビンとして機能するピンの数である。ワ
ークステーション３１１内の対応するパーチャルピンレ
ジスタ手段３１６には、各シミュレートマシンサイクル
について未製造目標デバイス３２２のＮ個の入力ピン及
びＭ個の出力ビン（パーチャルピン）の論理状態を記憶
するために充分なメモリ容量が与えられていると好都合
である。前記ソフトウェアモデルがＡＳＩＣプロトタイ
プのように「リアル」ピンを有していないにも拘らず、
当業者であれば、前記ソフトウェアモデルが、ＡＳＩＣ
チップパッケージの内部と外部との間に於ける情報の交
換を含む前記リアルピンのハードウェア動作をソフトウ
ェアに於てシミュレートする「バーチセル」ピン３１２
ｐを有するように定義（設計）できることが理解される
。ワークステーション３１１内の所定のメモリセルは、
前記リアルピンのシミュレート状態を表わす情報を記憶
することができる。このようなメモリセルは、第２Ｂ図
に示されるフリップフロップＦｌ及びＦ８の情報記憶セ
ルに応答する。

ワークステーション１１には、前記ソフトつエアモデル
３１２を所定数の（通常１）シミュレートマシンサイク
ルだけステップ操作して進ませ（機能３２０ｄ）　、か
つ前記ソフトウェアモデル３１２を所定数のサイクルの
最後に一時的に停止させて、ターゲットシステム４２４
上の後述する第２インターフェイス手段４２０からＮ個
の入力ビット（ターゲット生成ビット）受は取るべくた
めに、第１インターフェイス手段３２０が設けられてい
る。第１インターフェイス手段３２０は、受は取ったＮ
個の入力ビットをパーチャルピンレジスタ手段３１６の
適当なピン（状態記憶セル）内にロードしく機能３２０
ｃ）、かつ次にソフトウェアモデル３１２を対応する数
のマシンサイクル（即ち１シミユレートブロツクサイク
ル）ステップ操作で進ませて（機能３２０ｄ）、それに
よりＮ個の入力ビットに対するＡＳＩＣ応答を形成する
。その結果得られる（応答する）ソフトウェアモデル３
１２の出力ピン状態がビットとしてパーチャルピンレジ
スタ手段３１６の出力ピン内に記憶され、かつこれらの
出力状態が前記相浦形第２インタ一フエイス手段４２０
を介してターゲットシステムハードウェア４２４（開発
システム３００の「ターゲット部分Ｊ　３００ａ内）に
送られ（ステップ３２０ａ）、その語に相補形（反射）
リアルピンレジスタ手段４１６内で複写される。

（後述する前記リアルピンレジスタ手段４１６が第３図
に於て各入力レジスタ４２２ｆ、出力レジスタ４２０ｏ
、及び方向許可レジスタ４２２ｅを有するように記載さ
れている。）ＡＳＩＣモデル３１２に於ける「バーチセ
ル」出力ビットの表面コピーである「リアル」出力ビッ
トは、次に適当なピンダミー４２２のリアルピン４２２
ａを介して同期的にターゲットシステムハードウェア４
２４に供給される。

ピンダミー４２２は、少なくともリアルピン４２２ａを
有するが、必要に応じて、更に三状態ドライバ（バッフ
ァ）４２２ｂ、入力レジスタ４２２ｉ１出力レジスタ４
２２ｏ、方向許可レジスタ４２２ｅ、ビット交換バス４
２２ｃ、及び第２インターフェイス手段４２０のいずれ
かまたは全てを一体的に組み合わせるように設計するこ
とができる。図示されるように、これらの要素は互いに
連続して結合され、」二連した全ての要素またはそのい
くつかが、ピンダミー４２２のリアルピン４２２ａを支
持するパッケージフレーム内に収容された図示されない
集積回路基板上に一体的に形成することができる。

」二記説明に於て特定のピンの機能を「入ノ月または「
出力」と指定しているが、この機能性は所望のあらゆる
ピンが双方向シグナルフローを支持するように動的に変
化させ得ることが理解される。

双方向シグナルフローは、例えば、適当な時間点に於て
方向制御レジスタ４２２　（ｅ）　　（Ｒ−ｄｉｒｅｃ
Ｌ）の前記ビットを変化させることによって実現するこ
とができる。ソフトウェアモデル３１２の対応するパー
チャルピンに於ける双方向性は、周知のプログラミング
技術によって具体化することができる。

当業者にとっては、第１インターフェイス手段２０の動
作を一旦理解すると、該第１インターフェイス手段を実
行するためのさまざまな多くの方法が明らかとなる。そ
のような或る方法では、ワークステーション３１１の回
路シミュレーションプログラム（ＣＡＤ／ＣＡＥ）に新
たなソフトウェアを付加する必要がない。その代わりに
、第１インターフェイス手段３２０は、Ｎ個の入カビッ
トヲカウントし、前記ワークステーションのシリアル通
信パッケージから受信したＮ個の入力ビットをパーチャ
ルピンレジスタ手段３１６の適当なピン内にロードし、
（ソフトウェアモデル３１２の「ソフトウェアシミュレ
ート」クロック線またはソフトウェアモデル３１２内に
設けられた他の適当なシングルステップ手段を用いて）
ソフトウェアモデル３１２をシングルステップ操作し、
かつ前記ソフトウェアモデルによって「応答」の開発を
待つための適当なシーケンシャル状態ａｌｔを有する回
路としてワークステーション３１１内でシミュレートさ
れる。ソフトウェアモデル３１２によって決定されるＭ
個の出力ビットは、第１インターフェイス手段３２０に
よって集められ、かつ順次基準通信リンク３４０（即ち
、Ｒ８−２３２、ＳＣ８Ｉ、イーサネット（ＩＥＬｈｅ
ｒｎｅＬ）　、ウルトラネット（ＵＩ　ＬｒａｎｅＬ）
等）を介して第２インターフェイス手段４２０に送られ
る。

当然ながら、第１インターフェイス手段３２０の上述し
た機能を実行するために特別のハードウェアアトインボ
ードを結合させた特別のソフトウェアプログラムを、そ
のような特別なソフトウェア及び／またはハードウェア
を直接ワークステーション３１１内に挿入することによ
って、またはそのようにワークステーション３１１のア
ドオンネットワーク通信モジュール内に組み立てること
によって開発することが可能である。多くの場合には、
ソフトウェアによって第１インターフェイス手段３２０
を実行させる上記技術が最も経済的である。

このように説明してきたワークステーション３１１、ソ
フトウェアモデル３１２及び第１インターフェイス手段
３２０の組合せは、設計／開発システム３００の「モデ
ル部分Ｊ　３００ｄとして説明してきたものである。先
に述べたように、「ターゲット部分Ｊ　３００ａも同様
に設計／開発システム３００全体に含まれる。このター
ゲット部分３００ａは、第３図に示されるようにモデル
部分３００ｄに隣接させかつ粘合させて設けると好適で
あるが、必要に応じて、前記ワークステーションから離
隔して配置し、かつ該ワークステーションにローカルエ
リアネットワーク（ＬＡＮ）または長距離通信ネットワ
ークを介して連絡することができる。

ターゲラ！・部分３００ａは、例えば拡張可能マイクロ
コンピュータシステムのプリント回路マザーボードであ
るターゲットハードウェア４２４と、前記ターゲットハ
ードウェア４２４に於て実行されるべき（第３図に於て
フロッピーディスクによって表示される）アプリケーシ
ョン・ソフトウェア４２５　（ＩＣＵＤより先に開発さ
れたかまたは同時に開発されている）とを有する。

ターゲットハードウェア４２４は通常、中央処理装置（
ターゲツトＣＰＵ）４２４ａと、ターゲットハードウェ
ア４２４の各部分にソフトウェアの命令を供給するため
及びターゲットシステムのデータを記憶するためにター
ゲツトＣＰＵ４２４ａに結合されかつ／または前記ター
ゲットハードウェアの他の部分に結合されたメモリ手段
４２４ｂと、ターゲットハードウェア４２４のＣＰＵ４
２４ａ１メモリ手段４２４ｂ及びその他の部分４２４ｄ
〜４２４ｊ間に於けるデータ転送を同期させるためのシ
ステムクロック手段４２４ｃとを有する。他の部分４２
４ｄ〜４２４ｊは、１個または２個以上の低開発ＡＳＩ
Ｃ４２４ｄ、１個または２個以上の他の開発中ＡＳ　Ｉ
Ｃ（ＩＣＵＤ）４２４ｅ１チツプが組み立てられた後に
プロトタイプＡＳＩＣのピンを受容するためのチップソ
ケット４２４ｆと、外部システムとインターフェイスす
るためのローカルエリアネットワーク（ＬＡＮ）ボート
４２４ｇと、図形及び音声装置インターフェイス４２４
ｈと、拡張ハードウェア及びソフトウェアに結合するた
めの拡張ボードスロットのような他の外部リンク４２４
ｊとを含むことができる。これから分かるように、ピン
ダミー４２２が開発中ＡＳＩＣの受入れソケット４２４
ｆ内に挿入されると、複合論理インタラクションの組（
即ち、短い時間内に交換される何百万の即決論的ビット
／バイト）がＡＳＩＣモデル（即ち、ソフトウェアモデ
ル３１２によって定義されるバーチセルデバイスのよう
なもの）とターゲットシステム（その図示されないハー
ドウェア４２４、そ−４２５及び拡張付加部分）との間
で行われ得る。

ターゲット部分３００ａの相補形インターフェイス手段
４２０は、好適にはＲ８−２３２，５Ｃ８Ｉ等のシリア
ル通信リンク３４０を介して第１インターフェイス手段
と双方向に通信し得るように適当に構成され、それによ
ってリアルピンレジスタ手段４１６の適当なピンにリン
ク４０を介して供給されるＮ個の出力ピンビット（ＡＳ
ＩＣ生戊ピッｌ−）をロードし、かつピンダミー４２２
のピンを介して伝送しており、かつリアルピンレジスタ
手段４１６の対応する入力ピンに記憶されるビットから
なるターゲットハードウェア４２４から受信されたばか
りの新しいＮ個の入力ピンビットの組をリンク３４０を
介してソフトウェアモデル３１２に送り返す。

第３図に示されるように、リアルピンレジスタ手段４１
６は、入力レジスタＲ−ｉｎｐｕｔ（４２２ｉ）、出力
レジスタＲ−ｏｕ　ｔ　ｐｕ　ｔ　　（４２２ｏ）及び
方向許可レジスタＲ−ｄｉｒｅｃｔ（４２２ｄ）とで構
成することができる。方向許可レジスタ４２２ｄの出力
端子はそれぞれサン状態ドライバ４２２ｂ間の対応する
ドライバのサン状態出力許可端子に結合されている。出
力レジスタ４２２ｏの出力端子はそれぞれいずれかの三
状態ドライバ４２２ｂの対応する入力端子に結合されて
いる。三状態ドライバ４２２ｂの出力端子は、ピンダミ
ー（プローブヘッド）４２２に設けられたリアルピン４
２２ａの組の対応する１個または２個以上のリアルピン
にそれぞれ結合されている。

当然ながらピンダミー４２２は、未開発ＡＳＩＣ３２２
が最終的に挿入されるターゲットソケット４２４ｆに適
合するように適当に形成される。ピシダミー４２２のリ
アルピン４２２ａは、更にそれぞれ入力レジスタ４２２
１の対応する入力端子に粘合されている。

−に連したように、三状態ドライバ４２２ｂ、入力レジ
スタ４２２　ｉ、出力レジスタ４２２ｏ、方向レジスタ
４２２ｅ、及び相補形インターフェイス手段４２０のい
ずれかまたは全ては、リアルピン４２２ａと共にピンダ
ミー４２２のパッケージフレーム（図示せず）内に一体
的に組み込むことができる。シリアル伝送ケーブル（シ
リアル通信リンク３４０）が、相補形インターフェイス
手段４２０とワークステーション３１１との間に両者間
に於けるデータをシリアルに交換するために延設されて
いる。

相補形インターフェイス手段４２０は、第３図に示され
るように、前記ワークステーションからのＭ個の出力ビ
ットの受信を待ち、（機能４２０ａ）、受信したＭ個の
出力ビット（ソフトウェアモデル形成ターゲット−刺激
）を出力レジスタ４２２ｏの対応する出力ピンにロード
（機能４２０ｂ）し、前記ターゲットシステムを所定数
（通常１）のターゲットシステムサイクルだけ進ませ（
機能４２０ｃ）　、ターゲットシステム４２４からピン
ダミー４２２によって受信されたＮ個の応答入力ビット
（ターゲット応答）を抽出しく機能４２０ｄ）、かつ次
に前記ソフトウェアモデル３１２からの次のＮ個の出力
ビットの組（ＡＳＩＣ応答）を待つように機能４２０ａ
にループして戻るターゲットシステム同期手段４２０ａ
〜４２０ｄが設けられていると好都合である。

方向許可レジスタ４２２ｅはピンダミー初期化ステップ
に於て１度だけロードするのが奸ましく、かつその後に
特定の動作モードの所定のＰ　＝Ｍ＋Ｎ個のみのノード
ビットがシリアル通信リンク３４０に沿って交換される
。このように交換ビットの数を所定の最小数Ｐのみに限
定することによって、リアルピンレジスタとパーチャル
ピンレジスタとの間に於ける情報交換に起因する遅れを
最小にし、それによってソフトウェアモデル３１２とタ
ーゲットシステム４２４．４２５との結合を可能にして
、それらの処理状態を迅速に循環させることができる。

この数Ｐは、トランザクションサイクル時間が１ミリ秒
より大幅に小さくなるように選択すると好都合であり、
かつ１マイクロセカンド以下であると一層好都合である
。

当然ながら、当業者にとっては、上述したものがソフト
ウェアモデル３１２とターゲットシステム４２４．４２
５との間に於ける情報交換を同期化させる唯一の方法で
あることが理解される。必要に応じて、各ＡＳＩＣ−刺
激待機機能とターゲット−刺激待機機能のいずれかまた
は双方を排除することができ、かつソフトウェアモデル
３１２及び／またはターゲットシステムのクロック周波
数を必要があると認められる場合には遅くし、または早
くして両者間に於けるデータ交換を同期させることがで
きる。

或る場合には、目標Ａｓ　ＩＣ３２２が、ＡＳＩＣとタ
ーゲットシステムとの間に於けるデータ交換を自動的に
同期化させるために１個または２個以上のターゲットシ
ステム対ＡＳＩＣハンドシェイク制御ピンを有する。こ
れらピンのソフトウェアシミュレートハンドシェイク機
能は、機能３２０ｄ及び／または４２０ｃに換えて使用
されて、パーチャルピンレジスタ手段３１６とリアルピ
ンレジスタ手段４１６との間の情報交換を同期化させる
ことができる。また、或る場合には、ＡＳＩＣ製品がこ
れらの同期化ビンを−Ｇしない場合でさえ、前記Ｉ　Ｃ
ＵＤ及びそのプロトタイプ」二に同期化ピンを有するこ
と（即ち、複数のＩＣＵＤを介してターゲットシステム
のクロック線を連釘１１すること）が可能である。別の
場合には、ワークステーション３１１は、ソフトウェア
モデル３１２が容易にターゲットハードウェア４２４の
クロックの速度より速くなり、かつＡＳＩＣモデルの「
クロック」受信ピン（バーチセル）が同期化を行い得る
ように充分な高速度で動作するようにｔｒｉ成すること
ができる。このような場合には、ターゲットハードウェ
ア４２４はその全速力（その本来の速度）で走らせるこ
とができ、かつソフトウェアモデル３１２のパーチャル
ピン３１２ｐとターゲットシステムのリアルソケット４
２４ｆとの間に於けるデータの同期交換を可能にするた
めにターゲットハードウェア４２４に特別の同開化回路
（即ち機能４２０ｃ）を付加する必要が全くない。

第４Ａ図には、本発明と共に使用することができる第１
ＡＳ　Ｉ　Ｃエミュレータ回路５００が示されている。

ＡＳＩＣエミュレータ回路５００は、通信リンク３４０
と結合された適当なシリアル及び／またはパラレルイン
ターフェイスポート（即ち、当該分野に於て基本的イン
ターフェイス手段として認められるいわゆる「小型コン
ピュータ基準インターフェイスＪ　　（ＳＣ３Ｉ）ポー
トまたはＲ８−２３２ポート）と、８ビット幅エミュレ
ータパス５２０に結合された８ビット幅データボート（
Ｄａｔａ）と、データ転送シーケンサに結合された８ビ
ット幅のアドレスポート（Ａｄｄｒ）と、ピンダミー４
２２のリアルピンとソフトウェアモデル３１２のパーチ
ャルピンとの間に於けるデータ交換を調整するための適
当なプログラムメモリ（図示せず）とを有するマイクロ
コンピュータ５１０からなると好都合である。

エミュレータパス５２０は、マイクロコンピュータ５１
０と複数のビンモジュールＭ　（ａ）　、Ｍ（ｂ）、Ｍ
（ｃ）、・・・との間に於て時分割多重式に情報を交換
するための共通通路として動作する。

各ピンモジュールＭ（ｘ）は、Ｘが特定のモジュールＭ
（ｘ）を表わすものとして、方向バッファレジスタＢＲ
−ｄ　ｉ　ｒｅｃ　ｔ　（ｘ）と、出力バッファレジス
タＢＲ−ｏｕｔ　（ｘ）と、人）Ｊ／＜ッファレジスタ
ＢＲ−ｉｎ（ｘ）とを有し、かつこれらのバッファレジ
スタにそれぞれ結合された１次方向レジスタＲ−ｄｉ　
ｒｅｃｔ　（ｘ）と、１吹出力レジスタＲ−ｏｕｔ　（
ｘ）と、１次入力レジスタＲ−ｉｎ（ｘ）とを有する。

「リアル」ピンデータは、各１次入力／出力しジスタＲ
−ｉｎ（ｘ）及びＲ−ｏｕｔ　（ｘ）のメモリセル内に
パラレルに記憶される。方向レジスタＲ−ｄｉｒｅｃｔ
（ｘ）は、出力レジスタＲ−ｏｕｔ　（ｘ）に記憶され
た出力ビットの各モジュールＭ　（ｘ）の所望のいずれ
かのリアルピンＰ（〜Ｐ８、Ｐ９〜ＰＩＧへの伝送をプ
ログラム可能にするために、図示されるように三状態ド
ライバＤｌ−Ｄ８の「出力許可」端子に接続された出力
線を有する。バッファレジスタＢＲ−ｄ　ｉ　ｒｅｃ　
ｔ　　（ｘ）　、ＢＲ−ｏｕｔ　　（ｘ）　、ＢＲ−ｉ
ｎ　　（ｘ）は、エミュレータパス５２０を介して時分
割多重データ交換（シリアルデータ交換）を可能にする
ために１次的記憶手段として機能する。１次しジスタＲ
−ｄｉｒｅｃｔ　（ｘ）　、Ｒ−ｏｕ　ｔ　（ｘ）　、
Ｒ−ｉ　ｎ　（ｘ）に記憶されたビットは、後述するよ
うに前記１次レジスタとその対応するバッファレジスタ
またはリアルピンとの間で同次に転送される（パラレル
に）という意味に於てよりパラレルな性質を有する。

マイクロコンピュータ５１０は、ワークステーション３
１１からシリアルリンク３４０に沿って受信されるシリ
アルデータ（即ち、パーチャルピンレジスタデータ）を
８ビット幅パケットのパラレルデータに変換し、かつ受
信したワークステーションデータの出力ビツト部分を含
むパケットをエミュレータパス５２０に沿って時分割多
重式（１モジユ一ルＭ（ｘ）に同次にロードされる）に
個々の各モジュールＭ（ｘ）の出力バッファレジスタＢ
Ｒ−ｏｕｔ　（ｘ）に伝送する。データ転送シーケンサ
５３０はマイクロコンピュータ５１０によって（即ち、
アドレスポートＡｄｄｒを介して）動作させられ、モジ
ュール特定プローブ信号ＬＤ−ｏｕｔ　（ｘ）を順次各
モジュールＭ（ｘ）に発生して、前記プローブモジュー
ルの各出力バッファレジスタＢＲ−ｏｕｔ　（ｘ）がエ
ミュレータ５２０上に現われるデータでロードされるよ
うにする。このようにシリアルに受信されたデータが送
信されかつ前記ノードモジュールＭ（ａ）、Ｍ　（ｂ）
　、Ｍ　（ｃ）　、・・・、Ｍ　（ｘ）の前記出力バッ
ファレジスタにロードされた後、データ転送シーケンサ
５３０がモジュールＭ　（ａ）　〜Ｍ　（ｘ）の前１次
出力しジスタＲ−ｏｕｔ　（ｘ）に同次にグローバル出
カストローブ信号ＬＤ−ＯＵＴを発生して、それにより
これらパラレルにストローブされたモジュールが同時に
その対応する出力バッファレジスタＢＲ−ｏｕｔ（ｘ）
に記憶された出カビットでロードされ、かつそれによっ
てこれらのビットが同時に方向制御レジスタＲ−ｄｉｒ
ｅｃｔ（ｘ）によって出力ピンとして指定される（写像
される）それらのリアルピンＰｉ−Ｐ８、Ｐ９〜Ｐ［に
現われる。（前記方向制御レジスタは、前記三状態ドラ
イバと組み合わされて、出力ビットをプログラム可能に
前記リアルピンレジスタから前記リアルピンにルーティ
ングするための手段として機能する。） 方向制御レジスタＲ−ｄｉ　ｒｅｃｔ　（ｘ）は、マイ
クロコンピュータ５１０がエミュレータバス５２０上に
対応する方向制御データを出すことによって１行全部の
方向制御バッファレジスタＢＲ−ｄｉｒｅｃｔ　（ａ）
　〜ＢＲ−ｄｉｒｅｃｔ　（ｘ）を三状態ドライバ許可
ビットでロードするにつれて、各モジュールの方向バッ
ファレジスタＢＲ−ｄｉｒｅｃｔ（ｘ）をスｌ−ｏ−ブ
するために、モジュール特定方向ストローブ信号ＬＤ−
ｄｉｒ（Ｘ）を用いて、同様にして順次ロードする（好
適には１次出力レジスタが新しいデータでロードされる
前に）ことができる。全１次方向レジスタＲ−ｄｉ　ｒ
ｅｃｔ　（ｘ）をグローバル方向ストローブ信号ＬＤ−
ｄｉｒでグローバルにスＩ・ローブすることによって、
全モジュールＭ（ａ）、Ｍ（ｂ）、・・・の１次方向バ
ッファレジスタＲ−ｄｉｒｅｃｔ（ｘ）は、１吹出力レ
ジスタＲ−ｏｕｔ（Ｘ）のターゲット刺激ビットを選択
的に所望のいずれかのリアルピンピン　−Ｐ８　、Ｐ９
〜Ｐ１．６、Ｐ１７〜Ｐ２４に結合するために使用され
得る出力マツピングパターンでパラレルに同時にロード
することができる。

第４Ａ図に示されるように、各モジュールＭ（Ｘ）、対
応する１吹出力レジスタＲ−ｏｕｔ（Ｘ）上の８個の出
力端子の対応する端ｒに結合された入力端子と、１次方
向制御レジスタＲ−ｄｉｒｅｃｔ（ｘ）上の８個の出力
端子の対応する出力端子に結合された出力許可端子と、
ピンダミー４２２の８個のリアルピンピン　−Ｐ８　、
Ｐ９Ｐｉ６の対応する１個のリアルピンピンに結合され
た出力端子とをそれぞれに有する８個の三伏態ドライバ
［）ｌ−Ｉ）ｇの組を有する。各モジュールＭ（Ｘ）の
８個のリアルピンＰ１〜Ｐ８は、該モジュールの１次入
力レジスタＲ−ｉｎ（ｘ）の８個の入力線のそれぞれに
対応して結合されている。

ピンダミ−４２２全体のピンＰ１〜Ｐｎにパラレルに同
時に現われるターゲット生成応答データ（全体としての
前記ピンダミーはモジュール的に所望の数のピンモジュ
ールを結合することによって形成される）は、データ転
送シーケンサ５３０がグローバルロード入力信号ＬＤ−
ＩＮを全モジュールに発生するように命令される選択さ
れた時点に於て、前記全モジュールの１吹入カレジスタ
Ｒ−ｉｎ（ｘ）に同時にロードされる。このパラレルロ
ード入力データ（ターゲット生成データ）は、次にモジ
ュールの入カバッファレジスタＢＲ−ｉｎ（ｘ）に転送
され、かつそこから前記データは時分割多重化によって
エミュレータバス５２０を介してマイクロコンピュータ
５１０に転送される。モジュール特定入力ロードストロ
ーブ信号ＬＤ−ｉｎ（ｘ）と入力許可信号ＥＮ−ｉｎ（
ｘ）とが、このエミュレータバス５２０への時分割多重
転送を効果あらしめるために、データ転送シーケンサ５
３０から前記モジュールに順次供給される。前記マイク
ロコンピュータ５１０は、受信した前記入カビットの「
入力ピン」と称されるリアルピンに属しないもの（ター
ゲット生成応答ビット）を取り除き、かつマイクロコン
ピュータ５０は残りの（除去されなかった）Ｎ個の人カ
ビットを所定の順序に従って、第３図に示されるように
シリアルリンク３４０に沿ってソフトウェアモデル３１
２に転送する。

第４ａ図のＡＳＩＣエミュレータ回路５００は、ソフト
ウェアモデル３１２とターゲットシステム４２４との間
に於ける汎ｍデータ交換を行うことができる。各モジュ
ールの人カバッファレジスタＢＲ−ｉｎ（ｘ）と１次人
カレジスタＲ−ｉｎ（Ｘ）との結合を、ターゲットシス
テムからバーストしたデータを受は取るための２ビット
長先入れ／先出しくＦＩＦＯ）レジスタ手段として使用
することができることに注意すべきである。必要な場合
には、追加の入力バッファレジスタ（図示せず）を前記
組合せに付加して、より長い連続データを高速で受信す
ることができる。同様に、出カバッファレジスタＢＲ−
ｏｕｔ　（ｘ）と１吹出力レジスタＲ−ｏｕｔ　（ｘ）
との組合せを用いて、かつ／または拡張させて、必要に
応じてバーストモードの出力をピンダミー４２２の前記
リアルピンに供給することができる。場合によっては、
ｔ９モジュールの方向制御レジスタＲ−ｄｉｒｅｃｔ（
ｘ）とＢＲ−ｄ　ｆ　ｒｅｃ　ｔ　（ｘ）とについて同
じことを行うことができる。

第４Ｂ図は、単一動作モードを行うように設計された別
の（規模縮小）ＡＳＩＣエミュレータ６００を示してい
る。第４Ａ図に対応する第４Ｂ図の素子は同じ参照番号
を付して表わされている。

マイクロコンピュータ６１０は、Ｒ３−２３２にシリア
ルポート６４０を介して５ｕｎ−４ワークステーシヨン
に両方向に結合されたインテル（ＩｎＬｅｌ　）　８０
３１　（登録開栓）マイクロコントローラ（米国カリフ
ォルニア州三タクララのインテル・コーポレイションか
ら市販されている）である。

マイクロコンピュータ６１０の第１・８ビット幅データ
ポートＤがエミュレータ回路６００の対応する８ビット
幅エミュレータデータバス６２０に結合されている。マ
イクロコンピュータ６１０の８ビット幅アドレスポート
Ａがアドレスのための４Ｋｘ８ＥＰＲＯＭメモリ６１５
に結合され、かつデータ転送シーケンサ（デコード及び
クロック回路）６３０を制御するために使用される高バ
イトアドレスレジスタＬ　Ａ　ＲＨに接続されている。

第２ＡＳＩＣエミユレータ６００の各モジュールは、三
状態ドライバＤ１〜Ｄ８の出力許可端子−を制御するた
めの８ビット幅許可レジスタＰＥＲを有する。この許可
レジスタＰＥＲはモジュール初期化の際に１度だけロー
ドされ、かつその後にその状態に固定され続ける。また
、谷モジュールは、前記ピンダミーのピンからデータを
受は取るための８ビット幅入カレジスタＰＩＲを有する
。

これら入力レジスタＰＩＲのそれぞれに記憶されたデー
タは、対応する８ビット幅三状態バッファＰＩＢを介し
て時分割多重でエミュレータデータバス６２０に出力さ
れる。各人カバッファＰＩＢの出力許可端子ＯＥ及び各
許可レジスタＰＥＨのデータロード制御端子ＬＤは、概
ね上述したような手法でデータ転送シーケンサ６３０に
よって生成される適当なストローブ信号によって動作さ
せられる（ストローブされる）。シーケンサ６３０は、
低アドレスレジスタＬＡＲＬ及び高アドレスレジスタＬ
ＡＲＨに出されたコマンド信号を復調するため及び各モ
ジュールにストローブ信号を１共給するための適当な組
合せ論理手段（即ち、ゲートアレイ）によって形成する
ことができる。簡単化された実施例６００の各モジュー
ルは、更にエミュレータデータバス６２０からの出力ビ
ットを、それらが出力レジスタＰＯＲ内に同時に（パラ
レルに）ロードされる時より以前にバッファレジスタＰ
ＯＲＢに時分割多重ロードするための出力バッファレジ
スタＰＯＲＢを有する。

上述したように、前記ＡＳＩＣモデルは、設計／開発過
程の最初に於て行動レベルモデルまたは類似の粗雑なモ
デルによって定義される場合が多い。ＡＳＩＣモデルの
開発期間には、その或る構成要素がそのハードウェアエ
ミュレータに於けるエミュレーションを可能にするよう
に充分詳細に定義される時が来ることが理解される。Ａ
ＳＩＣモデルのゲートレベルモデル部分のハードウェア
エミュレーションは、コンフィグラブル論理ブロックＣ
ＬＢ、コンフィグラブル入力／出カブロックＩＯＢ及び
そのようなデバイスの連絡マトリックスの適当なコンフ
ィグレーションによってプログラマブル論理デバイス（
ＰＬＤ）を用いて実行することができる。

ＰＬＤの例が、シーエ（ｆ［ｅｌｅｈ　）による１９８
８年１１月８０発行の米国特許第４，７８３，６０７号
の、ｒＴＴＬ／ＣＭＯ８・コンパチブル・インプット◆
バッファ・ウィズ・シュミット・プリガＪ　　（ＴＴＩ
、／ＣＭＯ３ＣｏｍａＬｉｂｌｅ　ＩｎＬｕｔ　Ｉ’３
ｕ（’ｆ’ｅｒ　ＷＩＬｈＳｅｈｌｌＬＬ　Ｔｒｉｇｇ
ｅｒ）　、ハートマン（ＩＩａｒＬｍａｎ　）他による
１９８８年９月２７日発行の米国特許第４゜７７４．６
２１号の「プログラマブル・ロジック・アレイ・デバイ
ス・ユージング・ＥＰＲＯＭ・テクノロジーＪ　　（Ｐ
ｒｏｇｒａｍｍａｂｌｅ　１．、ｏｇｌｅ　Ａｒｒａｙ
　　Ｄｅｖｉｃｅ　Ｕｓｉｎｇ　ＥＰＲＯＭ　Ｔｅｃｈ
ｎｏｌｏｇｙ　）　、カーター（ＣａｒＬｅｒ）による
１９８８年７月１９目発行の米国特許第４．７５８．９
８５号の「マイクロプロセッサ・オリエンテッド・コン
フィグラブル◆ロジック・エレメント」　（旧ｃｒｏｐ
ｒｏｃｅｓｓｏｒ　０ｒｉｅｎｔｅｄ　Ｃ。

ｎｌ’ｙｇｕｒａｂｌｅ　Ｌｏｇｉｃ　Ｅｌｅｍｅｎｔ
）　、１ルガマル（ＩＥＩｇａｍａｌ　）他による１９
８６年９月１９目出願１９８８年７月１９０発行の米国
特許第４，７５８．７４５号の「ユーザ・プログラマブ
ル・インチグレイテッド・サーキット・インターコネク
ト・アーキテクチュア・アンド・テスト・メソッドＪ　
　（Ｕｓｅｒ　Ｐｒｏｇｒａｍｍａｂｌｅ　ｌｎＬｅｇ
ｒａＬｅｄ　ＣＩｒｃｕｌＬ　ＩｎＬｅｒｃｏｎｎｅｅ
ｌ　ＡｒｃｈｉＬｅｃＬｕｒｅ　ａｎｄ　Ｔｅ５ｔ　ｔ
、１ｅＬｈｏｄ）　、ハートマン（ＩＩａｒＬｍａｎ　
）他による１９８７年１２月１５目発行の米国特許４，
７１３．７９２号の「プログラマブル◆マクロセル・ユ
ージング◆ＥＰＲＯＭ・オア・ＥＥＰＲＯＭ・トランジ
スターズ・フォー・アーキテクチュア・コントロール・
イン・プログラマブル◆ロジック・サーキッッＪ　　（
Ｐｒｏｇｒａｍｍａｂｌｅ　Ｍａｃｒｏｃｅｌ　Ｉ　Ｕ
ｓｉｎｇ　ＥＰＲＯｔ４　ｏｒ　ＥＦＰＲＯｔ４　Ｔｒ
ａｎｓＩｓＬｏｒｓ　ｆ’ｏｒ　ＡｒｃｈｌＬｅｃＬｕ
ｒｅ　ＣｏｎＬｒｏｌ　Ｉｎ　Ｐｒｏｇｒａｍｍａｂｌ
ｅ　Ｌｏｇｉｃ　Ｃ１ｒｃｕｉｔｓ）　、カーターによ
る１９８７年１１月１０口発行の米国特許第４，７０６
，２１６号の「コンフィグラブル・ロジック・ニレメン
Ｉ−Ｊ　　（Ｃｏｌ’１ｇｕｒａｂｌｅ　Ｌｏｇｉｃ　
Ｅｌｅｍｅｎｔ　）　、ビーンストラ（ＶｅｅｎｓＬｒ
ａ）による１９８７年６月３０口発行の米国特許第４，
６７７、　３１８シーｙの「プログラマブル・ロジック
・スト−レッジ・エレメント・フォー・プログラマブル
・ロジック・デバイシズＪ　　（Ｐｒｏｇｒａｍｍａｂ
ｌｅ　Ｌ、ｏｇｌｅ　ＳＬｏｒａｇｅ　ＥＩｅｍｅｎＬ
　Ｉ’ｏｒ　Ｐｒｏｇｒａｍ＋ｍａｂｌｅ　Ｌｏｇｉｃ
　Ｄｅｖｉｃｅｓ　）　、及びカーターによる１９８７
年２月１０日発行の米国特許第４．６４２．４８７号の
「スペシャル・インターコネクト・フォー・コンフィグ
ラブル・ロジック◆アレイＪ　　（Ｓｐｅｃｉａｌ　１
ｎＬｅｒｃｏｎｎｅｃｔ　Ｆｏｒ　Ｃｏｎ［’ｉｇｕｒ
ａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒａｙ　）の各明細書に開
示されている。これらは、本発明の説明のために引用し
たものである。

第５図は、前記ＡＳＩＣモデルのゲートレベル部分７１
２ｂ及び／またはトランジスタレベルプログラム７１２
ａのハードウェアエミュレーションのためのＰＬＤ手段
７１２を有する設計／開発システム７００を示している
。（第２Ｄ図は第５図を構成する４つの各分割図その１
乃至その４がどのように結合されるかを示している。）
ＰＬＤ実行ハードウェアモデル７１２内の各試験点７１
３のモニタリングは、クオリファイヤ（トリガー）７１
４ａを有する狸込ハードウェア論理アナライザ７１４を
実行するための各ＰＬＤ−ＩＣ（即ち、ジリンクス（Ｘ
ｌｌｌｎｘのＰＬＤチップ）の部分を予約することによ
って、かつ更にハードウェアモデル７１２内のランダム
アドレス可能試験ノード７１３に信号ルーティング線を
結合するための押込論理アナライザローブ手段を設け、
かつ更に、クオリファイヤ手段７１４ａによって設定さ
れるような適当なトリガ条件が満足されるとプローブ手
段７１４ｂによって選択される試験ノード７１３からの
データを捕捉しかつ記憶するための論理アナライザバッ
ファ手段７１４Ｃを設けることによって実行することが
できる。ＰＬＤ実行ハードウェアモデル７１２のコンフ
ィグラビリティは、ソフトウェアプローブ制御下段７１
４ｂ及び論理アナライザバッファ手段７１４ｃを用いて
、その谷ノード７１３内にテストパターンを注入するた
めに使用することができる。

ＡＳＩＣモデル全体の前記ハードウェアモデル部分７１
２以外の部分がそれほど詳細でないレベル、即ち行動レ
ベルで記述されていることから、前記他の部分は、引き
続いてソフトウェアに於て上述したように行動モデル要
Ｘ３１２ｃによってモデリングすることができ、かつこ
れらのソフトウェアモデル部分の対応するパーチャルピ
ン入力／出力状態をワークステーション７１１のパーチ
ャルピンレジスタ３１６から全体システム７００のハー
ドウェア側７００ａにあるミラーリングリアルビンレジ
スタ４１６＊に投影し、それによって静止ソフトウェア
実行ソフトウェアモデル部分３１２＊をＰＬＤ実行ハー
ドウェアモデル部分７１２及びピンダミー４２２の双方
に結合させることができる。

第５図に於て、破線によるＡＮＤゲート及びＯＲゲート
で示されるように、元来第３図のゲートレヘル部分３１
２としてソフトウェアに於て支持されるＡＳＩＣモデル
の部分がソフトウェア環境から除去され、かつ第５図の
ハードウェアエミュレート部分７１２としてハードウェ
アに於て再生されている。好適には、ハードウェアモデ
ル部分７１２は、最初に前記ターゲットシステムの高速
部分４２４　ｋとインターフェースしなければならない
前記ＡＳＩＣモデルの部分について実行（具現化）され
る。前記ＡＳＩＣモデルの新たに洗練された部分は、そ
の記述的レベルが開発中にゲートレベルにまで下りて来
るにつれて、ソフＩ・ウェアシミュレートモードからハ
ードウェアエミュレートモードに移動させることができ
る。これから、前記ＡＳＩＣモデルは容易にソフトウェ
アモデル部分及びハードウェアモデル部分に細分化（区
分け）することができ、かつその双方の動作が前記ピン
ダミーを介して結合し得ることが分かる。

ＡＳＩＣモデルのソフトウェアモデル部分３１２＊及び
ハードウェアモデル部分７１２への区分に於て、前記Ａ
ＳＩＣモデルの幾つかのノードが前記区分けによってそ
れぞれのソフトウェアノード小片部分ＳＮＦ及びハード
ウェアノードフラクションＩＮＦに分割される。同様に
後の説明から分かるように、ハードウェアモデル部分を
ハードウェアサブ部分に区分する際に前記ハードウェア
モデル部分の幾つかの「ハードウェア」ノードを副分割
線によって２個またはそれ以上の対応するハードウェア
ノードフラクションＩＮＦに細分化しなければならない
。また、ソフトウェアモデルのソフトウェアサブ部分へ
の区分けに於ては、前記ソフトウェアモデル部分の幾つ
かの「ソフトウェア」ノードを、再び前記副分割線によ
って２個またはそれ以上の対応するソフトウェアノード
フラクションＳＮＦに細分化しなければならないことが
分かる。ここで使用される「ノードフラクションＪＮＦ
の語は、一般に前記ＡＳＩＣモデルのいずれかの場所に
、その状態が互いにリアルタイム（または、擬似リアル
タイム）の鏡像（複写）であるような対応する第２ソフ
トウエアまたはハードウェアノードフラクション５ＮＦ
２　、ＨＮＦ２を有する第１ソフトウエアまたはハード
ウェアノードフラクション５ＮＦＬ　／ＨＮＦＩを一般
に指称している。

第３図及び第５図の双方から、オペランドｒｃＪをａ＝
ｂ＊ｃの行動モデルに供給する第３図の一方のソフトウ
ェアノードＳＮｃが、第５図に於て、ソフトウェアノー
ドフラクション５ＮＦ−ｃ（ソフトウェアモデル部分３
１２＊内に在住するように示されている）及びハードウ
ェアノードフラクションＩＮＦ−ｃ　（ＰＬＤ形成ハー
ドウェアモデル部分７１２内で実行させるように示され
ている）に区分けされる。オペランドｒｂＪを第３図の
行動モデル３１２ａに送るパーチャルピン３１２ｐは、
第５図に於てソフトウェアパーチャルピン５ｖｐ−ｂと
して残っている。ソフトウェアパーチャルピン５ＶＰ−
ａは第５図に於てそのままである。しかしながら、第３
図に於けるトランジスタレベルモデル３１２ａのソフト
ウェア出力ピンは、第５図のソフトウェアモデル部分３
１２＊から除去され、かつ第５図に於て、ソフトウェア
部分７００ｂに於けるソフトウェアノードフラクション
（試験ノード）ＳＦＮ−ｏ及びＰＬＤ実行ハードウェア
モデル７１２に於ける対応ハードウェアノードフラクシ
ョンＩＮＦ−ｏに置き換えられている。ハードウェアノ
ードフラクションＨＦＮ−。

からピンダミー４２２の対応するリアルピンに及び前記
ＰＬＤ　　ＩＩＯブロックを介してリアルピンレジスタ
４１６＊にカプリングがなされる。行動レベルモデル３
１２Ｃの内部パラメータｄが、ランダムアドレス可能試
験点３１３をしてソフトウェア論理アナライザ３１４に
アクセス可能に示されている。ソフトウェアノードフラ
クション５ＮＦ−２が試験点３１３としてアクセス可能
である。ノードは、ＡＳＩＣモデル全体の各部分が区分
けされ、かつ／またはソフトウェアモデル部分からハー
ドウェア部分であるように変換されるにつれて、その特
性に応じて全体として１個の状態から分離された。しか
しながら等価のノードフラクションに、かつ「ソフトウ
ェア」から「ハードウェア」に切り換えられることが理
解される。更に、前記ＡＳＩＣモデル全体の各内部ノー
ドは、狸込分離アナライザ手段（即ち、３１４及び７１
４）によってモニタするために依然としてアクセス可能
である。

第６Ａ図に示される別の設計／開発８００に関して、前
記ＡＳＩＣモデルは、その行動レベル要素が、そのゲー
ｉ・レベルモデル部分３１２ｂ及びトランジスタレベル
モデル３１２ａがＰＬＤのアレイ８７０内に写像される
と同様の方式で、プロセッサ８８０のマツシブなパラレ
ルアレイ（それぞれにマイクロコンピュータモジュール
μＣ及びメモリモジュールＭ　ｅ　ｍからなる）内に写
像し得るように、更に細分化し得ることが明らかになる
。

ＰＬＤ８７０、パラレルプロセッサ８８０の組合せは、
前記ＡＳＩＣモデルの予め選択した部分を高速度でシミ
ュレートするために使用することができる。前記ＡＳＩ
Ｃモデルの或る部分は、必要に応じて、引き続きフォン
ノイマン型ワークステーション３１１＊に於てシュミレ
ー１・される。ワークステーション３１１＊には、パー
チャルピン／レジスタ手段３１６＊が設けられ、かつ実
施例８００には、パーチャルピン／ノードレジスタ３１
６＊によって支持される「ソフトウェア」ピン／ノード
と後者のレジスタ手段８１６によって支持される対応ピ
ン／ノードとの間にリアルタイム／疑似リアルタイム等
価関係を形成するように操作される対応ピン／ノードレ
ジスタ手段８１６が設けられている。このワークステー
ション３１１＊は、前記Ｉ　ＣＵＤのフォンノイマン型
ソフトウェアモデル部分をシミュレートしかつパーチャ
ルピン／ノードレジスタ手段３１６＊及び対応ピン／ノ
ードレジスタ手段データ間に於ける鏡像関係を形成する
機能の他に、ＰＬＤアレイ実行ハードウェアモデル部分
８７０内の各試験ノード、またはパラレルプロセッサア
レイ実行行動モデル部分８８０内の各試験ノードのモニ
タリングを制御するための手段として使用することがで
きる。更に、適当な論理アナライザ／試験パターンイン
ジェクタ手段が、予め特定されたクオリフィケーション
時間にデータを捕捉しかつ捕捉したデータを後で分析す
るためにワークステーション３１１＊に送るために、パ
ラレルプロセッサアレイ８８０のソフトウェア／ハード
ウェア環境内に設けられている。前記ＡＳＩＣモデルの
フラグメント部分間の連絡は、マルチプレクサ８２２（
格子」二の連絡網として概略図示されている）のソフト
ウェア応答アレイまたは他の適当な信号通信手段を用い
て形成される。

ソフトウェア応答信号ルーティグ手段８２２を用いて、
対応ピン／ノードレジスタ平段８１６、ＰＬＤアレイ８
７０及びパラレルプロセッサアレイ８８０を互いに選択
的に連結し、かつ更にピンダミー４２２から延出するへ
その賭ケーブル４２２ｕに、かつ更に、シリアル／パラ
レル変換手段８２０に連絡されている。各部分８２０．
８２２．８１６．８７０．８８０は、第６Ａ図に於てハ
ードウェア／ソフトウェアモデル部分支持プラットホー
ム（Ｈ／Ｓ−ＭＰＳＰ）８００ａに属するように記載さ
れている。

シリアル−パラレル変換手段８２０は前記ワークステー
ションの対応するパラレル−シリアル変換手段３２０か
ら通信リンク８４０に沿って送られる情報のパケット９
００を受は取り、かつそのデータを、送られた情報パケ
ット９００に含まれる連絡コンフィグラーションデータ
９００ａに従ってプログラマブル連絡手段８２２を構成
しく第６Ｂ図参照）、パラレルアレイコンフィグレーシ
ョンデータ９００ｂに従ってパラレルプロセッサアレイ
８８０を構成することによって、前記ＡＳＩＣモデルの
所定部分をシミュレートするためにパラレルプロセッサ
アレイ８８０をプロゲラ１、し、ＰＬＤ８７０に於て前
記ＡＳＩＣモデルのハードウェアモデル部分を創成する
ために送られたＰＬＤコンフィグレーションデータ９０
０Ｃに従ってＰＬＤアレイ８７０を構成し、かつパーチ
ャルピン／ノードレジスタ手段３１６＊とシステム８０
０の対応ピン／ノードレジスタ手段８１６との間でピン
／ノード平衡（ミラー）情報を往復させるために、所定
の手法で送信する。更に、シリアルパラレル手段８２０
は、前記ワークステーションとＨ／Ｓ−ＭＰＳＰ８００
ａとの間で塊込論理アナライザコンフィグレーションデ
ータ及び論理アナライザレポートデータ９００ｅを往復
させるために使用される。往復させる情報９００のブロ
ック図が第６Ｂ図に示されている。

第６Ａ図の実施例８００では、対応ピン／ノードレジス
タ手段８１６に記憶されるピン状態がピンダミー４２２
上のリアルピン４２２ａの全状態に対応させなければな
らない必要はない。むしろ、対応ピン／ノードレジスタ
平段８１６のメモリセルは、設計／開発システｔ、８０
０全体のいずれかに含まれ（支持され）でいるハードウ
ェアまたはソフトウェア、かつ全体または区分されたノ
ードに結合させることができる。リアルピン情報ｒｐｉ
かへその緒ケーブル４２２を介して往復され、ピンダミ
ー４２２のリアルピン４２２ａとＨ／Ｓ−ＭＰＳＰ８０
０ａ及びワークステーション３１１＊の双方またはいず
れかから支持される図示されない対応ノードフラクショ
ンとの間にミラー関係を創成する。

今まで、Ｈ／Ｓ−ＭＰＳ８００ａが先端８２０に到来す
る情報パケット９００が第６Ａ図に示されるように全て
単一のワークステーション３１１＊から到来するものと
仮定していた。しかしながら、このような必要は全くな
い。第７因に示される実施例１０００に関して、時分割
多重情報バケツ）−９００Ａ、９００Ｂ、９００Ｃが各
ワークステーション３１１Ａ、３１１Ｂ、３１１Ｃから
第７図に概略的に示されるように、異なる時間点ｔに於
て受信され、かつこれらの個別の情報パケット９００Ａ
〜９００Ｃが、Ｈ／Ｆ−ＭＰＳＰ８００ａを通過してシ
リアル通信ネットワーク８４０＊内で結合され、そこか
ら第１バーチヤルＡＳＩＣハードウエアイメージが第１
ピンダミー４２２Ａを介して第１ターゲットボード４２
４Ａ内に投影されることが分かる。更に、第２及び第３
間のバーチャルＡＳＩＣの各ハードウェアイメージが第
２、第３間のピンダミー４２２Ｂ、４２２Ｃを介して第
２、第３のターゲットボード４２２　Ｂ。

４２４Ｃに投影することができ、かつターゲットボード
４２４Ａ〜４２４Ｃの応答が同様にワークステーション
３１１Ａ〜３１１ＣとＨ／ＳＭＰＳＰ８００ａとの組合
せ（必ずしもそれぞれではない）によって支持される複
数のＡＳＩＣモデルを反射することができる。

ここで、使用される「バーチャルＡＳＩＣＪの語は、全
体としてまたは部分的にソフトウェアモデル部分／また
はハードウェアモデル部分によって定義されるＡＳＩＣ
モデルを指称している。第７図に示される設計開発シス
テム１００に於ては、複数のバーチャルＡＳＩＣのそれ
ぞれがＡＳＩＣモデル部分にランダムに区分けされ、か
つこれらのモデル部分がそれぞれ通信ネットワーク８４
０＊を介して連絡されている異なるワークステーション
３１１Ａ、３１１Ｂ、３１１Ｃによって、または１個ま
たは２個以上のＨ／Ｓ−ＭＰ　Ｓ　Ｐモジュール８００
ａによって支持されている。このネットワーク分配設計
／開発システム１０００によって、ＡＳＩＣ設計の異な
る部分（サブモデル）を異なる開発位疏で並行して開発
することが可能となり、かつこれらの異なる開発（ｒ／
、；；’ｉで開発されたサブモデルを同時に結合させて
、前記サブモデルの任意の組合せによって定義されるバ
ーチャルＩ　ＣＵＤのハードウェアイメージの特定の（
異なる場所に配置することができる）ターゲットボード
４２４Ａ〜４２４ＣのＡＳＩＣ受入れソケットに於て形
成することが可能となる。

第８図には、ＡＳＩＣサブモデルを組合せることによっ
て１個または２個以」二のピンダミー４２２Ａ〜４２２
Ｃを介して１個または２個以上のバーチャルＡＳＩＣの
実像を投影するための別のネットワーク結合方法のブロ
ック線図が示されている。第８図の実施例１１００に於
ては、ハードウェア「バーチセル」ピンとソフトウェア
「バーチセル」ピンとの区別が不軒明であり、それらは
−般にパーチャルピンＶＰ−ｘ（ｘは任意の数）と称さ
れている。ハードウェアモデル支持プラットフォームと
ソフトウェアモデル支持プラットフォームとの区別も同
様に不群明である。この両者は単にモデル（またはサブ
モデル）支持プラットフォームＭ　Ｓ　Ｐ　−ｘと指称
されている。図示されている各１次及び相補形情報交換
レジスタＩＥＲ１、ＣＩＥＲ−１、ＩＥＲ−２、ＣＩＥ
Ｒ−２のメモリセル内に含まれるデータは、バーチャル
ＡＳＩＣのソフトウェアサブモデル内にシミュレートさ
れるバーチセルノード、そのようなＡＳＩＣ内のバーチ
セルインターパッケージ接続、または前記バーチャルＡ
ＳＩＣのハードウェアエミュレートサブモデル部分内の
「リアル」ノードのいずれかの論理状態を表している。

第８図のバーチャルＡＳＩＣは区分けされ、かつ分離さ
れたサブモデル支持プラットフォームＭＳＰ−１、ＭＳ
Ｐ−２、ＭＳＰ−３間に分配される。これら、サブモデ
ル支持プラッＩ・フオームＭＳＰ−ｘはそれぞれノード
をエミュレートするために少なくも１個のノードフラク
ション支持レジスタ即ちＭＦＲ−０（図面には１個だけ
が示されている）を有する。このノードフラクションレ
ジスタ（ＮＦＲ−０のみが図示されており、その他はＭ
ＳＰの他のＮＦを支持するものと解される）は、それぞ
れ１次情報交換レジスタ即ち、ＩＥＲ−１及び相補形交
換レジスタ即ち、ＣＩＥＲ−１によって相補形（鏡像）
ノードフラクションレジスタ、即ちＮＦＲ−１に接続さ
れている。

図示された１次及び相補形情報交換レジスタ■ＥＲ−Ｘ
及びＣＩＥＲ−ｘ（ｘは任意の数）は、それぞれサブモ
デル支持プラットフォームＭＳＰ−Ｘのノードフラクシ
ョンレジスタ（図面にはＮＦＲ−０のみを示す）及びそ
れに対応するＡＳＩＣエミュレートモジュール内のノー
ドフラクションレジスタＮＦＲ−１、ＮＦＲ−２に含ま
れるデータ間に上述した技術に従って鏡像関係が形成さ
れるように、シリアル通信リンク１３４０を介して連続
的に情報を交換するためのシリアルシフトレジスタまた
は他の適当なシリアル／パラレル変換手段によって形成
することができる。前記ＡＳＩＣエミュレートモジュー
ルの相補形情報交換レジスタＣＩＥＲ−ｘは、それぞれ
パラレル交換線１１４５によって対応させて対応（リア
ル）ノードフラクションレジスタＮＦＲ−ｘに結合され
、かつ後者は適当なトランシーバ１１５０によって１個
または２個以」二のピンダミー４２２のリアルピンＲＰ
−ｘに結合される。前記トランシーバの信号伝達方向は
、信号ルーティング制御手段１１６０によって制御され
る。

各サブモデル支持プラッＩ・フォー１、Ｍ　Ｓ　Ｐ　−
ｘのノードレジスタ（１個のセル、ＮＦＲ−０のみを図
示）間で発生する情報交換は別として、台支持プラット
フォームの２次情報交換レジスタ即ちＩＥＲ−１／１〜
Ｉ　ＥＲ−２／１間で更に情報交換が行われ、それによ
って対応する谷サブモデルに於てビンノード以外の区分
ＡＳＩＣノードの状態が複写される。

第８図の情報交換構成によって、異なる０′／、ｉＦ’
ｉにいる設計者がＡＳＩＣモテルモデルる部分を開発す
ることができ、かつこれらの設計者は、他の設計者が比
較的遠隔に付置する場合でさえ、対応する他の設計者の
開光中の部分と結合させることができ、それによって開
発中のＡＳＩＣの各部分とその目的システムの間に於け
るインタラクションをリアルタイムにまたは擬似リアル
タイムに観察することができる。

当業者にとって明らかなように、１」的システムと組み
合せてアプリケーション特定集積回路を開発するための
上記方法及び装置は、様々に変形・変更を加えて実施す
ることができる。しかしながら、本発明の技術的範四は
、」一連した実施例に限定されるものでないことは明ら
かである。

【図面の簡単な説明】

第１図は、アプリケーション特定集積回路（ＡＳＩＣ）
を開発するための２つの従来方法を・ｌｆ２列に示すフ
ロー図である。 第２Ａ図は、本発明によるＡＳＩＣ開発方法を示すフロ
ー図である。 第２Ｂ図は、それぞれに独自の同期クロックを何する別
個のデジタルシステムの相補形入力及び出力ノードに於
ける状態を複写するための情報交換システムを概略的に
示す構成図である。 第２Ｃ図は、第２Ｂ図に示されるＡ、Ｂ及びＥブロック
のクロック信号間に於ける関係を示すタイミングチャー
トである。 第２Ｄ図は、第３図及び第５図についてその谷分割図の
組合せ方を示す説明図である。 第３図は、分割図その１乃至その３からなり、全体とし
て本発明による第１ＡＳ　Ｉ　Ｃ設計開発システムを示
すブロック図である。 第４Ａ図は、第１ＡＳ　Ｉ　Ｃエミュレータ回路を概略
的に示す回路図である。 第４Ｂ図は、第２ＡＳ　Ｉ　Ｃエミュレータ回路を概略
的に示す回路図である。 第５図は、分割図その１乃至その４からなり、全体とし
て本発明による第２ＡＳ　Ｉ　Ｃによる設＝１開発シス
テムを示すブロック図である。 第６Ａ図は、パラレルプロセッサのアレイと結合させた
ＰＬＤのアレイからなるＡＳＩＣエミュレータを示すブ
ロック図である。 第６Ｂ図は、本発明によるＡＳＴＣエミュレータとワー
クステーション間に形成されるシリアルリンクを介して
往復されるデータバケットを示す説明図である。 第７図は、ＡＳＩＣモデルの定義が複数のワークステー
ション間で細分化され、かつ通信ネットワークによって
再結合される様子を示すブロック図である。 第８図は、本発明のビンレジスタ／ノードレジスタミラ
ーリング技術の別の応用を示すプロ・ソク図である。 １０・・・初期紙」二設計 ２４＊・・・ターゲットシステム ３０ａ・・・試験ソフトウェア導入ステップ３０ｂ・・
・ハードウェア見本導入ステップ１００・・・フロー図 １１２ｂ・・・ソフトウェアモデル １１４ｂ・・・ソフトウェア試験ベクトル１２０・・・
ソフトウェアモデル−ハードウェアモデル変換ステップ １２２ａ・・・ピンダミー １２２ｂ・・・集積回路プロトタイプ １５０・・・入力端子　　１５２・・・出力端子１５４
・・・クロック受信端子 １６０・・・入力端子　　１６２・・・出力端子１６４
・・・クロック受信端子 ３００・・・第１実施例 ３００ａ・・・ターゲット部分 ３００ｂ・・・モデル部分 ３１２・・・ソフトウェアモデル ３２０・・・第インターフェース手段 ３４０・・・シリアル通信リンク ３１１・・・ワークステーション ３２２・・・目標ＡＳＩＣ

Claims (6)

【特許請求の範囲】
1. （１）開発予定集積回路の物理的ピンに結合させるため
   の所定のピン結合点を有するターゲットシステム内に挿
   入されるべきアプリケーション特定集積回路（ＡＳＩＣ
   ）を開発するための方法であって、 前記開発予定集積回路のソフトウェアモデルを創成する
   過程と、 前記ソフトウェアモデル内のノードをバーチャルピンノ
   ードとして指定する過程と、 前記バーチャルピンノードの所定のピンノードをバーチ
   ャル入力ピンノード及びバーチャル出力ピンノードとし
   て指定する過程と、 前記ソフトウェアモデルを所定数のサイクル操作させて
   、その前記バーチャル出力ピンノードに於ける論理状態
   を生成させる過程と、 前記バーチャル出力ピンノードの前記論理状態を表わす
   出力信号を前記ターゲットシステム内の前記ピン結合点
   の対応する入力ピン結合点に送る過程と、 前記ターゲットシステムを所定数のサイクルステップ操
   作させて、前記ターゲットシステム内の前記ピン結合点
   の所定の出力ピン結合点の論理状態を生成させる過程と
   、 前記ターゲットシステムの前記出力ピン結合点の論理状
   態を表わす入力信号を前記ソフトウェアモデルの対応す
   るバーチャル入力ピンノードに送る過程とからなること
   を特徴とするＡＳＩＣ開発方法。
2. （２）所定の１個の前記バーチャルピンノードの指定を
   或る入力・出力機能から他の入力・出力機能に変更し、
   それによって前記所定のバーチャルピンノードに両方向
   シグナルフロー機能を与える過程を更に含むことを特徴
   とする第１請求項に記載のＡＳＩＣ開発方法。
3. （３）未開発ＡＳＩＣと該ＡＳＩＣが挿入されるべきタ
   ーゲットシステムとの間のインタラクションをエミュレ
   ートするためのＡＳＩＣエミュレータであって、 開発時に前記ＡＳＩＣのモデルを作るためのソフトウェ
   アモデリング手段と、 前記ターゲットシステムによって生成されるＡＳＩＣ入
   力信号を受信し、記憶しかつ出力するための入力レジス
   タ手段と、 前記ソフトウェアモデリング手段によって生成されるＡ
   ＳＩＣ出力信号を受信し、記憶しかつ出力するための出
   力レジスタ手段と、 前記入力レジスタ手段内に記憶された前記ＡＳＩＣ入力
   信号を前記ソフトウェアモデリング手段に送り、かつ前
   記ソフトウェアモデリング手段に生成されるＡＳＩＣ出
   力信号を前記ターゲットシステムに送るためのデータ交
   換同期手段とを備えることを特徴とするＡＳＩＣエミュ
   レータ。
4. （４）前記ターゲットシステムの前記未開発ＡＳＩＣを
   挿入するべき位置に挿入され、かつ前記ソフトウェアモ
   デリング手段と前記ターゲットシステムとの間で交換さ
   れる情報を連絡するように前記ソフトウェアモデリング
   手段と前記ターゲットシステムとの間に配置されるピン
   ダミーを郭定する組合せリアルピンを更に有することを
   特徴とする第３請求項に記載のＡＳＩＣエミュレータ。
5. （５）集積回路を設計しかつ開発するための方法であっ
   て、 ソフトウェアに於て開発中の前記集積回路の行動レベル
   モデルを定義する過程と、 ソフトウェアに於て前記低開発中の集積回路のリアルピ
   ンを表わすバーチャルピンノードを定義する過程と、 前記低開発中の集積回路の前記リアルピンに対応するリ
   アルピンを有するピンダミーを設ける過程と、 前記ピンダミーの前記リアルピンの状態を表わ　すデジ
   タル情報を記憶するためのリアルピンレジスタ手段を設
   ける過程と、 前記バーチャルピンノードのソフトウェアシミュレーシ
   ョン論理状態と前記ピンダミー上の前記リアルピンの論
   理状態との間に鏡面関係が確立されるように、前記リア
   ルピンレジスタ手段と前記バーチャルピンノードを支持
   するメモリセルとの間で情報を交換する過程とからなる
   ことを特徴とする集積回路の設計開発方法。
6. （６）異なる開発位置に於て単一の集積回路の異なる部
   分を開発するための方法であって、 前記集積回路をモデル部分に区分けする過程と、ハード
   ウェアまたはソフトウェアに於て、異なる位置で前記集
   積回路の前記モデル部分をモデリングする過程と、 前記モデル化部分の各部分からピン情報を集めるための
   リアルピンレジスタ手段を設ける過程と、前記リアルピ
   ンレジスタ手段の論理状態と前記集積回路の前記モデル
   化部分のバーチャルピンノードの論理状態との間に鏡面
   関係を確立するように、前記モデル部分の前記バーチャ
   ルピンノードと前記リアルピンレジスタ手段との間で情
   報を交換する過程とからなることを特徴とする単一集積
   回路の開発方法。