JPH09153077A - デジタル回路設計支援システムおよびデジタル回路のハードウェアおよびソフトウェアの設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 ハードウェアの開発に並行してオペレーティ
ング・システム等の大規模なプログラムの開発を可能と
すること。 【解決手段】 開発対象とするデジタル回路の機能モデ
ル２を作成し、ハードウェアの論理を検証する。ついで
機能モデル２に基づき構造モデル３を作成し、さらに構
造モデル３からエミュレーション手段６を作成し、ハー
ドウェア記述言語シミュレーション手段５とインタフェ
ース手段７を介して情報交換可能に接続する。ハードウ
ェア設計者、ソフトウェア設計者は、エンジニアリング
・ワークステーション９ａ〜９ｃを介して、上記機能モ
デル２、構造モデル３、その混在モデルを使用して、エ
ミュレーション手段５、シミュレーション手段５によ
り、開発対象とするデジタル回路のハードウェア、ソフ
トウェアの論理を検証し、デジタル回路のハードウェ
ア、ソフトウェアを同時並行的に設計する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】近年のＬＳＩの大規模化にと
もない、デジタル回路の設計は複雑となり、その設計と
論理の検証、実装設計、デジタル回路のメモリにロード
するソフトウェアの検証、実装後の集積回路、プリント
板の検証等に非常に長時間を要するようになってきてい
る。このため、大規模なデジタル回路システムを開発す
るため、開発対象とするハードウェア（デジタル回路）
をモデル化し、該モデルを使用して論理／タイミングの
設計、検証等を行いデジタル回路の開発の支援を行うデ
ジタル回路設計支援システムが使用される。

【０００２】本発明は、上記したデジタル回路設計支援
システムおよびデジタル回路の設計支援方法に関し、特
に本発明は、既存のモデル化手法に加えてエミュレータ
を採用することにより、ハードウェアの開発に並行して
オペレーティング・システムやアプリケーション・プロ
グラム等の大規模なソフトウェアの開発を可能とし、ハ
ードウェアと同時開発可能なソフトウェア分野を拡大す
ることができるデジタル回路設計支援システムおよび方
法に関するものである。

【０００３】

【従来の技術】図８は従来から行われているＬＳＩ等の
デジタル回路の開発手順を示す図である。同図に示すよ
うに、ＬＳＩ等のデジタル回路の開発を行うにあたり、
まず、開発対象となるデジタル回路システムの機能設
計、論理／タイミング設計を行い、該デジタル回路シス
テムを構成する論理素子とその結合関係等をハードウェ
ア記述言語で構造表現した構造モデルを作成する。次
に、上記構造モデルにより開発対象とするハードウェア
の論理／タイミング検証を行い、さらに上記ハードウェ
アの動作等を論理エミュレーションにより検証し、レイ
アウト→試作→実機の評価を行う。

【０００４】上記した開発手法は設計者が機能設計／論
理／タイミング設計を行って、構造表現した構造モデル
を作成する必要があるため、大規模なデジタル回路シス
テムの設計を行う場合には設計者の負担が大きくなる。
そこで、近年では、ＶＨＤＬ等のハードウェア記述言語
を用いて、デジタル回路の機能モデルを作成し、該機能
モデルをＥＷＳ（エンジニアリング・ワーク・ステーシ
ョン）に入力し、論理合成手段等を用いて機能モデルを
構造モデルに変換し、論理／タイミング検証、ソフトウ
ェア検証等を行う手法が提案されている（例えば特開平
６−３０９４０５号公報参照）。

【０００５】図９は上記したデジタル回路の設計開発手
法の一例を示す図である。本手法においては、同図に示
すように、まず、設計仕様に基づいてＶＨＤＬ等のハー
ドウェア記述言語を用いて、開発対象とするデジタル回
路の機能モデルを作成し、作成した機能モデルに基づき
ハードウェアの論理検証を行う。そして、上記機能モデ
ルから論理合成等の手段により構造モデルを作成し、ハ
ードウェアの等価性の検証／ハードウェアタイミングの
検証を行う。ついで、自動レイアウト作成ツール等を使
用してプリント基板、ＬＳＩ上に実現するレイアウトを
行い、故障診断ツール等により構造モデルの故障を診断
する。また、物理的特性診断ツールにより構造モデルの
伝送線路、遅れ時間、発熱、電波等の物理的特性を診断
し、構造モデルをプリント板、ＬＳＩ上に実現した場合
のレイアウトの良否と信頼性の評価を行う。さらに、製
造プロセスを経て実機を製造し、実機の評価を行う。一
方、ソフトウェアについては、まず設計仕様に基づいて
例えば診断プログラムならばプログラムのコーディング
を行い、上記した機能モデル／構造モデルを使用してハ
ードウェア、ソフトウェアをそれぞれ独立に検証する。

【０００６】

【発明が解決しようとする課題】上記図９に示した手法
は、大規模のデジタル回路の設計開発の支援を行うこと
ができるとともに、ハードウェアとソフトウェアの同時
検証を行うことができるが、機能モデル、構造モデルを
使用してソフトウェアの開発を行っているため、モデル
の処理速度／処理能力に制約があり、大規模なソフトウ
ェアの開発（特に検証）をハードウェアの開発と同時に
進めることは困難であり、診断ソフトウェアやＲＯＭの
ファームウェア等の実行ステップ数の少ないソフトウェ
アの開発が行われている程度であった。

【０００７】これに対し、近年、上記したデジタル回路
およびそのソフトウェアの開発ペースが短縮化し、ハー
ドウェアの開発と同時にオペレーティング・システム
（以下、ＯＳという）やアプリケーション・プログラム
等の大規模なソフトウェアの開発を行うことが強く要望
されており、図９に示した手法ではその要望に充分答え
ることができなくなってきている。また、従来において
は、開発対象とするハードウェアのモデル化は、上記し
たようにハードウェア記述言語等でその機能をモデル化
するか、あるいはハードウェアで構成され各社製のＬＳ
Ｉ等のコンポーネントの論理をハードウェア記述言語を
作成することなく検証できるリアルチップモデラを用い
た手法しかなかった。このため、回路素子が搭載された
実際のプリント板をデジタル回路のモデリングに加え、
該プリント板を含む全体のデジタル回路の動作の検証を
することができなかった。

【０００８】本発明は上記した従来技術の問題点を考慮
してなされたものであり、本発明の第１の目的は、ＩＣ
エミュレータを使用して処理能力の向上を図ることによ
り、デジタル回路設計支援システムのシミュレーション
の範囲を拡大し、ハードウェアの開発に並行してオペレ
ーティング・システムやアプリケーション・プログラム
の開発を行うことができるデジタル回路設計支援システ
ムおよびその方法を提供することである。本発明の第２
の目的は、回路素子が搭載された実際のプリント板をモ
デリングに加えてハードウェアの動作開発、検証／ソフ
トウェアの開発、デバッグ等を行うことができるデジタ
ル回路設計支援システムおよびその方法を提供すること
である。

【０００９】

【課題を解決するための手段】図１は本発明の概略構成
図である。同図において、１は本発明に係わるデジタル
回路設計支援システム、２は機能モデルと構造モデルを
格納した記憶部、３は機能モデル、４は機能モデルに基
づき作成された構造モデル、５はハードウェア記述言語
シミュレーション手段、６は例えばプログラマブル論理
回路から構成されるエミュレーション手段、７は上記シ
ミュレーション手段５とエミュレーション手段間に設け
られたインタフェース手段、８は実際のプリント板回路
あるいはＬＳＩ、９ａ〜９ｃはＥＷＳ（エンジニアリン
グ・ワーク・ステーション）である。

【００１０】図１において、本発明は前記課題を次のよ
うにして解決する。 （１）デジタル回路設計支援システム１において、図１
に示すように、ハードウェア記述言語シミュレーション
手段５にインタフェース手段７を介してプログラマブル
論理回路等から構成されるエミュレーション手段６を接
続する。そして、上記シミュレーション手段５、エミュ
レーション手段６、もしくはその両者を使用して、ハー
ドウェア設計者、ファームウェア設計者、ソフトウェア
設計者がハードウェア、ファームウェア、ＯＳ等のソフ
トウェアの論理を検証しながら、ハードウェア、ソフト
ウェアを開発する。また、エミュレーション手段６によ
り実チップもしくは実際のプリント板回路８のインサー
キット・エミュレーションを行い、ハードウェア、ソフ
トウェアの開発を行う。

【００１１】（２）図１のデジタル回路設計支援システ
ム１において、次の手順でデジタル回路のハードウェア
およびテスト・プログラム、ＯＳ、アプリケーションプ
ログラム等のソフトウェアの設計を行う。 開発対象とするデジタル回路の機能モデル２を作成
し、該機能モデル２を使用してハードウェア記述言語シ
ミュレーション手段５により上記デジタル回路のハード
ウェアの論理を検証する。 検証された機能モデル２に基づき構造モデル３を作
成するとともに、上記デジタル回路のハードウェア、ソ
フトウェアの論理を検証とするためのエミュレーション
手段６を作成する。 上記シミュレーション手段５と、上記エミュレーシ
ョン手段６を用いて、開発対象とするデジタル回路のハ
ードウェア、ソフトウェアの論理を検証し、デジタル回
路のハードウェア、ソフトウェアを同時並行的に設計す
る。 また、エミュレーション手段により実チップもしくは実
際のプリント板回路のインサーキット・エミュレーショ
ンを行い、デジタル回路のハードウェア、ソフトウェア
の設計を行う。

【００１２】本発明の請求項１〜６の発明においては、
上記のようにハードウェア記述言語シミュレーション手
段５に加えて、プログラマブル論理回路等から構成され
るエミュレーション手段６を設け、シミュレーション手
段５とエミュレーション手段６間に設けたインタフェー
ス手段７により回路情報、シミュレーションのイベント
情報等を受渡しできるようにしたので、ハードウェア設
計者、ソフトウェア設計者は、その開発段階に応じて、
機能モデル、構造モデル、あるいはその混在モデルによ
るシミュレーション、あるいは、エミュレーションによ
り開発対象とするデジタル回路のハードウェア、ソフト
ウェアの論理の検証を行うことができ、ハードウェアの
開発に並行して、ＯＳ、アプリケーション・プログラム
等の大規模なソフトウェアの設計、デバッキング等を行
うことが可能となる。また、エミュレーション手段を設
けることにより、実際の実チップもしくは実際のプリン
ト板回路をモデリングに加えることが可能となる。

【００１３】

【発明の実施の形態】図２は本発明の実施例のシステム
の全体構成を示す図である。同図において、１１は機能
モデル記憶部であり、機能モデル記憶部１１には、開発
対象となるハードウェアの仕様に基づき設計者がＶＨＤ
Ｌ等のハードウェア記述言語でコーディングされた上記
ハードウェアの機能表現である機能モデルがテキストエ
ディタ２５を介して入力され記憶される。１２は上記機
能モデルをハードウェア記述言語で構造表現した構造モ
デルに変換する論理合成手段、１３は上記構造モデルを
記憶する構造モデル記憶部である。２６はブロックエデ
ィタであり、ブロックエディタ２６により、構造モデル
として表現されたハードウェアの各要素とその結合関係
を固有のシンボルで表示画面上に描画し、構造モデルを
作成／編集することもできる。また、構造モデルは、設
計者がコーディングを行った結果を、テキストエディタ
２５により編集し作成することも可能である。１４は言
語モデルライブラリ記憶部であり、ハードウェアを構成
する複数の要素の各々をハードウェア記述言語で表現し
た言語モデルを記憶する。

【００１４】１５はシミュレーション／エミュレーショ
ン手段であり、シミュレーション／エミュレーション手
段１５は、ハードウェア記述言語で記述されたシミュレ
ーション手段１５ａ（以下、シミュレーション手段とい
う）とＦＰＧＡ（Field Programmable Gate Array)等の
プログラマブル論理回路から構成されるエミュレーショ
ン手段１５ｂ（以下、エミュレーション手段という）か
ら構成され、シミュレーション手段１５ａとエミュレー
ション手段１５ｂはシミュレーション間インタフェース
を介して接続され、該インタフェースによりシミュレー
ション・イベントが受渡される。

【００１５】シミュレーション手段１５ａは前記した機
能モデル記憶部１１に記憶された機能モデル、構造モデ
ル記憶部３に記憶された構造モデル、言語モデルライブ
ラリ記憶部１４に記憶された言語モデルライブラリによ
り開発対象とするハードウェア、ソフトウェアの論理を
シミュレーションし、そのシミュレーション結果により
開発者は論理を検証することができる。また、エミュレ
ーション手段１５ｂは開発対象となるハードウェアと同
等の機能を持つようにプログラミングされたプログラマ
ブル論理回路（必要に応じて複数のプログラマブル論理
回路が用いられる）から構成され、エミュレーション手
段１５ｂにより、上記シミュレーション手段１５ｂと同
様、開発対象とするハードウェア、ソフトウェアの論理
が正しいか否かを検証することができる。

【００１６】エミュレーション手段１５ｂはハードウェ
アで構成されているため、修正に対する自由度は少ない
が上記シミュレーション手段１５ａに比して高速な処理
を行うことができるため、処理時間を要する大量の検証
を行うのに適しており、特にＯＳ等の比較的大規模なソ
フトウェアの論理を検証するのに適している。これに対
して、シミュレーション手段１５ａはハードウェア記述
言語で表現されているため、修正に対する自由度は大き
いが処理速度等に制約がある。このため、修正作業の多
い開発初期の段階ではシミュレーション手段１５ａを用
いて検証し、ある程度ハードウェアの構成が確定してき
た開発段階においてエミュレーション手段１５ｂを用い
てハードウェア、ソフトウェアを検証するのが望まし
い。

【００１７】１６は実際の素子が搭載されたプリント板
（ＰＣＢ：Print Circuit Boad) であり、エミュレーシ
ョン手段１５ｂによりインサーキット・エミュレーショ
ンを行うことができる。すなわち、実際の回路のインサ
ーキットされた部分はエミュレーション手段１５ｂによ
り動作が模擬される。２１はソフトウェアプログラムコ
ードインタフェースであり、該インタフェース２１を介
して、ファームウェア、診断テストプログラム、ＯＳ、
アプリケーション・プログラム等のソフトウェアがシミ
ュレーション手段１５ａ、エミュレーション手段１５ｂ
にダウンロードされる。

【００１８】２２は自動レイアウト・ツールであり、自
動レイアウト・ツール２２は、開発対象となるハードウ
ェアを構成する各要素の寸法、配線数等に基づき、構造
モデル等で表現されたハードウェアをプリント基板上も
しくはＬＳＩ上に自動的にレイアウトする。２３は故障
診断ツールであり、故障診断ツール２３はテストパター
ンを生成する手段を備えており、該テストパターンによ
り構造モデル等で表現された開発対象となるハードウェ
アの論理の検証／故障の診断をすることができる。２４
は物理特性診断ツールであり、物理特性診断ツール２４
は、構造モデル等で表現されたハードウェアの伝送線
路、遅れ時間、発熱、または電波等の物理特性に基づ
き、開発対象となるハードウェアのレイアウトの良否と
物理的に実装した場合における実機の信頼性等の評価を
行う。機能モデルの作成を完了後、実機を製造する前に
上記自動レイアウト・ツール２２により自動レイアウト
を行い、故障診断ツール２３、物理特性診断ツール２４
により故障診断／物理特性の診断を行うことにより、実
装上の問題を事前にチェックすることができ、実機製造
後に問題点が生じて再設計等の無駄を未然に防ぐことが
できる。

【００１９】２７はリアルチップモデラであり、リアル
チップモデラ２７を使用することにより、他社製のＬＳ
Ｉ等の回路要素の論理をハードウェア記述言語で記述す
ることなく検証することができる。２８はハードウェア
アクセラレータであり、ハードウェアアクセラレータ２
８を使用することにより大規模なハードウェアを高速に
検証することができる。２９はシミュレーション／エミ
ュレーション結果表示システム、３０はＥＷＳ（エンジ
ニアリング・ワーク・ステーション）であり、設計者等
は上記ＥＷＳ３０の画面上に表示される波形等を観察す
ることにより、シミュレーション結果／エミュレーショ
ン結果を検証し、ハードウェア、ソフトウェアの開発を
進めることができる。なお、後述するように上記ＥＷＳ
３０を複数台設けることができ、複数のハードウェア設
計者、ソフトウェア開発者等が上記ＥＷＳ３０を介して
開発対象となるハードウェア、ソフトウェアの動作等を
検証することが可能である。

【００２０】図３は本実施例における仮想試作機モデル
の一例を示す図である。同図はデジタル計算機システム
のモデルを示しており、３１は命令制御プロセッサ、３
２はファームウェアを記憶するマイクロコード記憶部、
３３は数値演算プロセッサ、３４は診断プログラム、Ｏ
Ｓ、アプリケーション・プログラム等を記憶する主記
憶、３５はＤＭＡＣ（ダイレクト・メモリアクセス・コ
ントローラ）、３６はシステム制御プロセッサ、３７は
疑似バス・インタフェースである。

【００２１】同図において、マイクロコード記憶部３
２、主記憶３４、疑似バス・インタフェース３７、命令
制御プロセッサ３１ａ等（白抜きで表記した部分）は、
ＶＨＤＬ等のハードウェア記述言語表現した機能モデル
であり、命令制御プロセッサ３１ｃ、ＤＭＡＣ３５、シ
ステム制御プロセッサ３６はＶＨＤＬ等のハードウェア
記述言語表現した構造モデルであり、数値演算プロセッ
サ３３は実チップモデルであり、また、命令制御プロセ
ッサ３１ｂは一部を機能モデルで表現し他の部分を構造
モデルで表現した混在モデルであり、さらに、命令制御
プロセッサ３１ｄは前記したエミュレーションモデルで
ある。同図に示すように、命令制御プロセッサ３１は機
能モデル３１ａ、混在モデル３１ｂ、機能モデル３１
ｃ、エミュレーションモデル３１ｄの４種類のモデルで
表現され、開発段階、開発対象（ハードウェアかソフト
ウェアか等）、開発者等に応じて適切なモデルが選定さ
れ開発が行なわれる。

【００２２】図４は本発明におけるモデリングのバリエ
ーションを示す図である。同図（ａ）に示すようにシミ
ュレーション対象となるデジタルシステムにおいて、既
設計のパーツ／ボードと、開発対象となるＬＳＩ、ＰＣ
Ｂ（プリント・ボード・サーキット）がある場合、どち
らの部分も上記した種々のモデリング手法を用いてシミ
ュレーション／エミュレーションを行いシステム開発を
進めることができる。すなわち、同図（ｂ）に示すよう
に、言語で表現された機能モデル、言語で表現された構
造モデル、エミュレーション・モデル、あるいは実際の
ＰＣＢ、実チップ等を開発段階、開発対象等に応じて自
在に切り換え、言語で記述されたシミュレータあるいは
ハードウェアで構成されたエミュレータを用いてシミュ
レーション／エミュレーションを行うことができる。

【００２３】図５は本実施例において、前記図３に示し
た仮想試作機モデルを開発する場合の作業形態の一例を
示す図である。同図において、４０は図３に示した仮想
試作機モデルであり、仮想試作機モデル４０は図３、図
４に示したように開発段階、設計者毎に異なるコンフィ
グレーションとすることができ、前記したように機能モ
デル、構造モデル、混在モデルエミュレーション・モデ
ル、実チップモデルから構成される。４１〜４４はＥＷ
Ｓ（エンジニアリング・・ワーク・ステーション）であ
り、第１のＥＷＳ４１では、例えば、ＩＣ設計者がＶＨ
ＤＬシミュレータ、エミュレータ、論理合成手段を用い
てＩＣの仮想試作機モデルのＩＣの開発を担当する。

【００２４】上記ＥＷＳ４１の表示画面上でＩＣ設計者
は、開発対象となるＩＣの各部の波形等を観察すること
ができ、ＩＣ設計者は上記表示画面を見ながらＩＣの開
発を行う。第２のＥＷＳ４２ではファームウェア設計者
がＶＨＤＬシミュレータ、エミュレータを用いてデジタ
ル回路を制御するファームウェアの開発を担当する。ま
た第３のＥＷＳ４３では、診断プログラム設計者がＶＨ
ＤＬシミュレータ、エミュレータを用いてデジタル回路
が正常に動作するか否かを診断するための診断テストプ
ログラムの開発を担当する。さらに、第４のＥＷＳ４４
ではＯＳ設計者がＶＨＤＬシミュレータ、エミュレータ
を用いて、仮想モデル機のＯＳの開発を担当する。上記
ＥＷＳ４２〜４４の表示画面上で、ファームウェア設計
者、ソフトウェア設計者等は、仮想試作モデル機のハー
ドウェアの動作の検証、開発対象とするソフトウェアの
コーディング、デバッグ等を行うことができる。

【００２５】４６は上記ＥＷＳの記憶部であり、記憶部
の論理マスタ４６ａには、仮想試作機モデル４０のハー
ドウェア・モデルが格納され、マイクロコード記憶部４
６ｂには前記したファームウェアが格納され、ソフトウ
ェア記憶部４６ｃには前記した診断テストプログラム、
ＯＳ等が格納される。４５はサーバであり、サーバ４５
とＥＷＳ４２〜４４、記憶部４６はバスラインを介して
接続されており、サーバ４５はデジタル回路設計支援シ
ステムを運転するに必要なソフトウェアを記憶部にロー
ドする際等に使用される。

【００２６】図６はデジタル回路の開発手順を示す図で
あり、同図により本実施例における開発手順について説
明する。ステップＳ１において機能モデルを作成し、ス
テップＳ２において、作成した機能モデルによりハード
ウェアの論理を検証する。次に、ステップＳ３におい
て、論理合成により上記機能モデルを構造モデルに変換
する。なお、構造モデルは、前記図２で説明したよう
に、テキストエディタ２５を介して作成したり、あるい
は、ブロックエディタ２６を介して作成することもでき
る。上記のようにして構造モデルが作成されると、ステ
ップＳ４において上記構造モデルにより、ＦＰＧＡ等の
プログラマブル論理回路をプログラミングし、エミュレ
ータを作成する（ステップＳ５）。

【００２７】ついで、ステップＳ６において上記機能モ
デル、エミュレータのハードウェアの等価性を検証し、
ステップＳ７でハードウェアのタイミングを検証する。
上記検証により開発対象となるデジタル回路の論理が正
常であることが確認されると、ステップＳ８において、
自動レイアウトツール２２を用いて前記したように、構
造モデル等で表現されたハードウェアをプリント基板上
もしくはＬＳＩ上に自動的にレイアウトし、ついで、故
障診断ツール２３により構造モデルの故障を診断する。
さらに物理特性診断ツール２４により前記したようにレ
イアウトの良否と物理的に実装した場合における信頼性
の評価等を行う。レイアウト結果を良好であると、ステ
ップＳ９において製造プロセスを経て実機を製造する。

【００２８】一方、ソフトウェアの開発は、設計仕様に
基づきステップＳ１０において、ファームウェア、診断
テストプログラム、ＯＳ等のコーディングを行い、ステ
ップＳ１２において、シミュレーション手段１５ａ、エ
ミュレーション手段１５ｂを用いてソフトウェアの論理
の検証、デバック等を行う。上記ソフトウェアの開発に
おいて、ＯＳの論理の検証等は前記したようにエミュレ
ーション手段１５ｂを作成した後に、エミュレーション
手段１５ｂを使用して行うことが望ましい。また、上記
ソフトウェアの検証をする過程でハードウェアの不具合
が発見されることがあるので、ハードウェア、ソフトウ
ェアの開発は同時並行して進めるのが望ましく、ソフト
ウェアの開発時に発見されたハードウェアの不具合等は
適宜ハードウェアの開発者にフィードバックされる。上
記のようにしてハードウェア、ソフトウェアが作成され
ると、ステップＳ１２において実機を評価する。

【００２９】図７は本実施例において、ハードウェア、
ソフトウェアを同時並行で開発する場合の開発態様の一
例を示す図である。同図に示すように、まず、仕様設計
を行ったのち、ハードウェア、ファームウェア／診断テ
ストプログラム、ＯＳのそれぞれについて、各設計者が
論理設計を行うとともに、ＶＨＤＬ等のハードウェア記
述言語によりモデリングを行う。次に、各設計者は次の
ようにして開発を進める。

【００３０】(1) ハードウェア設計者は、シミュレーシ
ョン手段１５ａ等を用いて機能レベルでのシステム検証
を行い、論理検証が終了した部分について構造レベル設
計を行って構造モデルを作成する。そして、作成された
構造モデルと機能モデルからなる混在モデルを用いてシ
ステム検証を進めていき、機能モデルの部分を構造モデ
ルに変換していく。ハードウェアの全てが構造モデルに
変換されそのシステム検証が終了すると、ハードウェア
のゲートレベルでのシステム検証を行いモデルの設計を
終了する。上記開発過程において、ハードウェア設計者
は、前記したようにＶＨＤＬシミュレータ、エミュレー
タの内、最適な手段を用いて開発を進める。また、ファ
ームウェア／診断テストプログラム設計者、ＯＳ設計者
の開発状況、開発上の問題等を把握しながら開発を進め
て行き、ハードウェアの不具合、ソフトウェア開発上で
生じた問題等について、適宜、情報交換する。

【００３１】(2) ファームウェア／診断テストプログラ
ム設計者、ＯＳ設計者は、ハードウェア設計者により作
成された機能モデル、混在モデル、構造モデル等を用
い、ＶＨＤＬシミュレータ、エミュレータを使用してソ
フトウェアのデバッキングを行いソフトウェアの開発を
進める。その際、ハードウェア設計者と同様、他の設計
者の開発状況、開発上の問題等を把握しながら開発を進
めて行き、ハードウェアの不具合、ソフトウェア開発上
で生じた問題等について、適宜、情報交換する。以上の
ようにしてハードウェアモデル、ソフトウェアの作成が
終了すると、実機を試作し、実機により試作機の評価を
行い開発を終了する。なお、上記説明ではソフトウェア
として診断テストプログラム、ＯＳを開発する場合につ
いて説明したが、その他、大規模なアプリケーション・
プログラム等を同時並行的に開発することもできる。

【００３２】

【発明の効果】以上説明したように、本発明において
は、ハードウェア記述言語シミュレーション手段に加え
て、プログラマブル論理回路等から構成されるエミュレ
ーション手段を設け、シミュレーション手段とエミュレ
ーション手段で回路情報、シミュレーションのイベント
情報等を受渡しできるようにしたので、ハードウェア設
計者、ソフトウェア設計者は、その開発段階に応じて、
機能モデル、構造モデル、あるいはその混在モデルによ
るシミュレーション、あるいは、エミュレーションによ
り開発対象とするデジタル回路のハードウェア、ソフト
ウェアの論理の検証を行うことができる。このため、ハ
ードウェアの開発に並行して、診断ソフトウェア、ファ
ームウェアのような実行ステップ数の少ないソフトウェ
アだけでなく、ＯＳ、アプリケーション・プログラム等
の大規模なソフトウェアの設計、デバッキング等を行う
ことが可能となる。また、エミュレーション手段を設け
ることにより、エミュレータ上のモデルおよび実際の実
チップもしくは実際のプリント板回路をモデリングに加
えることが可能となる。

【図面の簡単な説明】

【図１】本発明の概略構成図である。

【図２】本発明の実施例のデジタル回路設計支援システ
ムの構成を示す図である。

【図３】本実施例における仮想試作機モデルの一例を示
す図である。

【図４】本発明におけるモデリングのバリエーションを
示す図である。

【図５】図３の仮想試作機モデルを開発する場合の作業
形態の一例を示す図である。

【図６】本実施例におけるデジタル回路の開発手順を示
す図である。

【図７】ハードウェア、ソフトウェアの同時並行開発手
順の一例を示す図である。

【図８】デジタル回路の開発手順の従来例を示す図であ
る。

【図９】デジタル回路設計支援システムによる設計開発
手法の一例を示す図である。

【符号の説明】

１ デジタル回路設計支援システム ２ 記憶部 ３ 機能モデル ４ 構造モデル ５ ハードウェア記述言語シミュレーション手
段 ６ エミュレーション手段 ７ インタフェース手段 ８ 実際のプリント板回路あるいはＬＳＩ ９ａ〜９ｃ ＥＷＳ（エンジニアリング・ワーク・ステ
ーション） １１ 機能モデル記憶部 １２ 論理合成手段 １３ 構造モデル記憶部 １４ 言語モデルライブラリ記憶部 １５ シミュレーション／エミュレーション手段 １５ａ ハードウェア記述言語シミュレーション手
段 １５ｂ エミュレーション手段 １６ 実際の素子が搭載されたプリント板 ２１ ソフトウェアプログラムコードインタフェ
ース ２２ 自動レイアウト・ツール ２３ 故障診断ツール ２４ 物理特性診断ツール ２５ テキストエディタ ２６ ブロックエディタ ２７ リアルチップモデラ ２８ ハードウェアアクセラレータ ２９ シミュレーション／エミュレーション結果
表示シス ３０ ＥＷＳ（エンジニアリング・ワーク・ステ
ーション ４０ 仮想試作機モデル ４１〜４４ ＥＷＳ（エンジニアリング・・ワーク・ス
テーション） ４５ サーバ ４６ 記憶部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 開発対象とするデジタル回路の機能モデ
   ルと、該機能モデルに基づき作成された構造モデルを記
   憶する記憶部と、 上記記憶部に記憶された機能モデル、構造モデル、およ
   び、機能モデルと構造モデルの混在モデルを使用して、
   開発対象とするデジタル回路のハードウェア、ソフトウ
   ェアの論理を検証するハードウェア記述言語シミュレー
   ション手段とを備えたデジタル回路設計支援システムに
   おいて、 上記開発対象とするデジタル回路のハードウェア、ソフ
   トウェアの論理を検証するためのエミュレーション手段
   を設け、インタフェース手段により上記シミュレーショ
   ン手段とエミュレーション手段を情報交換可能に接続
   し、 上記シミュレーション手段、エミュレーション手段、も
   しくはその両者を使用してハードウェア、ソフトウェア
   の論理を検証できるように構成したことを特徴とするデ
   ジタル回路設計支援システム。
2. 【請求項２】 エミュレーション手段により実チップも
   しくは実際のプリント板回路のインサーキット・エミュ
   レーションを行うことを特徴とする請求項１のデジタル
   回路設計支援システム。
3. 【請求項３】 機能モデル、構造モデル、および、機能
   モデルと構造モデルの混在モデルを使用してハードウェ
   ア記述言語シミュレーション手段およびエミュレーショ
   ン手段により開発対象とするデジタル回路のハードウェ
   アおよびソフトウェアの論理を検証し、デジタル回路の
   ハードウェアおよびソフトウェアの設計を行うデジタル
   回路の設計方法において、 開発対象とするデジタル回路の機能モデルを作成し、 上記機能モデルを使用して上記シミュレーション手段に
   より上記デジタル回路のハードウェアの論理を検証し、 検証された機能モデルに基づき構造モデルを作成すると
   ともに、上記デジタル回路のハードウェア、ソフトウェ
   アの論理を検証とするためのエミュレーション手段を作
   成し、 上記シミュレーション手段と、上記エミュレーション手
   段を用いて、開発対象とするデジタル回路のハードウェ
   ア、ソフトウェアの論理を検証することにより、デジタ
   ル回路のハードウェア、ソフトウェアを同時並行的に設
   計することを特徴とするデジタル回路の設計方法。
4. 【請求項４】 エミュレーション手段により実チップも
   しくは実際のプリント板回路のインサーキット・エミュ
   レーションを行い、デジタル回路のハードウェア、ソフ
   トウェアの設計を行うことを特徴とする請求項３のデジ
   タル回路の設計方法。
5. 【請求項５】 開発の対象となるデジタル回路が計算機
   システムであり、シミュレーション手段とエミュレーシ
   ョン手段を用いて上記計算機システムのオペレーション
   ・システム／アプリケーション・プログラムをハードウ
   ェアと同時並行的に設計することを特徴とする請求項３
   または請求項４のデジタル回路の設計方法。