JP2002118459A - シリアル・デバイスからメモリおよびレジスタをセット・アップする方法 - Google Patents
シリアル・デバイスからメモリおよびレジスタをセット・アップする方法Info
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- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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Abstract
(57)【要約】
【課題】 ＰＬＤコアのコンフィグレーションに加え
て、埋め込みロジック・デバイスのセット・アップを行
うための方法を提供する。 【解決手段】 プログラマブル・ロジック・デバイスお
よび埋め込みロジックを有するディジタル・システムの
コンフィグレーションを、プログラマブル・ロジック・
デバイスおよび埋め込みロジックの両方のコンフィグレ
ーションを行うための単一のシリアル化されたコンフィ
グレーション・ビット・ストリームを供給するコンフィ
グレーション・ソースから行う。
て、埋め込みロジック・デバイスのセット・アップを行
うための方法を提供する。 【解決手段】 プログラマブル・ロジック・デバイスお
よび埋め込みロジックを有するディジタル・システムの
コンフィグレーションを、プログラマブル・ロジック・
デバイスおよび埋め込みロジックの両方のコンフィグレ
ーションを行うための単一のシリアル化されたコンフィ
グレーション・ビット・ストリームを供給するコンフィ
グレーション・ソースから行う。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路に関す
る。より具体的に述べれば、本発明は、埋め込みロジッ
クを有するＰＬＤのコンフィグレーションに向けられて
いる。
る。より具体的に述べれば、本発明は、埋め込みロジッ
クを有するＰＬＤのコンフィグレーションに向けられて
いる。
【０００２】
【従来の技術】プログラマブル・ロジック・デバイス
（ＰＬＤ）は、各種のロジック・ファンクションを実行
するためにシステム設計者がカスタマイズすることがで
きる集積回路である。ＰＬＤは、固定集積回路の利点と
カスタム集積回路の柔軟性を結合している。これらのデ
バイスを使用することによって、カスタム・ロジック・
ファンクションの設計および作成がインハウスで可能に
なり、しかも長期にわたるリードタイム、高い設備費
用、およびカスタム・デバイスに関連した専用の在庫管
理の問題が排除される。さらに、設計スケジュールおよ
び購入契約を覆すことなく、設計を容易に変更すること
もできる。
（ＰＬＤ）は、各種のロジック・ファンクションを実行
するためにシステム設計者がカスタマイズすることがで
きる集積回路である。ＰＬＤは、固定集積回路の利点と
カスタム集積回路の柔軟性を結合している。これらのデ
バイスを使用することによって、カスタム・ロジック・
ファンクションの設計および作成がインハウスで可能に
なり、しかも長期にわたるリードタイム、高い設備費
用、およびカスタム・デバイスに関連した専用の在庫管
理の問題が排除される。さらに、設計スケジュールおよ
び購入契約を覆すことなく、設計を容易に変更すること
もできる。
【０００３】しばしばＰＬＤは、任意にプログラムさ
れ、かつ互いに相互接続された複数の汎用ロジック・ブ
ロックを含んでいる。これらのブロックは、スタティッ
ク・ランダム・アクセス・メモリ（ＳＲＡＭ）等の揮発
性メモリまたは、それに代えて消去可能プログラマブル
読み出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プ
ログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、ヒ
ューズ、アンチヒューズ等の不揮発性メモリを使用して
実装されることになる。プログラマブル・エレメントが
揮発性メモリである場合には、希望に応じてデバイスを
動作させるために、システムのパワー・アップ時にメモ
リ・セルのコンフィグレーションを行わなければならな
い。これは、通常、外部コンフィグレーション・ソース
からＰＬＤにコンフィグレーション・データをロードす
ることによってなされる。コンフィグレーション・ソー
スは、たとえば、フラッシュ・メモリ等の不揮発性メモ
リとすることができる。ＰＬＤのコンフィグレーション
は、コンフィグレーション・ソースからＰＬＤにコンフ
ィグレーション・データを転送することによって達成さ
れる。
れ、かつ互いに相互接続された複数の汎用ロジック・ブ
ロックを含んでいる。これらのブロックは、スタティッ
ク・ランダム・アクセス・メモリ（ＳＲＡＭ）等の揮発
性メモリまたは、それに代えて消去可能プログラマブル
読み出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プ
ログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、ヒ
ューズ、アンチヒューズ等の不揮発性メモリを使用して
実装されることになる。プログラマブル・エレメントが
揮発性メモリである場合には、希望に応じてデバイスを
動作させるために、システムのパワー・アップ時にメモ
リ・セルのコンフィグレーションを行わなければならな
い。これは、通常、外部コンフィグレーション・ソース
からＰＬＤにコンフィグレーション・データをロードす
ることによってなされる。コンフィグレーション・ソー
スは、たとえば、フラッシュ・メモリ等の不揮発性メモ
リとすることができる。ＰＬＤのコンフィグレーション
は、コンフィグレーション・ソースからＰＬＤにコンフ
ィグレーション・データを転送することによって達成さ
れる。
【０００４】近年は、たとえばＰＬＤ内に、別のロジッ
ク・デバイスを埋め込む傾向が見られる。埋め込みデバ
イス（つまり「埋め込みロジック」）は、コントロール
・ロジックおよびその他のアプリケーション専用ロジッ
ク・デバイス、たとえば揮発性メモリ、不揮発性メモ
リ、キャッシュ等を包含することがあり、それらはプロ
グラマブル・ロジック・コアのコンフィグレーションに
先行して埋め込まれる。プロセッサ（または中央処理ユ
ニット（ＣＰＵ））が埋め込みロジックの部分を構成す
ることもある。プロセッサは、１つの半導体チップに実
装された集積回路であり、通常は、各種ユニットの中で
も特に、命令実行ユニット、レジスタ・ファイル、算術
論理演算ユニット（ＡＬＵ）、乗算器等を含んでいる。
プロセッサは、ディジタル・システム中に見られ、パー
ソナル・コンピュータ等においては命令実行用に、また
ほとんどのディジタル・デバイスにあってはそのオペレ
ーションのコントロールに使用することができる。
ク・デバイスを埋め込む傾向が見られる。埋め込みデバ
イス（つまり「埋め込みロジック」）は、コントロール
・ロジックおよびその他のアプリケーション専用ロジッ
ク・デバイス、たとえば揮発性メモリ、不揮発性メモ
リ、キャッシュ等を包含することがあり、それらはプロ
グラマブル・ロジック・コアのコンフィグレーションに
先行して埋め込まれる。プロセッサ（または中央処理ユ
ニット（ＣＰＵ））が埋め込みロジックの部分を構成す
ることもある。プロセッサは、１つの半導体チップに実
装された集積回路であり、通常は、各種ユニットの中で
も特に、命令実行ユニット、レジスタ・ファイル、算術
論理演算ユニット（ＡＬＵ）、乗算器等を含んでいる。
プロセッサは、ディジタル・システム中に見られ、パー
ソナル・コンピュータ等においては命令実行用に、また
ほとんどのディジタル・デバイスにあってはそのオペレ
ーションのコントロールに使用することができる。
【０００５】
【発明が解決しようとする課題】埋め込みロジックの追
加が望ましいことは立証されているが、ＰＬＤコアのコ
ンフィグレーションに加えて、埋め込みロジック・デバ
イスのセット・アップ（つまりコンフィグレーション）
を行うための方法のニーズが残されたままになってい
る。
加が望ましいことは立証されているが、ＰＬＤコアのコ
ンフィグレーションに加えて、埋め込みロジック・デバ
イスのセット・アップ（つまりコンフィグレーション）
を行うための方法のニーズが残されたままになってい
る。
【０００６】
【課題を解決するための手段】本発明の第１の側面にお
いては、プログラマブル・ロジック・デバイスおよび埋
め込みロジックを有するシステムのコンフィグレーショ
ンを行う方法が開示されている。この方法は、単一のシ
リアル化されたビット・ストリームをこのシステムに供
給するステップを含む。このビット・ストリームは、固
有のプロトコルによって特性決定され、プログラマブル
・ロジック・デバイスのコンフィグレーションを行う第
１のコンフィグレーション・データ・セクションとプロ
グラマブル・ロジック・デバイスのコンフィグレーショ
ンを行う第２のコンフィグレーション・データ・セクシ
ョンを含む。
いては、プログラマブル・ロジック・デバイスおよび埋
め込みロジックを有するシステムのコンフィグレーショ
ンを行う方法が開示されている。この方法は、単一のシ
リアル化されたビット・ストリームをこのシステムに供
給するステップを含む。このビット・ストリームは、固
有のプロトコルによって特性決定され、プログラマブル
・ロジック・デバイスのコンフィグレーションを行う第
１のコンフィグレーション・データ・セクションとプロ
グラマブル・ロジック・デバイスのコンフィグレーショ
ンを行う第２のコンフィグレーション・データ・セクシ
ョンを含む。
【０００７】本発明の第２の側面においては、プログラ
マブル・ロジック・デバイスおよびプログラマブル・ロ
ジック・デバイスに結合される埋め込みロジックを有す
るディジタル・システムが開示されている。また、コン
フィグレーション・ソースが備えられて、プログラマブ
ル・ロジック・デバイスおよび埋め込みロジックの両方
のコンフィグレーションを行うための単一のシリアル化
されたビット・ストリームを供給する。
マブル・ロジック・デバイスおよびプログラマブル・ロ
ジック・デバイスに結合される埋め込みロジックを有す
るディジタル・システムが開示されている。また、コン
フィグレーション・ソースが備えられて、プログラマブ
ル・ロジック・デバイスおよび埋め込みロジックの両方
のコンフィグレーションを行うための単一のシリアル化
されたビット・ストリームを供給する。
【０００８】本発明の第３の側面においては、チップ搭
載システムにコンフィグレーション・データを提供する
ためのコンフィグレーション装置が開示されており、当
該システムは、埋め込みロジックおよびプログラマブル
・ロジック・デバイスを含む。このコンフィグレーショ
ン装置は、埋め込みロジック内のロジック・デバイスの
アドレスが収められるアドレス・フィールドを含むヘッ
ダおよび、ロジック・デバイスのコンフィグレーション
を行うためのコンフィグレーション・データが収められ
るデータ・フィールドを有するコンフィグレーション・
データ・ビット・ストリーム・レジスタを包含する。
載システムにコンフィグレーション・データを提供する
ためのコンフィグレーション装置が開示されており、当
該システムは、埋め込みロジックおよびプログラマブル
・ロジック・デバイスを含む。このコンフィグレーショ
ン装置は、埋め込みロジック内のロジック・デバイスの
アドレスが収められるアドレス・フィールドを含むヘッ
ダおよび、ロジック・デバイスのコンフィグレーション
を行うためのコンフィグレーション・データが収められ
るデータ・フィールドを有するコンフィグレーション・
データ・ビット・ストリーム・レジスタを包含する。
【０００９】以下に示す詳細な説明および添付の図面
は、本発明の本質および利点のより良い理解を提供する
ことになろう。
は、本発明の本質および利点のより良い理解を提供する
ことになろう。
【００１０】
【発明の実施の形態】図１に、本発明が具体化されたデ
ィジタル・システムのブロック図を示す。このシステム
は、単一のボード、複数のボード、さらには複数の筐体
内に実施される。図１は、プログラマブル・ロジック・
デバイス１０６を使用したシステム１０を示している。
プログラマブル・ロジック・デバイスは、現在のとこ
ろ、たとえばＡｌｔｅｒａ（オルテラ）のＭＡＸ（登録
商標）、ＦＬＥＸ（登録商標）、およびＡＰＥＸ（商
標）シリーズのＰＬＤによって代表される。システム１
０は、ディジタル・コンピュータ・システム、ディジタ
ル信号プロセッシング・システム、専用ディジタル交換
網、またはその他のプロセッシング・システムとするこ
とができる。さらに、この種のシステムは、たとえば、
純粋に例示のみを目的として列挙するが、テレコミュニ
ケーション・システム、自動車システム、コントロール
・システム、コンシューマ・エレクトロニクス、パーソ
ナル・コンピュータその他等の各種広範な応用に向けて
設計することができる。
ィジタル・システムのブロック図を示す。このシステム
は、単一のボード、複数のボード、さらには複数の筐体
内に実施される。図１は、プログラマブル・ロジック・
デバイス１０６を使用したシステム１０を示している。
プログラマブル・ロジック・デバイスは、現在のとこ
ろ、たとえばＡｌｔｅｒａ（オルテラ）のＭＡＸ（登録
商標）、ＦＬＥＸ（登録商標）、およびＡＰＥＸ（商
標）シリーズのＰＬＤによって代表される。システム１
０は、ディジタル・コンピュータ・システム、ディジタ
ル信号プロセッシング・システム、専用ディジタル交換
網、またはその他のプロセッシング・システムとするこ
とができる。さらに、この種のシステムは、たとえば、
純粋に例示のみを目的として列挙するが、テレコミュニ
ケーション・システム、自動車システム、コントロール
・システム、コンシューマ・エレクトロニクス、パーソ
ナル・コンピュータその他等の各種広範な応用に向けて
設計することができる。
【００１１】図１に示した一例の実施形態において半導
体デバイス１００は、メモリ１０２およびＩ／Ｏ １０
４に結合されており、プログラマブル・ロジック・デバ
イス（ＰＬＤ）１０６および埋め込みロジック１０７を
含んでいる。この埋め込みロジックは、各種のコンポー
ネントの中でも特にＣＰＵ（またはプロセッサ）１０
９、不揮発性メモリ１１１、揮発性メモリ１１３および
その他のペリフェラル１１５を含んでいる。ＰＬＤアレ
イ１０６および埋め込みロジックのすべてのリソースが
システム・バス１１７に結合されている。
体デバイス１００は、メモリ１０２およびＩ／Ｏ １０
４に結合されており、プログラマブル・ロジック・デバ
イス（ＰＬＤ）１０６および埋め込みロジック１０７を
含んでいる。この埋め込みロジックは、各種のコンポー
ネントの中でも特にＣＰＵ（またはプロセッサ）１０
９、不揮発性メモリ１１１、揮発性メモリ１１３および
その他のペリフェラル１１５を含んでいる。ＰＬＤアレ
イ１０６および埋め込みロジックのすべてのリソースが
システム・バス１１７に結合されている。
【００１２】図２を参照すると、本発明の一実施形態に
従った一例のコンフィグレーション・ロジックのブロッ
ク図が示されている。埋め込みコントローラ２１０は、
２つのソースのうちの１つから、すなわち外部コンフィ
グレーション・ソース２００またはスレーブ・インター
フェース２２５からコンフィグレーション・データを受
け取るように構成されている。外部コンフィグレーショ
ン・ソース２００は、コンフィグレーション・データを
提供することが可能であり、かつ、限定する意図ではな
いが、ＲＡＭ、キャッシュ・メモリ、ハードディスク・
ドライブ、フロッピー（登録商標）ディスク、ＣＤＲＯ
Ｍ等にストアしておくことができる。
従った一例のコンフィグレーション・ロジックのブロッ
ク図が示されている。埋め込みコントローラ２１０は、
２つのソースのうちの１つから、すなわち外部コンフィ
グレーション・ソース２００またはスレーブ・インター
フェース２２５からコンフィグレーション・データを受
け取るように構成されている。外部コンフィグレーショ
ン・ソース２００は、コンフィグレーション・データを
提供することが可能であり、かつ、限定する意図ではな
いが、ＲＡＭ、キャッシュ・メモリ、ハードディスク・
ドライブ、フロッピー（登録商標）ディスク、ＣＤＲＯ
Ｍ等にストアしておくことができる。
【００１３】一実施形態においては、コンフィグレーシ
ョン・データを、＜アドレス，［長さ］，データ，［Ｃ
ＲＣ］＞というフォーマットに従ってシリアル・ビット
・ストリームの形式で与えることができる。一例を示す
と、２n アドレス空間の場合であれば、アドレス・フィ
ールドがｎビットのワードによって表され、長さフィー
ルドが、コンフィグレーション・データを構成するｎビ
ットのワードの数を識別し、データ・フィールドがｎビ
ットのコンフィグレーション・データ・ワードのシリア
ル・ストリームを包含することになる。ＣＲＣ（巡回冗
長検査）フィールドは、データの保護に使用される。
ョン・データを、＜アドレス，［長さ］，データ，［Ｃ
ＲＣ］＞というフォーマットに従ってシリアル・ビット
・ストリームの形式で与えることができる。一例を示す
と、２n アドレス空間の場合であれば、アドレス・フィ
ールドがｎビットのワードによって表され、長さフィー
ルドが、コンフィグレーション・データを構成するｎビ
ットのワードの数を識別し、データ・フィールドがｎビ
ットのコンフィグレーション・データ・ワードのシリア
ル・ストリームを包含することになる。ＣＲＣ（巡回冗
長検査）フィールドは、データの保護に使用される。
【００１４】一実施形態においては、コンフィグレーシ
ョン・データが２つのメイン・セクションからなる：す
なわち、ＰＬＤアレイ２２０用のコンフィグレーション
・データおよび埋め込みロジック２３０用のコンフィグ
レーション・データである。これによれば、第１のコン
フィグレーション・データ・ビット・ストリームが、ま
ずマスタ・インターフェース２３５を介して埋め込みロ
ジック２３０に送られ、次に、ＰＬＤコントローラ２４
０を介して第２のコンフィグレーション・データがＰＬ
Ｄアレイ２２０に送られるが、後者はオプションであ
る。ＰＬＤコントローラ２４０へのコンフィグレーショ
ン・データの転送は、シリアル・ビット・ストリーム・
モードの形、あるいはパラレル同期モードの形とするこ
とができる。その実施形態が図１に示されており、それ
を参照すると、コンフィグレーション・インターフェー
ス１２４を経由したＰＬＤアレイ１０６に対するシリア
ル・インターフェース１２２だけでなく、ＰＬＤアレイ
１０６に対するパラレル・インターフェース１２０（シ
ステム・バス１１７経由）が示されている。シリアル・
モードは、すべての転送に使用されるが、パラレル同期
モードは、スレーブ・インターフェース２２５からコン
フィグレーション・データを受け取るために使用され
る。ＰＬＤアレイ２２０のコンフィグレーションは、Ｊ
ＴＡＧ（ＩＥＥＥ標準１１４９．１）等の業界標準プロ
トコルを使用することによって行うこともできる。
ョン・データが２つのメイン・セクションからなる：す
なわち、ＰＬＤアレイ２２０用のコンフィグレーション
・データおよび埋め込みロジック２３０用のコンフィグ
レーション・データである。これによれば、第１のコン
フィグレーション・データ・ビット・ストリームが、ま
ずマスタ・インターフェース２３５を介して埋め込みロ
ジック２３０に送られ、次に、ＰＬＤコントローラ２４
０を介して第２のコンフィグレーション・データがＰＬ
Ｄアレイ２２０に送られるが、後者はオプションであ
る。ＰＬＤコントローラ２４０へのコンフィグレーショ
ン・データの転送は、シリアル・ビット・ストリーム・
モードの形、あるいはパラレル同期モードの形とするこ
とができる。その実施形態が図１に示されており、それ
を参照すると、コンフィグレーション・インターフェー
ス１２４を経由したＰＬＤアレイ１０６に対するシリア
ル・インターフェース１２２だけでなく、ＰＬＤアレイ
１０６に対するパラレル・インターフェース１２０（シ
ステム・バス１１７経由）が示されている。シリアル・
モードは、すべての転送に使用されるが、パラレル同期
モードは、スレーブ・インターフェース２２５からコン
フィグレーション・データを受け取るために使用され
る。ＰＬＤアレイ２２０のコンフィグレーションは、Ｊ
ＴＡＧ（ＩＥＥＥ標準１１４９．１）等の業界標準プロ
トコルを使用することによって行うこともできる。
【００１５】別の実施形態においては、埋め込みロジッ
ク２３０の任意のリソースのコンフィグレーションおよ
び／またはＰＬＤアレイ２２０のコンフィグレーション
は、任意の順序で行うことができる。たとえば、一実施
形態として、ＰＬＤアレイ２２０のコンフィグレーショ
ンを行うことなく埋め込みロジック２３０のプロセッサ
のコンフィグレーションを行ってもよく、その後、外部
メモリ、内部メモリまたはインターネット等の外部ソー
スからＰＬＤアレイ２２０のコンフィグレーションを行
うこともできる。さらに別の実施形態においては、ユー
ザは、回路ごとに、あるいは全体として埋め込みロジッ
ク２３０をディセーブルすることができる。
ク２３０の任意のリソースのコンフィグレーションおよ
び／またはＰＬＤアレイ２２０のコンフィグレーション
は、任意の順序で行うことができる。たとえば、一実施
形態として、ＰＬＤアレイ２２０のコンフィグレーショ
ンを行うことなく埋め込みロジック２３０のプロセッサ
のコンフィグレーションを行ってもよく、その後、外部
メモリ、内部メモリまたはインターネット等の外部ソー
スからＰＬＤアレイ２２０のコンフィグレーションを行
うこともできる。さらに別の実施形態においては、ユー
ザは、回路ごとに、あるいは全体として埋め込みロジッ
ク２３０をディセーブルすることができる。
【００１６】好ましくは、埋め込みロジック（たとえば
オン−チップＲＡＭ）のコンフィグレーションを行うた
めのコンフィグレーション・データの完全なセットが、
たとえば外部コンフィグレーション・ソース２００等に
ストアされたコンフィグレーション・データ・ファイル
内に収められる。この例の実施形態においては、コンフ
ィグレーション・データ・ファイルは、コンフィグレー
ション・ファイル・ヘッダを含み、それにコンフィグレ
ーション・ファイル・プリアンブルが続き、さらにそれ
にオプション・レジスタが続く。その後コンフィグレー
ション・データが示され、さらにその後に埋め込みロジ
ック用のコンフィグレーション・データが完了したこと
を示すファイル終了（ＥＯＦ）ブロックが続く。最後
に、コンフィグレーション・ファイル・ポストアンブル
によってコンフィグレーション・ファイルが終了する。
オン−チップＲＡＭ）のコンフィグレーションを行うた
めのコンフィグレーション・データの完全なセットが、
たとえば外部コンフィグレーション・ソース２００等に
ストアされたコンフィグレーション・データ・ファイル
内に収められる。この例の実施形態においては、コンフ
ィグレーション・データ・ファイルは、コンフィグレー
ション・ファイル・ヘッダを含み、それにコンフィグレ
ーション・ファイル・プリアンブルが続き、さらにそれ
にオプション・レジスタが続く。その後コンフィグレー
ション・データが示され、さらにその後に埋め込みロジ
ック用のコンフィグレーション・データが完了したこと
を示すファイル終了（ＥＯＦ）ブロックが続く。最後
に、コンフィグレーション・ファイル・ポストアンブル
によってコンフィグレーション・ファイルが終了する。
【００１７】アドレス・フィールドは、好ましくは、デ
ータを記述した特定のコントロール・ビットを有する。
一例とする３２ビットのアドレス・フィールドの場合、
アドレスは４の倍数である。したがって、アドレスの最
下位２ビットを別の目的に使用することができる。（よ
り大きい、もしくはより小さいアドレス・フィールド・
サイズの場合でも同様の状況になる。）３２ビットの例
については、ビット０（つまり最下位ビット）が、その
値が１であるか、０であるかによって、次のワードがデ
ータ長の値を保持するか、あるいは長さの値が省略され
ているかということを示すことができる。別のビット、
たとえばビット１を用いて、データにＣＲＣが続くか否
かを示すことができる。コンフィグレーション・ファイ
ル・ヘッダ、コンフィグレーション・ファイル・プリア
ンブルおよびコンフィグレーション・ファイル・ポスト
アンブルは、たとえば、１１１．．．１１１（１６ビッ
トがすべて１）、０１０００１１０（８ビット）という
ように、あらかじめ定義済みのパターンを有する設定さ
れた数のビットから構成される。
ータを記述した特定のコントロール・ビットを有する。
一例とする３２ビットのアドレス・フィールドの場合、
アドレスは４の倍数である。したがって、アドレスの最
下位２ビットを別の目的に使用することができる。（よ
り大きい、もしくはより小さいアドレス・フィールド・
サイズの場合でも同様の状況になる。）３２ビットの例
については、ビット０（つまり最下位ビット）が、その
値が１であるか、０であるかによって、次のワードがデ
ータ長の値を保持するか、あるいは長さの値が省略され
ているかということを示すことができる。別のビット、
たとえばビット１を用いて、データにＣＲＣが続くか否
かを示すことができる。コンフィグレーション・ファイ
ル・ヘッダ、コンフィグレーション・ファイル・プリア
ンブルおよびコンフィグレーション・ファイル・ポスト
アンブルは、たとえば、１１１．．．１１１（１６ビッ
トがすべて１）、０１０００１１０（８ビット）という
ように、あらかじめ定義済みのパターンを有する設定さ
れた数のビットから構成される。
【００１８】先に触れたように、オプション・レジスタ
は、コンフィグレーション・データ・ファイルの一部を
構成する。オプション・レジスタのすべてのビットは、
好ましくはパワー・アップ時にリセットされる（たとえ
ばすべて１）。これらのビットの値は、パワー・アップ
に続き、シリアル・データ・ストリームによって決定さ
れる。オプション・レジスタは、あらかじめ決定された
数のビットを含み、たとえば、ＰＬＤコンフィグレーシ
ョン・データが現在の転送に続くか否か、システムがコ
ンフィグレーション・エラーに応答する方法（つまり、
シャットダウンまたは自動コンフィグレーション）、互
換性およびプログラマ・オブジェクト・ファイル（ＰＯ
Ｆ）の識別といったことを示す。デフォルトにおいて
は、オプション・レジスタのビット０の値が、現在の転
送にＰＬＤコンフィグレーション・データが続くことを
示す値にセットされる。しかしながら、選択肢の１つと
して、このビットを、現在の転送に続くＰＬＤコンフィ
グレーション・データがないことを埋め込みコントロー
ラに対して示すようにセットすることもできる。
は、コンフィグレーション・データ・ファイルの一部を
構成する。オプション・レジスタのすべてのビットは、
好ましくはパワー・アップ時にリセットされる（たとえ
ばすべて１）。これらのビットの値は、パワー・アップ
に続き、シリアル・データ・ストリームによって決定さ
れる。オプション・レジスタは、あらかじめ決定された
数のビットを含み、たとえば、ＰＬＤコンフィグレーシ
ョン・データが現在の転送に続くか否か、システムがコ
ンフィグレーション・エラーに応答する方法（つまり、
シャットダウンまたは自動コンフィグレーション）、互
換性およびプログラマ・オブジェクト・ファイル（ＰＯ
Ｆ）の識別といったことを示す。デフォルトにおいて
は、オプション・レジスタのビット０の値が、現在の転
送にＰＬＤコンフィグレーション・データが続くことを
示す値にセットされる。しかしながら、選択肢の１つと
して、このビットを、現在の転送に続くＰＬＤコンフィ
グレーション・データがないことを埋め込みコントロー
ラに対して示すようにセットすることもできる。
【００１９】次に図３を参照すると、本発明に従った別
の実施形態３０が示されている。実施形態３０は、埋め
込みロジック３０２および／またはＰＬＤ ３０４のコ
ンフィグレーションを行うためのコンフィグレーション
情報が収められるシリアル・ビット・ストリーム３００
のレジスタを包含している。一例の実施形態において
は、ＰＬＤ ３０４および埋め込みロジック３０２が単
一の半導体チップ上に配置される。コンフィグレーショ
ン情報は、アドレス・フィールド３０８、ＣＲＣフィー
ルド３１０および長さフィールド３１１を含むヘッダを
有する。長さフィールド３１１には、コンフィグレーシ
ョン・データの長さに関する情報が収められている。ア
ドレス・フィールド３０８は、デコーダ３１２によって
受け取られる。そのデコーダ３１２で、コンフィグレー
ションを行うべきシステム・リソースが決定される。シ
ステム・リソースは、ＰＬＤ ３０４もしくは、埋め込
みロジック３０２内のロジック・デバイスとすることが
できる。ＣＲＣフィールド３１０内のＣＲＣデータおよ
びコンフィグレーション・データ３１４は、エラー検出
器３１６に供給される。エラー検出器３１６によってエ
ラーが検出されなければ、コンフィグレーション・デー
タ３１４は、それぞれのコントロール入力３２２および
３２４においてデコーダ３１２によりコントロールされ
るマルチプレクサ３１８および３２０に転送される。マ
ルチプレクサ３１８および３２０のうち、いずれがイネ
ーブルになるかは、アドレス・フィールド３０８から供
給され、デコーダ３１２によってデコードされるアドレ
ス情報によって決定される。デコード後のアドレス情報
から埋め込みロジック３０２内のロジック・デバイスが
識別される場合には、マルチプレクサ３１８が選択さ
れ、それによってコンフィグレーション・データを埋め
込みロジック３０２内の関連するロジック・デバイスに
転送することが可能になる。これに対して、デコード後
のアドレス情報からＰＬＤ ３０４が識別される場合に
は、マルチプレクサ３２０が選択されるのでＰＬＤ ３
０４へのコンフィグレーション・データの転送が可能に
なる。いずれの場合においても、データの転送は、コン
フィグレーション・データに結合されているエンド・フ
ィールド内においてデータ終了ビット（１ないしは複
数）が検出されることによって完了する。コンフィグレ
ーション・データ・ビット・ストリームが存在しない場
合に、別の実施形態においては、コンフィグレーション
・データがデフォルトのコンフィグレーション・ソース
３３０から供給され、その結果たとえば、パワー・アッ
プの間に、またはリセット状態の後に、システムの自動
的なセット・アップが可能になる。
の実施形態３０が示されている。実施形態３０は、埋め
込みロジック３０２および／またはＰＬＤ ３０４のコ
ンフィグレーションを行うためのコンフィグレーション
情報が収められるシリアル・ビット・ストリーム３００
のレジスタを包含している。一例の実施形態において
は、ＰＬＤ ３０４および埋め込みロジック３０２が単
一の半導体チップ上に配置される。コンフィグレーショ
ン情報は、アドレス・フィールド３０８、ＣＲＣフィー
ルド３１０および長さフィールド３１１を含むヘッダを
有する。長さフィールド３１１には、コンフィグレーシ
ョン・データの長さに関する情報が収められている。ア
ドレス・フィールド３０８は、デコーダ３１２によって
受け取られる。そのデコーダ３１２で、コンフィグレー
ションを行うべきシステム・リソースが決定される。シ
ステム・リソースは、ＰＬＤ ３０４もしくは、埋め込
みロジック３０２内のロジック・デバイスとすることが
できる。ＣＲＣフィールド３１０内のＣＲＣデータおよ
びコンフィグレーション・データ３１４は、エラー検出
器３１６に供給される。エラー検出器３１６によってエ
ラーが検出されなければ、コンフィグレーション・デー
タ３１４は、それぞれのコントロール入力３２２および
３２４においてデコーダ３１２によりコントロールされ
るマルチプレクサ３１８および３２０に転送される。マ
ルチプレクサ３１８および３２０のうち、いずれがイネ
ーブルになるかは、アドレス・フィールド３０８から供
給され、デコーダ３１２によってデコードされるアドレ
ス情報によって決定される。デコード後のアドレス情報
から埋め込みロジック３０２内のロジック・デバイスが
識別される場合には、マルチプレクサ３１８が選択さ
れ、それによってコンフィグレーション・データを埋め
込みロジック３０２内の関連するロジック・デバイスに
転送することが可能になる。これに対して、デコード後
のアドレス情報からＰＬＤ ３０４が識別される場合に
は、マルチプレクサ３２０が選択されるのでＰＬＤ ３
０４へのコンフィグレーション・データの転送が可能に
なる。いずれの場合においても、データの転送は、コン
フィグレーション・データに結合されているエンド・フ
ィールド内においてデータ終了ビット（１ないしは複
数）が検出されることによって完了する。コンフィグレ
ーション・データ・ビット・ストリームが存在しない場
合に、別の実施形態においては、コンフィグレーション
・データがデフォルトのコンフィグレーション・ソース
３３０から供給され、その結果たとえば、パワー・アッ
プの間に、またはリセット状態の後に、システムの自動
的なセット・アップが可能になる。
【００２０】上記のコンフィグレーション・ロジック・
ファンクションは、プロセッサ・ブート・ロード／ソー
ス・ファンクションを包含するものであってもよく、そ
れによってプロセッサに、フラッシュ・メモリからブー
トするべきか、オン−チップＲＡＭからブートするべき
かが伝えられえる。フラッシュ・メモリからブートする
モードの場合においては、プロセッサがブートされた後
にコンフィグレーション・データが受け取られる。オン
−チップＲＡＭからブートするモードの場合において
は、コンフィグレーション・データが受け取られてＰＬ
Ｄアレイ２２０のコンフィグレーションが行われるま
で、また、埋め込みロジック内のオン−チップＲＡＭお
よび／またはレジスタをセット・アップするための、た
とえばシステムに関するメモリ・マップを指定するコン
フィグレーション・データが受け取られるまでプロセッ
サがリセット状態に保持される。このモードの下におい
ては、コンフィグレーションに続いてブートのためにプ
ロセッサが解放される。
ファンクションは、プロセッサ・ブート・ロード／ソー
ス・ファンクションを包含するものであってもよく、そ
れによってプロセッサに、フラッシュ・メモリからブー
トするべきか、オン−チップＲＡＭからブートするべき
かが伝えられえる。フラッシュ・メモリからブートする
モードの場合においては、プロセッサがブートされた後
にコンフィグレーション・データが受け取られる。オン
−チップＲＡＭからブートするモードの場合において
は、コンフィグレーション・データが受け取られてＰＬ
Ｄアレイ２２０のコンフィグレーションが行われるま
で、また、埋め込みロジック内のオン−チップＲＡＭお
よび／またはレジスタをセット・アップするための、た
とえばシステムに関するメモリ・マップを指定するコン
フィグレーション・データが受け取られるまでプロセッ
サがリセット状態に保持される。このモードの下におい
ては、コンフィグレーションに続いてブートのためにプ
ロセッサが解放される。
【００２１】結論を述べると、本発明は、ＰＬＤアレイ
および埋め込みロジックの両方のコンフィグレーション
を単一のシリアルビット・ストリームから行うための方
法および装置を開示している。ただし、好ましい実施形
態を例示した以上の説明は、説明の目的で示したものに
過ぎない。それが網羅的であること、ないしは本発明を
ここに説明した厳格な形に限定することはその意図にな
く、上記の教示に照らして修正および変形は可能であ
る。つまり、本発明の真の範囲ならびに精神は、そこに
あるのではなく、特許請求の範囲およびその等価概念に
よって示される。
および埋め込みロジックの両方のコンフィグレーション
を単一のシリアルビット・ストリームから行うための方
法および装置を開示している。ただし、好ましい実施形
態を例示した以上の説明は、説明の目的で示したものに
過ぎない。それが網羅的であること、ないしは本発明を
ここに説明した厳格な形に限定することはその意図にな
く、上記の教示に照らして修正および変形は可能であ
る。つまり、本発明の真の範囲ならびに精神は、そこに
あるのではなく、特許請求の範囲およびその等価概念に
よって示される。
【図１】本発明の一実施形態に従ったディジタル・シス
テムのブロック図を示している。
テムのブロック図を示している。
【図２】本発明の一実施形態に従った一例のコンフィグ
レーション・ロジックのブロック図を示している。
レーション・ロジックのブロック図を示している。
【図３】本発明の一実施形態に従った一例のコンフィグ
レーション装置を示している。
レーション装置を示している。
１００ 半導体デバイス １０２ メモリ １０４ Ｉ／Ｏ １０６、３０４ プログラマブル・ロジック・デバイス
（ＰＬＤ） １０７ 埋め込みロジック １０９ ＣＰＵ（またはプロセッサ） １１１ 不揮発性メモリ １１３ 揮発性メモリ １１５ ペリフェラル １１７ システム・バス ２００ 外部コンフィグレーション・ソース ２１０ 埋め込みコントローラ ２２０ ＰＬＤアレイ ２２５ スレーブ・インターフェース ２３０ 埋め込みロジック ３００ シリアル・ビット・ストリーム ３０２ 埋め込みロジック ３０８ アドレス・フィールド ３１０ ＣＲＣフィールド ３１１ 長さフィールド ３１２ デコーダ ３１４ コンフィグレーション・データ ３１６ エラー検出器 ３１８、３２０ マルチプレクサ ３２２、３２４ コントロール入力 ３３０ コンフィグレーション・ソース
（ＰＬＤ） １０７ 埋め込みロジック １０９ ＣＰＵ（またはプロセッサ） １１１ 不揮発性メモリ １１３ 揮発性メモリ １１５ ペリフェラル １１７ システム・バス ２００ 外部コンフィグレーション・ソース ２１０ 埋め込みコントローラ ２２０ ＰＬＤアレイ ２２５ スレーブ・インターフェース ２３０ 埋め込みロジック ３００ シリアル・ビット・ストリーム ３０２ 埋め込みロジック ３０８ アドレス・フィールド ３１０ ＣＲＣフィールド ３１１ 長さフィールド ３１２ デコーダ ３１４ コンフィグレーション・データ ３１６ エラー検出器 ３１８、３２０ マルチプレクサ ３２２、３２４ コントロール入力 ３３０ コンフィグレーション・ソース
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B062 BB01 CC10 DD09 GG02 GG05 5J042 BA01 CA20 DA01 DA04
Claims (10)
- 【請求項１】 プログラマブル・ロジック・デバイスお
よび埋め込みロジックを有するシステムのコンフィグレ
ーションを行う方法において：前記プログラマブル・ロ
ジック・デバイスのコンフィグレーションを行うための
第１のコンフィグレーション・データ・セクションおよ
び前記埋め込みロジックのコンフィグレーションを行う
ための第２のコンフィグレーション・データ・セクショ
ンを含む単一のシリアル化されたビット・ストリームを
前記システムに供給するステップを含むことを特徴とす
る方法。 - 【請求項２】 プログラマブル・ロジック・デバイス；
および前記プログラマブル・ロジック・デバイスに結合
される埋め込みロジック；を備えるディジタル・システ
ムにおいて：前記プログラマブル・ロジック・デバイス
および前記埋め込みロジックの両方のコンフィグレーシ
ョンを行うための単一のシリアル化されたビット・スト
リームを供給するためのコンフィグレーション・ソース
を備えることを特徴とするシステム。 - 【請求項３】 前記プログラマブル・ロジック・デバイ
スおよび前記埋め込みロジックは、単一の半導体チップ
上に配置されることを特徴とする前記請求項２記載のシ
ステム。 - 【請求項４】 前記単一のシリアル化されたビット・ス
トリームは：前記埋め込みロジックを識別する第１のヘ
ッダ；コンフィグレーションが行われる前記埋め込みロ
ジック内のリソースを識別する第１のアドレス・フィー
ルド；前記リソースのコンフィグレーションを行うため
の第１のコンフィグレーション・データのストリーム；
および、前記第１のコンフィグレーション・データのス
トリームが前記リソースに転送されたことを示す第１の
ファイル終了インジケータ；からなることを特徴とする
前記請求項２記載のシステム。 - 【請求項５】 前記単一のシリアル化されたビット・ス
トリームは：前記プログラマブル・ロジック・デバイス
を識別する第２のヘッダ；コンフィグレーションが行わ
れる前記プログラマブル・ロジック・デバイス内のリソ
ースを識別する第２のアドレス・フィールド；前記リソ
ースのコンフィグレーションを行う第２のコンフィグレ
ーション・データのストリーム；および、 前記第２のコンフィグレーション・データのストリーム
が前記リソースに転送されたことを示す第２のファイル
終了インジケータ；からなることを特徴とする前記請求
項４記載のシステム。 - 【請求項６】 プログラマブル・ロジック・デバイス；
および前記プログラマブル・ロジック・デバイスに結合
される埋め込みロジックであって、中央処理ユニットを
有する埋め込みロジック；を備えるディジタル・システ
ムにおいて：前記埋め込みロジックのコンフィグレーシ
ョンを行うための単一のシリアル化されたビット・スト
リームを供給するためのコンフィグレーション・ソース
を備えることを特徴とするシステム。 - 【請求項７】 前記プログラマブル・ロジック・デバイ
スおよび前記埋め込みロジックは、単一の半導体チップ
上に配置されることを特徴とする前記請求項６記載のシ
ステム。 - 【請求項８】 プログラマブル・ロジック・コンフィグ
レーション・データが外部ソースから供給されて、前記
プログラマブル・ロジック・デバイスのコンフィグレー
ションが行われることを特徴とする前記請求項７記載の
システム。 - 【請求項９】 埋め込みロジックおよびプログラマブル
・ロジック・デバイスを含むシステムとするチップ搭載
システムに、コンフィグレーション・データを提供する
コンフィグレーション装置において：コンフィグレーシ
ョン・データ・ビット・ストリーム・レジスタであっ
て：前記埋め込みロジック内のロジック・デバイスのア
ドレスが収められるアドレス・フィールドを含むヘッ
ダ；および、 前記ロジック・デバイスのコンフィグレーションを行う
ためのコンフィグレーション・データ；を有するコンフ
ィグレーション・データ・ビット・ストリーム・レジス
タ；を包含することを特徴とするコンフィグレーション
装置。 - 【請求項１０】 前記ヘッダは、さらに前記コンフィグ
レーション・データ内のエラーに関するチェックに使用
されるＣＲＣデータを含む巡回冗長（ＣＲＣ）フィール
ドを包含することを特徴とする前記請求項９記載のコン
フィグレーション装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US21109400P | 2000-06-12 | 2000-06-12 | |
| US60/211094 | 2000-09-22 | ||
| US09/668704 | 2000-09-22 | ||
| US09/668,704 US6732263B1 (en) | 2000-06-12 | 2000-09-22 | Configuring both a programmable logic device and its embedded logic with a single serialized configuration bit stream |
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| Publication Number | Publication Date |
|---|---|
| JP2002118459A true JP2002118459A (ja) | 2002-04-19 |
| JP2002118459A5 JP2002118459A5 (ja) | 2008-08-07 |
| JP4898020B2 JP4898020B2 (ja) | 2012-03-14 |
Family
ID=26905824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001176874A Expired - Fee Related JP4898020B2 (ja) | 2000-06-12 | 2001-06-12 | シリアル・デバイスからメモリおよびレジスタをセット・アップする方法 |
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| Country | Link |
|---|---|
| US (2) | US6732263B1 (ja) |
| EP (1) | EP1215586A3 (ja) |
| JP (1) | JP4898020B2 (ja) |
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|---|---|---|---|---|
| JP2008066875A (ja) * | 2006-09-05 | 2008-03-21 | Fuji Xerox Co Ltd | データ処理装置 |
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