JPH04286213A - コンフィグレーション容易なプログラマブルロジックデバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理演算動作がプログ
ラム可能であるプログラマブルロジックデバイス、特に
コンフィグレーション（論理動作の設定）の書き替えが
容易なプログラマブルロジックデバイスに関する。

【０００２】

【従来の技術】近年のデジタル処理技術、半導体技術の
飛躍的な進歩により、各種処理にデジタル処理が採用さ
れ、その論理回路が半導体デバイスによって構成される
ようになってきている。しかし、半導体デバイスを利用
する場合には、その生産効率を考慮すると、大量に生産
する必要があり、１つのデバイスを汎用性を高くすとが
重要となる。このため、ユーザの要求に合わせて、その
動作を設定できるプログラマブルロジックデバイス（Ｐ
ＬＤ）が提案され、広く普及されるようになってきてい
る。

【０００３】このＰＬＤにおいては、その論理動作を設
定するために、複数のコンフィグレーションメモリを有
しており、このコンフィグレーションメモリの記憶内容
を所定のものに設定することにより、全体動作を決定し
ている。

【０００４】そして、通常の場合コンフィグレーション
メモリに設定するデータは、製造時において、外部のＰ
ＲＯＭ（プログラマブル・読出し専用メモリ）に記憶し
ている。そこで、このＰＲＯＭに記憶されているデータ
を電源投入時にコンフィグレーションメモリに入力する
ことにより、ＰＬＤの動作を所望のものとすることがで
きる。

【０００５】

【発明が解決しようとする課題】このように、従来のＰ
ＬＤにおいては、１つの動作を行うだけであり、コンフ
ィグレーションメモリへのデータ設定は、電源投入時に
のみ行っていた。一方、ＰＬＤはコンフィグレーション
を変更すれば、種々の動作が可能であるため、１つのＰ
ＬＤにおいて、複数の処理を行わせることも可能である
。そこで、このような場合には、外部のＰＲＯＭに複数
のコンフィグレーションデータを記憶しておき、動作の
途中において、コンフィグレーションメモリの内容を書
き替えることとなる。

【０００６】ここで、コンフィグレーションメモリに対
するデータの伝送は、通常の場合８ビット程度のデータ
ラインを用い、ここにデータをシリアル伝送することに
より行っている。一方、コンフィグレーションメモリは
、簡単な論理演算を行う場合でも数ｋビット程度の以上
の容量があり、コンフィグレーションメモリの書き替え
を高速に行うことができない。このため、ＰＬＤの動作
を複数のものとした場合には、その書き替えに要する時
間が時間が長く、動作が全体として非常に遅くなってし
まうという問題点があった。

【０００７】本発明は、上記問題点を解決することを課
題としてなされたものであり、コンフィグレーションメ
モリを高速に書き替えることが可能なコンフィグレーシ
ョン容易なプログラマブルロジックデバイスを提供する
ことを目的とする。

【０００８】

【課題を解決するための手段】本発明に係るプログラマ
ブルロジックデバイスは、信号の入出力を行う入出力部
と、この入出力部に接続され、結線を設定可能なコンフ
ィグラブル配線領域と、それぞれがコンフィグラブル配
線領域に接続され、配線領域からの信号を受け入れ、こ
れに対し所定の処理を施し処理結果を配線領域に返す複
数の演算処理セルと、上記コンフィグラブル配線領域の
結線を設定するためのコンフィグレーションデータを複
数パターン記憶するコンフィグレーションデータ記憶部
とを有し、コンフィグレーションデータ記憶部における
パターン指定により、所望のパターンのコンフィグレー
ションを行うことを特徴とする。

【０００９】

【作用】このように、本発明においては、配線領域にお
ける結線を設定するためのコンフィグレーションデータ
を複数パターン、コンフィグレーションデータ記憶部に
記憶している。このため、パターンの指定により、所望
のパターンのコンフィグレーションデータをコンフィグ
レーションデータ記憶部から出力することができる。そ
こで、コンフィグレーションデータ記憶部と配線領域と
の間のバスラインをビット幅の大きなものにしておけば
、高速のコンフィグレーションを行うことができる。 また、外部からの指定は、パターンの指定だけで良いた
め、プログラム実行中における論理演算動作の切替に伴
うコンフィグレーションメモリ書き替えの指令の伝送も
高速に行うことができる。このため、プログラム実行中
にコンフィグレーションをやり直すことが問題なくでき
、１つのＰＬＤで複数の処理を達成することができる。

【００１０】

【実施例】以下、本発明に係るプログラマブルロジック
デバイスについて、図面に基づいて説明する。

【００１１】図１は、実施例の全体構成を示すブロック
図であり、コンフィグラブル配線領域１０は、各データ
伝送ラインの接続手段及びこの接続を制御するためのコ
ンフィグレーションメモリを有している。そして、この
配線領域１０には、外部とのデータ入出力のためのＩ／
Ｏセル１２、内部における単位論理演算動作を実行する
演算処理セルである複数のメガセル１４が接続されてい
る。ここで、このメガセル１４は、加算、乗算、遅延な
どの特定の高度な論理演算を行う回路からなっており、
従来から知られている演算処理セルより高度な演算を行
う大きな回路となっている。

【００１２】そこで、配線領域１０内のコンフィグレー
ションメモリの設定を行えば、Ｉ／Ｏセル１２からのデ
ータが所定の順序でメガセル１４に供給され、所望の演
算処理が行われた結果のデータがＩ／Ｏセル１２に供給
されることとなる。

【００１３】一方、配線領域１０には、マイクロＲＯＭ
２０が接続されており、このマイクロＲＯＭ２０に記憶
されているコンフィグレーションデータが配線領域１０
内のコンフィグレーションメモリに入力され、コンフィ
グレーションが行われる。

【００１４】このコンフィグレーションについて、図２
に基づいて説明する。配線領域１０は、配線を設定する
ために複数メモリセルからなるコンフィグレーションメ
モリ１０ａを有しており、この例では６０×２０＝１２
００ビットとなっている。一方、マイクロＲＯＭ２０に
は、Ａ領域（１．２ｋビット）に積和演算についてのコ
ンフィグレーションデータが記憶されており、Ｂ領域に
は、代数計算のためのコンフィグレーションデータが記
憶されている。そして、コンフィグレーションメモリ１
０ａとマイクロＲＯＭ２０は６０ビットのデータ伝送ラ
インによって接続されている。

【００１５】また、マイクロＲＯＭ２０には、動作制御
部３０が接続されており、この動作制御部３０から演算
形式を変更する指令がきた場合に、マイクロＲＯＭ２０
はコンフィグレーションデータを出力し、配線領域１０
におけるコンフィグレーションを変更する。

【００１６】このように、本実施例によれば、内蔵のマ
イクロＲＯＭに所定の演算のためのコンフィグレーショ
ンデータを複数パターン記憶している。このため、外部
から入力するパターンの指定によって、マイクロＲＯＭ
２０がビット数の大きなデータ伝送ラインを介し配線領
域１０に対しデータを供給でき、高速のコンフィグレー
ションを行うことができる。そこで、プログラム実行時
において、ＰＬＤの論理動作を複数種類切り替えること
も容易であり、それによる演算の遅れはほとんど生じな
い。すなわち、６０ビットのデータ伝送ラインを用いて
、１．２ｋビットのコンフィグレーションデータをシリ
アル転送した場合には２０クロック分の時間でコンフィ
グレーションが終了するため、通常の演算処理に必要な
時間とそれほど差がなく、高速のコンフィグレーション
を行うことができる。

【００１７】さらに、この例においては、演算処理セル
として予め論理動作が設定されているメガセル１４を利
用している。このため、コンフィグレーションが必要な
のは、基本的には配線領域だけであって、通常の論理動
作までコンフィグレーションするＰＬＤに比べコンフィ
グレーションメモリの容量を小さくでき、コンフィグレ
ーションメモリ書き替えの時間の高速化を図ることがで
きる。さらに、メガセル１４の内容は予め決まっている
ため、効率的な回路設計を行うことができ、処理時間の
高速化も図ることができる。

【００１８】積和演算の例 次に、ＰＬＤにおいて、画像処理などで頻繁に使用され
る積和演算を行う例について説明する。例えば、画像デ
ータの量子化や輪郭強調の処理を行う場合には、１つの
画像データを決定する場合に、周辺画素のデータの積和
演算が利用される場合が多く、その場合に下式による演
算が行われる。

【００１９】Ｓ＝Σａｉ　ｂｉ　（ｉ＝０〜ｎ）ここで
、ａ、ｂはそれぞれウェイト及び画像データである。

【００２０】そして、ｉ＝０〜３の４つのデータについ
ての積和演算であればこれを実現するために、次式のよ
うに展開し、 　　Ｓ＝Σ（ａｊ　ｂｊ　＋ａｊ＋１　ｂｊ＋１　＋ａ
ｊ＋２　ｂｊ＋２　＋ａｊ＋３　ｂｊ＋３　）　　　　
　　　　　　　　　　　　ｊ＝０〜ｋ（ｊ＝ｉ／４，ｋ
＝ｎ／４）ハードウェアをこれに対応させる。このため
、ハードウェアとしては、図３に示すように１２個の遅
延器Ｔ、４個の乗算器×、４個の加算器＋が設けられる
。ここで、乗算器の処理時間が４クロック、加算器の処
理時間が１クロックであるとする。なお、全てのレジス
タは、初期動作においてリセットされ、ａ，ｂデータは
、４−ｗａｙインターリーブ形式で入力されると仮定し
ている。また、４つのデータａｊ　〜ａｊ＋３　、ｂｊ
　〜ｂｊ＋３　は同時に入力されるように、各ａ，ｂデ
ータについては４の倍数個毎に入力されるようにあらか
じめ処理してある。

【００２１】そこで、図３の構成によって、ａｊ　ｂｊ
　の乗算が行われ、この結果と前回の演算結果Ｓ´が加
算され、順次ａｊ＋１　ｂｊ＋１　、ａｊ＋２　ｂｊ＋
２　、ａｊ＋３ｂｊ＋３　が加算されていき４つのデー
タについての演算結果が得られる。そして、このサイク
ルをｋ回繰り返すことによって、積和演算結果であるＳ
を出力することができる。なお、遅延器Ｔは、フリップ
フロップなどで構成された信号を１クロック分遅延させ
るものであり、これによって上述の加算器＋における加
算のタイミングが調整されている。

【００２２】そして、この実施例においては、乗算器×
、加算器＋、遅延器Ｔをそれぞれメガセル１４として予
め構成してある。このため、配線領域１０においては、
このメガセル１４に対する配線の設定をコンフィグレー
ションメモリのデータ内容の設定により行えば良い。こ
の具体的な配線の構成について図４に示す。

【００２３】乗算器×、加算器＋は、それぞれ左側の２
本が入力ラインであり、右側の１本が出力ラインである
。また、遅延器Ｔは左側が入力ラインであり、右側が出
力ラインである。そこで、４つの乗算器×を用い、上述
のａ、ｂの乗算を行い、４つの加算器＋を用い、それぞ
れの演算結果の加算を行う。また、これら演算のタイミ
ングの設定を遅延器Ｔによって行っている。そこで、こ
の構成により、上述の演算式（図３の構成）の演算を達
成することができる。

【００２４】この例では使用していない乗算器×が４つ
あり、これらの乗算器×への接続配線も含めるとその配
線数は乗算器×について２４本、加算器＋について１２
本、遅延器Ｔについて２４本となる。また、データ入力
用の配線は２０本あり、そのうち８本を使用している。

【００２５】なお、これらの配線は全て８ビットとする
が、信号の伝達を行う場合には、８ビットの配線全てに
ついて接続を行うため、この８ビットの配線同士の接続
を決定するためのコンフィグレーションメモリはそれぞ
れ１つあれば良い。このため、この例において必要なコ
ンフィグレーションメモリは１．２ｋビットとなってい
る。

【００２６】従って、上述のマクイロＲＯＭ２０の領域
Ａにおいて、１．２ｋ分のデータが記憶されており、こ
れを１．２ｋビットのコンフィグレーションメモリに設
定することにより、この例におけるコンフィグレーショ
ンを達成することができる。 代数計算の例 次に、代数多項式についての演算例について説明する。 この例では、 　　Ｓ＝Σａｉ　ｈｉ　（ｉ＝０〜ｎ）　　　　＝Σ（
ａｊ　ｈｊ　＋ａｊ＋１　ｈｊ　・ｈ＋ａｊ＋２　ｈｊ
　・ｈ２　＋ａｊ＋３　ｈｊ　・ｈ３　）　　ｊ＝０〜
ｋ（ｊ＝ｉ／４，ｋ＝ｎ／４）を求める。この場合の回
路は、図５に示すように所定数の乗算器×、加算器＋、
遅延器Ｔを組み合せたものとなる。この例においてもデ
ータは４つ毎に入力され、４つ毎の演算をｋ回繰り返す
ことによりｉ＝０〜ｎまでの代数多項式の演算を行うこ
とができる。

【００２７】そして、このような演算を行うために、配
線領域におけるコンフィグレーションは、図６に示した
ように行われる。そして、この場合においても、１．２
ｋビットのコンフィグレーションメモリに対し、それぞ
れ接続、または非接続（１，０）のデータを入力するこ
とにより接続を設定できる。そこで、マイクロＲＯＭ２
０において、Ｂ領域にこの設定についてのデータを記憶
しておけば、これを動作制御回路１８からの指令により
転送し、コンフィグレーションを行うことができる。

【００２８】システム構成例 図７に本実施例に係るＰＬＤを用いたシステム構成例を
示す。このように、システム全体の制御を行うＣＰＵ１
０２と演算処理動作等のインストラクションを記憶する
インストラクションＲＡＭ１０４と、処理におけるデー
タの記憶を行うデータＲＡＭ１０６と、所定の演算の際
に直接データＲＡＭ１０６にアクセスし、この演算処理
を行うＤＭＡコントローラ１０８と、所定の演算処理を
行うＰＬＤ１１０からなっている。

【００２９】そして、このシステムにおいて処理を行う
場合にはＣＰＵ１０２がインストラクションＲＡＭ１０
４を解読しその動作を順次実行していく。そこで、デー
タＲＡＭ１０６のデータを読み出し、これについての処
理を行いデータＲＡＭ１０６に入力する。ここで、イン
ストラクションにおいて所定の演算動作を行う場合には
、ＤＡＭコントローラ１０８は、データＲＡＭ１０６の
データをＰＬＤ１１０に直接供給する。そして、ＰＬＤ
１１０は上述のような積和演算、代数演算を行い、演算
結果のデータをデータＲＡＭ１０６に返す。従って、こ
の特定された演算については非常に高速のデータ処理を
行うことができる。

【００３０】そして、このような演算が終った場合には
、ＣＰＵ１０２はインストラクションＲＡＭ１０４の次
のインストラクションの実行に移る。

【００３１】このようにして本実施例に係るＰＬＤを用
いて各種の演算処理を高速に行うことができる。そして
、インストラクションＲＡＭ１０４に記憶されているイ
ンストラクションが、ＰＬＤ１１０におけるコンフィグ
レーションデータの書き替えについての指令であった場
合には、ＣＰＵ１０２はＰＬＤの動作制御部３０にこの
指令を供給し、動作制御部３０は上述のようにしてマイ
クロＲＯＭ２０に記憶されているコンフィグレーション
データを配線領域１０のコンフィグレーションメモリに
設定し、コンフィグレーションメモリの書き替えを行う
。そこで、この実施例のＰＬＤを利用すれば、１つのＰ
ＬＤによって、複数の所定の演算処理をデータＲＡＭ１
０６にダイレクトにアクセスし処理することができる。 これによって、ＣＰＵ１０２が演算する場合に比べ高速
の演算処理を行うことができ、システム全体としての処
理速度、効率の上昇を図ることができる。

【００３２】

【発明の効果】以上説明したように、本発明に係るコン
フィグレーション容易なＰＬＤによれば、コンフィグレ
ーションデータの書替えが容易に行えるため、複数種類
のＰＬＤとして機能することができ、システムの簡略化
、高速化を図ることができる。

【図面の簡単な説明】

【図１】実施例に係るプログラマブルロジックデバイス
の全体構成を示すブロック図である。

【図２】コンフィグレーションデータの転送構成を示す
ブロック図である。

【図３】積和演算に必要な構成を示す構成図である。

【図４】積和演算のための配線状態を示す構成図である
。

【図５】代数多項式演算のための構成を示す構成図であ
る。

【図６】代数多項式演算のための配線構成を示す構成図
である。

【図７】実施例に係るＰＬＤを用いたシステム構成図で
ある。

【符号の説明】

１０　　配線領域 １４　　メガセル ２０　　マイクロＲＯＭ

Claims (1)

【特許請求の範囲】
1. 【請求項１】信号の入出力を行う入出力部と、この入出
   力部に接続され、結線を設定可能なコンフィグラブル配
   線領域と、それぞれがコンフィグラブル配線領域に接続
   され、配線領域からの信号を受け入れ、これに対し所定
   の処理を施し処理結果を配線領域に返す複数の演算処理
   セルと、上記コンフィグラブル配線領域の結線を設定す
   るためのコンフィグレーションデータを複数パターン記
   憶するコンフィグレーションデータ記憶部と、を有し、
   コンフィグレーションデータ記憶部におけるパターン指
   定により、所望のパターンのコンフィグレーションを行
   うことを特徴とするコンフィグレーション容易なプログ
   ラマブルロジックデバイス。