JPH04278721A

JPH04278721A - メガセル版プログラマブルロジックデバイス

Info

Publication number: JPH04278721A
Application number: JP3041636A
Authority: JP
Inventors: Makoto Sakamoto; 誠坂本
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1991-03-07
Filing date: 1991-03-07
Publication date: 1992-10-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理演算動作がプログ
ラム可能であるプログラマブルロジックデバイス、特に
高速な演算動作が行えるものに関する。

【０００２】

【従来の技術】近年のデジタル処理技術、半導体技術の
飛躍的な進歩により、各種処理にデジタル処理が採用さ
れ、その論理回路が半導体デバイスによって構成される
ようになってきている。しかし、半導体デバイスを利用
する場合には、その生産効率を考慮すると、大量に生産
する必要があり、１つのデバイスを汎用性を高くするこ
とが重要となる。このため、ユーザの要求に合わせて、
その動作を設定できるプログラマブルロジックデバイス
（ＰＬＤ）が提案され、広く普及されるようになってき
ている。

【０００３】このような従来のＰＬＤは、通常４入力１
出力程度の小規模な論理演算要素を有し、非常に簡単な
演算を行うマクロセルを多数有している。そして、１つ
のマクロセルの出力を他のマクロセルに入力し、演算を
重ねることによって、加算、乗算等の論理演算を達成し
ている。

【０００４】一方、このマクロセル内の論理演算要素自
体もその内部の結線を決定するコンフィグレーションメ
モリの記憶内容によってその動作を設定できるようにな
っている。また、マクロセルに接続する入出力データラ
インは、全て配線領域を介し行われる。そこで、配線領
域において、Ｉ／Ｏセルと接続された配線と入出力デー
タラインとの接続点にコンフィグレーションメモリによ
ってその接続のオンオフが決定できるスイッチが設けら
れ、対応するコンフィグレーションメモリのデータ内容
の設定によって結線を決定し、全体としての動作内容を
設定していた。

【０００５】

【発明が解決しようとする課題】しかし、このような従
来のＰＬＤは、汎用性が非常に高くなってはいるが、複
雑な論理演算や数値処理を行う場合には、マクロセルを
多段に接続しなければならない。そして、この場合には
必ず配線領域を介しデータの伝送が行われる。従って、
演算が細切れとなり、全体として演算が低速になってし
まうという問題点があった。

【０００６】また、低レベルの論理要素であるマクロセ
ルをそれぞれコンフィグレーションして、単一要素を構
成し、これを多数組み合せて全体の演算を行うため、回
路構成の効率が悪く、全体として大きくなってしまい、
１チップに集積しにくくなるという問題点があった。

【０００７】本発明は、上記問題点を解決することを課
題としてなされたものであり、特定の機能をもったメガ
セルをある程度構成しておき、複雑な演算について、高
速で小さな回路によって行うことができるＰＬＤを提供
することを目的とする。

【０００８】

【課題を解決するための手段】本発明に係るメガセル版
プログラマブルロジックデバイスは、信号の入出力を行
う入出力部と、この入出力部に接続され、結線を設定可
能なコンフィグラブル配線領域と、それぞれがコンフィ
グラブル配線領域に接続され、配線領域からの信号を受
け入れこれに対し加算処理を施し加算結果を配線領域に
帰す複数の加算メガセルと、それぞれがコンフィグラブ
ル配線領域に接続され、配線領域からの信号を受け入れ
、これに対し乗算処理を施し、乗算結果を配線領域に返
す複数の乗算メガセルと、コンフィグラブル配線領域に
接続され、配線領域からの信号を受け入れ、これに対し
遅延処理を施し、遅延信号を配線領域に返す複数の遅延
メガセルとを有することを特徴とする。

【０００９】

【作用】このように、本発明によれば、加算メガセル、
乗算メガセル、遅延メガセルを有しているため、通常の
代数演算や積和演算などについて、メガセル同士の配線
を決定するだけで行うことができる。従って、達成でき
る機能はある程度限られるが、達成できるものについて
は高速で効率的な動作を行うことができ、また装置を小
型化できる。

【００１０】

【実施例】以下、本発明の実施例に係るプロクラマブル
ロジックデバイスについて図面に基づいて説明する。図
１は、全体構成を示すブロック図であり、コンフィグラ
ブルな配線領域１０には、複数のメガセル２０及び２つ
のＩ／Ｏセル３０が接続されている。そして、メガセル
２０のうち、８個は乗算器×、４個は加算器＋、１２個
は遅延器Ｔを構成している。そして、乗算器×、加算器
＋はそれぞれ２つの入力信号についての処理を行い、１
つの出力を得るものであり、伝送ラインとして３つの配
線が接続されている。一方、遅延器Ｔは、入力される信
号に所定の遅延をかけて出力するため、入力信号線１本
、出力信号線１本の２本の配線が接続されている。

【００１１】そして、実際に処理を行う場合にはＩ／Ｏ
セル３０を介しデータを入力し、このデータが配線領域
１０を介しメガセル２０に供給され、処理を受けたもの
が配線領域１０に戻される。これらの動作を所定回数繰
り返すことによって、所望の演算を行い、この演算結果
がＩ／Ｏセル３０に返される。そこで、所定の演算を行
った結果がＩ／Ｏセル３０より出力されることとなる。

【００１２】このように、本実施例によればメガセル２
０が，それぞれ予め加算、乗算などの動作が決定された
ものとして構成されている。従って、乗算器×、加算器
＋などを最も効率的な配置、組合せによって構成できる
。このため、各メガセルにおける動作は高速に行え、そ
の面積も小さいものとできる。

【００１３】なお、上述の例においては、メガセル２０
として、乗算器×、加算器＋、遅延器Ｔの３つのみを記
載したが、セレクタ、デコーダ、ＲＡＭなどもメガセル
２０として利用することができる。

【００１４】積和演算の例次に、ＰＬＤにおいて、画像処理などで頻繁に使用され
る積和演算を行う例について説明する。例えば、画像デ
ータの量子化や輪郭強調の処理を行う場合には、１つの
画像データを決定する場合に、周辺画素のデータの積和
演算が利用される場合が多く、その場合に下式による演
算が行われる。

【００１５】Ｓ＝Σａｉ　ｂｉ　（ｉ＝０〜ｎ）ここで
、ａ、ｂはそれぞれウェイト及び画像データである。

【００１６】そして、ｉ＝０〜３の４つのデータについ
ての積和演算であればこれを実現するために、次式のよ
うに展開し、　　Ｓ＝Σａｊ　ｂｊ　＋ａｊ＋１　ｂｊ＋１　＋ａｊ
＋２　ｂｊ＋２　＋ａｊ＋３　ｂｊ＋３　　　　　　　
　　　　　　　　　　　　ｊ＝０〜ｋ（ｊ＝ｉ／４，ｋ
＝ｎ／４）ハードウェアをこれに対応させる。このため
、ハードウェアとしては、図２に示すように１２個の遅
延器Ｔ、４個の乗算器×、４個の加算器＋が設けられる
。ここで、乗算器の処理時間が４クロック、加算器の処
理時間が１クロックであるとする。なお、全てのレジス
タは、初期動作においてリセットされ、ａ，ｂデータは
、４−ｗａｙインターリーブ形式で入力されると仮定し
ている。また、４つのデータａｊ　〜ａｊ＋３　、ｂｊ
　〜ｂｊ＋３　は同時に入力されるように、各ａ，ｂデ
ータについては４の倍数個毎に入力されるようにあらか
じめ処理してある。

【００１７】そこで、図３の構成によって、ａｊ　ｂｊ
　の乗算が行われ、この結果と前回の演算結果Ｓ´が加
算され、順次ａｊ＋１　ｂｊ＋１　、ａｊ＋２　ｂｊ＋
２　、ａｊ＋３ｂｊ＋３　が加算されていき４つのデー
タについての演算結果が得られる。そして、このサイク
ルをｋ回繰り返すことによって、積和演算結果であるＳ
を出力することができる。なお、遅延器Ｔは、フリップ
フロップなどで構成された信号を１クロック分遅延させ
るものであり、これによって上述の加算器＋における加
算のタイミングが調整されている。

【００１８】そして、この実施例においては、乗算器×
、加算器＋、遅延器Ｔをそれぞれメガセル１４として予
め構成してある。このため、配線領域１０においては、
このメガセル１４に対する配線の設定をコンフィグレー
ションメモリのデータ内容の設定により行えば良い。こ
の具体的な配線の構成について図３に示す。

【００１９】乗算器×、加算器＋は、それぞれ左側の２
本が入力ラインであり、右側の１本が出力ラインである
。また、遅延器Ｔは左側が入力ラインであり、右側が出
力ラインである。そこで、４つの乗算器×を用い、上述
のａ、ｂの乗算を行い、４つの加算器＋を用い、それぞ
れの演算結果の加算を行う。また、これら演算のタイミ
ングの設定を遅延器Ｔによって行っている。そこで、こ
の構成により、上述の演算式（図２の構成）の演算を達
成することができる。

【００２０】この例では使用していない乗算器×が４つ
あり、これらの乗算器×への接続配線も含めるとその配
線数は乗算器×について２４本、加算器＋について１２
本、遅延器Ｔについて２４本となる。また、データ入力
用の配線は２０本あり、そのうち８本を使用している。

【００２１】なお、これらの配線は全て８ビットとする
が、信号の伝達を行う場合には、８ビットの配線全てに
ついて接続を行うため、この８ビットの配線同士の接続
を決定するためのコンフィグレーションメモリはそれぞ
れ１つあれば良い。このため、この例において必要なコ
ンフィグレーションメモリは１．２ｋビットとなってい
る。

【００２２】従って、上述のマクイロＲＯＭ２０の領域
Ａにおいて、１．２ｋ分のデータが記憶されており、こ
れを１．２ｋビットのコンフィグレーションメモリに設
定することにより、この例におけるコンフィグレーショ
ンを達成することができる。代数計算の例次に、代数多項式についての演算例について説明する。この例では、　　Ｓ＝Σａｉ　ｈｉ　（ｉ＝０〜ｎ）　　　　＝Σａ
ｊ　ｈｊ　＋ａｊ＋１　ｈｊ　・ｈ＋ａｊ＋２　ｈｊ　
・ｈ２　＋ａｊ＋３　ｈｊ　・ｈ３　　　　　　　　　
ｊ＝０〜ｋ（ｊ＝ｉ／４，ｋ＝ｎ／４）を求める。この
場合の回路は、図４に示すように所定数の乗算器×、加
算器＋、を求める。この場合の回路は、図４に示すよう
に所定数の乗算器×、加算器＋、遅延器Ｔを組み合せた
ものとなる。この例においてもデータは４つ毎に入力さ
れ、４つ毎の演算をｋ回繰り返すことによりｉ＝０〜ｎ
までの代数多項式の演算を行うことができる。

【００２３】そして、このような演算を行うために配線
領域におけるコンフィグレーションは、図５に示したよ
うに行われる。そして、この場合においても、１．２ｋ
ビットのコンフィグレーションメモリに対し、それぞれ
接続または非接続（１，０）のデータを入力することに
より、接続を設定できる。そこで、マイクロＲＯＭ２０
において、Ｂ領域にこの設定についてのデータを記憶し
ておけば、これを動作制御回路１８からの指令により転
送し、コンフィグレーションを行うことができる。

【００２４】システム構成例図６に本実施例に係るＰＬＤを用いたシステム構成例を
示す。このように、システム全体の制御を行うＣＰＵ１
０２と演算処理動作等のインストラクションを記憶する
インストラクションＲＡＭ１０４と、処理におけるデー
タの記憶を行うデータＲＡＭ１０６と、所定の演算の際
に直接データＲＡＭ１０６にアクセスし、この演算処理
を行うＤＭＡコントローラ１０８と、所定の演算処理を
行うＰＬＤ１１０からなっている。

【００２５】そして、このシステムにおいて処理を行う
場合にはＣＰＵ１０２がインストラクションＲＡＭ１０
４を解読しその動作を順次実行していく。そこで、デー
タＲＡＭ１０６のデータを読み出し、これについての処
理を行いデータＲＡＭ１０６に入力する。ここで、イン
ストラクションにおいて所定の演算動作を行う場合には
、ＤＭＡコントローラ１０８は、データＲＡＭ１０６の
データをＰＬＤ１１０に直接供給する。そして、ＰＬＤ
１１０は上述のような積和演算、代数演算を行い、演算
結果のデータをデータＲＡＭ１０６に返す。従って、こ
の特定された演算については非常に高速のデータ処理を
行うことができる。

【００２６】そして、このような演算が終った場合には
、ＣＰＵ１０２はインストラクションＲＡＭ１０４の次
のインストラクションの実行に移る。

【００２７】このようにして本実施例に係るＰＬＤを用
いて各種の演算処理を高速に行うことができる。そして
、インストラクションＲＡＭ１０４に記憶されているイ
ンストラクションが、ＰＬＤ１１０におけるコンフィグ
レーションデータの書き替えについての指令であった場
合には、ＣＰＵ１０２はＰＬＤの動作制御部３０にこの
指令を供給し、動作制御部３０は上述のようにしてマイ
クロＲＯＭ２０に記憶されているコンフィグレーション
データを配線領域１０のコンフィグレーションメモリに
設定し、コンフィグレーションメモリの書き替えを行う
。そこで、この実施例のＰＬＤを利用すれば、１つのＰ
ＬＤによって、複数の所定の演算処理をデータＲＡＭ１
０６にダイレクトにアクセスし処理することができる。これによって、ＣＰＵ１０２が演算する場合に比べ高速
の演算処理を行うことができ、システム全体としての処
理速度、効率の上昇を図ることができる。

【００２８】

【発明の効果】以上説明したように、本発明に係るメガ
セル版プログラマブルロジックデバイスによれば、配線
領域に接続される論理演算要素が乗算器、加算器など高
度な演算を行うもので構成されているため、そのセル内
の構成を効率的なものと高度な演算機能を小型なセルに
おいて高速に行うことができる。

【図面の簡単な説明】

【図１】本発明に係るメガセル版プログラマブルロジッ
クデバイスの構成を示すブロック図である。

【図２】積和演算に必要な構成を示す構成図である。

【図３】積和演算のための配線状態を示す構成図である
。

【図４】代数多項式演算のための構成を示す構成図であ
る。

【図５】代数多項式演算のための配線構成を示す構成図
である。

【図６】実施例に係るＰＬＤを用いたシステム構成図で
ある。

【符号の説明】

１０　　配線領域２０　　メガセル３０　　Ｉ／Ｏセル

Claims

【特許請求の範囲】

【請求項１】信号の入出力を行う入出力部と、この入出
力部に接続され、結線を設定可能なコンフィグラブル配
線領域と、それぞれがコンフィグラブル配線領域に接続
され、配線領域からの信号を受け入れ、これに対し加算
処理を施し加算結果を配線領域に返す複数の加算メガセ
ルと、それぞれがコンフィグラブル配線領域に接続され
、配線領域からの信号を受け入れ、これに対し乗算処理
を施し、乗算結果を配線領域に返す複数の乗算メガセル
と、コンフィグラブル配線領域に接続され、配線領域か
らの信号を受け入れ、これに対し遅延処理を施し、遅延
信号を配線領域に返す複数の遅延メガセルと、を有する
ことを特徴とするメガセル版プログラマブルロジックデ
バイス。