JP2007179172A - 論理回路検証システムおよびその制御方法 - Google Patents

Abstract

【課題】被検証回路をモデリングするデバイス群の接続本数が多く、配線自由度が高く、かつ高速制御が可能な論理検証システムおよび方法を提供する。
【解決手段】プログラム１０５により汎用バス１０１の接続制御が行われ、汎用バスを介して検証用デバイス間の所望の結線を設定できる。検証用デバイス間の通信は汎用バス１０１を経由して行われる。クロック生成部１０９からの制御クロックＣＬＫによりデバイス間接続動作の同期が取られる。汎用バスを通して一斉通信も可能となる。
【選択図】図１

Description

本発明は論理回路の検証技術に係り、特に大規模回路の検証用模擬装置、動作模擬方法、動作模擬システムに関する。

ディジタルＬＳＩに実装できる回路規模が年々大きくなるのに伴って、動作検証の高速化が益々重要な課題となっている。検証速度を向上させる一般的な方法は、検証用の回路モデリングデバイスを用いたハードウエアエミュレータを採用することであるが、回路規模が大きくなると、複数の検証用回路モデリングデバイスを接続して動作模擬装置を実現しなければならない。この場合、デバイスの個数をＮ、各デバイスの入出力Ｉ／Ｏピン数をＭとすると、任意の２つのデバイス間の配線数は平均的にＭ／Ｎとなり、デバイス数Ｎが大きくなるに従って配線数が少なくなる。デバイス間の配線数が少なくなることは検証速度の低下を意味する。

そこで、実効的にバンド幅を広げるためのデバイス間接続技術が種々提案されている。たとえば、特開平１１−７３４４０号公報（特許文献１）には、プログラム可能な論理デバイスの間の信号を必要に応じて時分割多重することで、少ない入出力端子数で高速検証を可能にするエミュレーション装置が開示されている（たとえば段落００２２、図７参照）。

また、特開２０００−８１９９３号公報（特許文献２）には、被検証回路を実装するロジックセルアレイ群間に動的に信号の流れを変更できる結線用ＩＣを設けたエミュレータが開示されている。結線用ＩＣを利用することにより、１対１の配線からなる直接接続では実現できない１対多の配線を実現でき、ロジックセルアレイ間の自由な配線構造が可能となる。

さらに、特開平５−２４９１８４号公報（特許文献２）に開示されたハードウエアシミュレータは、プログラマブルロジックデバイスとプログラマブル接続ロジックブロックとを１組とする複数のユニットがデータバスおよびアドレスバスを介して接続された構成を有する。モニタシステムはアドレス信号発生器を有し、データバスに「刺激値」信号を書き込み、アドレス指定されたユニットの出力ラッチ／入力ラッチがデータバスに選択的に接続される（たとえば段落００２３〜００２５、図３、図４参照）。

特開平１１−７３４４０号公報 特開２０００−８１９９３号公報 特開平５−２４９１８４号公報

しかしながら、特許文献１に記載されたように時分割多重化を利用しても、配線数は多重度に対して線形で増加するだけであり、被検証回路を実装するデバイスの数が多くなると、相対的に各デバイス間の配線本数が小さくなってしまう。また特許文献２に記載されたようにセルアレイ間に結線用ＩＣを設けた構成は配線構造の自由度が増大するだけで実際の配線数が増えるわけではない。

さらに、これら時分割多重や結線用ＩＣを用いた場合には、１つの被検証回路を実装するデバイスから他のデバイスへの一斉接続が困難である。すべてのデバイスへの一斉接続を実現するためには、デバイスの１対１の接続の組み合わせで実現するか、すべての結線を放射状に接続するかのどちらかが必要となる。１対１の組み合わせで実現する際には、すべてのデバイスを接続するための配線により、デバイス間の配線数がさらに小さくなる。放射状に接続する場合は、その放射状の中心点における分岐による容量増加によって、一斉配線を利用した配線の遅延が非常に大きくなり、割り込みや同期信号として利用することが多い一斉通信の実現形態として不利である。この傾向はどちらの場合も、デバイス数が大きくなるとその傾向が顕著となる。また、時分割多重や結線用ＩＣを用いた場合には、デバイス間の信号伝送時間が大きく異なるので、被検証回路を実装するデバイス間の信号の到着時刻に大きなばらつきが生じる。

特許文献３に記載されたハードウエアシミュレータは、モニタシステムがアドレス信号発生器によりユニットの選択的接続を制御するものであり、ハードウエア制御によりバス接続が制御される。しかしながら、このようなハードウエア制御によるバス接続では制御時間が長くなり実用的な論理検証装置を得ることができない。

本発明は、被検証回路をモデリングするデバイス群の接続本数が多く、配線自由度が高く、かつ、高速制御可能な論理検証システムおよび方法を提供することを目的とする。

さらに本発明は、デバイス数が増大してもデバイス間の同期が容易に達成できる論理検証システムおよび方法を提供することを目的とする。

本発明によればプログラム制御により汎用バスの接続制御が行われる。すべての検証用デバイス間の通信は汎用コンピュータを経由して行われる。また、検証用デバイス間の同期を取るために、汎用バスから出力される制御クロックによりデバイス間接続動作が実行される。さらに、汎用バスを介してコンピュータ側から全ての検証用デバイスへの一斉通信あるいはその逆方向の一斉通信が可能である。

本発明による論理検証装置およびシステムは、被検証回路を模擬的に実現するための複数の検証用デバイスと、複数の検証用デバイスを接続するための汎用バスと、汎用バスを制御して所望のデバイス間通信を実現するプログラム制御手段と、を有することを特徴とする。

好ましくは、汎用コンピュータの汎用バスおよびプログラム制御プロセッサを利用し、プログラム制御プロセッサが与えられたデバイス間接続プログラムを実行することで任意の結線構造を設定する。さらに、複数の検証用デバイスの動作は、プログラム制御プロセッサからの制御クロックにより同期することが望ましい。

汎用バスを介して複数の検証用デバイスの全てに対して、あるいは、全ての検証用デバイスからコンピュータに対して、クロック信号や制御信号などの一斉通信を行うように制御することも可能である。デバイス間接続プログラムとしては、アプリケーション用プログラム、デバイスドライバ用プログラムおよびハンドラ用プログラムを選択可能に設定することもできる。

本発明によれば、汎用バスのソフトウエア制御によりデバイス間接続を実現するので柔軟な対応が可能であり、論理回路検証装置として極めて使い良いものとなる。

また、結線前に制御クロックを検証用デバイスへ伝達するので、複数の検証用デバイスの動作をプログラム制御プロセッサからの制御クロックにより同期させることができ、通信の終了を検証用デバイスで判定することができる。

さらに、被検証回路を実装するモデリングデバイス間の配線数が従来の技術に比べて格段に大きくなる。すなわち、コンピュータの汎用バスから見て検証用デバイスはアドレス空間として見えるため、汎用バスとデバイス間は、Ｐビットのアドレスの場合、２^Pという非常に大きな配線を確保することができる。

また１つの検証用デバイスから他の複数の検証用デバイスへの一斉接続も容易となり、さらにコンピュータから全ての検証用デバイスＤ₁−Ｄ_Nへの一斉送信あるいは全ての検証用デバイスＤ₁−Ｄ_Nからコンピュータへの一斉送信も可能となる。

図１は本発明の一実施形態による論理回路検証システムの構成を示すブロック図である。本実施形態では、プログラム制御により動作するコンピュータ１とコンピュータ１の汎用バス１０１に接続された複数（Ｎ個）の検証用ユニットとからなる。

汎用バス１０１はコンピュータ１の汎用バスである。汎用バス制御部１０２は、汎用バスメモリ１０３を用いて後述するプログラムにより汎用バス１０１のバス制御を行う。汎用バスメモリ１０３は、アドレスおよびデータの読み書きができるバス制御用の記録領域であり、このアドレスとデータの関係を使ってコンピュータ１の内部信号と各検証用ユニットの間あるいはＮ個の検証用ユニット間の結線を行うことができる。汎用バス１０１の代表的なものはＰＣＩ、ＰＣＩＸ、ＰＣＩ−Ｅｘｐｒｅｓｓなどである。

Ｎ個検証用ユニットはそれぞれ通信部Ｃ₁−Ｃ_Nと検証用デバイスＤ₁−Ｄ_Nとからなる。検証対象である論理回路のそれぞれの回路要素は検証用デバイスＤ₁−Ｄ_Nに実装されている。通信部Ｃ₁−Ｃ_Nは、それぞれ検証用デバイスＤ₁−Ｄ_Nの信号を汎用バス１０１のアドレスに変換することで各検証用デバイスを汎用バス１０１に接続することができる。検証用デバイスＤ₁−Ｄ_Nは汎用バス１０１のアドレスサイズとデータサイズとを有する必要がある。なお、通信部Ｃ₁−Ｃ_Nの各々は他の検証用ユニットと接続Ｉにより電気的に直接接続されていてもよい。すなわち、汎用バス１０１および直接接続Ｉの両方を用いて論理回路の回路要素を接続することもできる。

汎用バス制御部１０２のバス制御は、上位システム１０４の制御下で行われる。上位システム１０４は、予め与えられたデバイス間接続用プログラム１０５に従って汎用バス制御部１０２を制御する。汎用バス制御部１０２のバス制御により通信部Ｃ_iから汎用バス１０１内で出力先の検証用デバイスＤ_jに結線されるようにプログラムされている場合には、検証用デバイスＤ_iに実装された回路から出た信号は、汎用バス制御部１０２のバス制御により通信部Ｃ_iを経由して汎用バス１０１へ出力され、汎用バス１０１から通信部Ｃ_jを経由して宛先の検証用デバイスＤ_jに伝播するように動作する。どの信号とどの信号を結線するか、結線の時間的順序をどう決定するかは、与えられた結線情報および結線順序情報に基づき汎用バス制御部１０２が制御を行う。

デバイス間接続用プログラム１０５は、ＣＰＵ上で実行されるアプリケーションプログラムであってもよいし、周辺機器を基本ソフト上で動作させるためのデバイスドライバとして提供されてもよい。あるいは、ハンドラとして設定することも可能である。アプリケーションプログラムレベルでのデバイス間接続は、接続変更が容易であるが、通過するコンピュータハードウエアおよびソフトウエアが多いために通信速度が遅くなる。これに対して、ハンドラレベルのデバイス間接続は通信速度が高速である反面、接続変更が容易ではない。したがって、アプリケーション、デバイスドライバおよびハンドラを含む複数種類の接続方法を予め用意しておけば、同じ汎用バスおよび検証ユニットの構成に対して目的に応じた方法でデバイス間接続を実現することができる。

このようにソフトウエア制御によりデバイス間接続を実現することは、柔軟な対応を可能とし、論理回路検証装置として極めて使い良いものとなる。

また、コンピュータの汎用バス１０１を経由して通信する場合は、通信の終了が検証用デバイスで判定することが難しい。そこで、望ましくはアプリケーション、デバイスドライバあるいはハンドラがクロックを供給し、汎用バス経由の通信が終了次第、次のクロックを供給するように汎用バス１０１が制御される。

コンピュータ１の汎用バス１０１から見て検証用デバイスはアドレス空間として見えるため、汎用バス１０１とデバイス間は、Ｐビットのアドレスの場合、２^Pという非常に大きな配線を確保することができ、Ｎ／Ｍの配線数と比べて非常に大きな配線数を得ることができる。また、１対多の接続も汎用バス方式では容易であり、１つの検証用デバイスから他の複数の検証用デバイスへの一斉接続も容易となる。さらに、コンピュータ１から全ての検証用デバイスＤ₁−Ｄ_Nへのクロック信号や制御信号などの一斉送信あるいは全ての検証用デバイスＤ₁−Ｄ_Nからコンピュータ１への一斉送信も可能となる。

図２は本発明の第１実施例による論理回路検証システムの構成を示すブロック図である。本実施例における汎用バス制御部１０２を制御する上位システムは、コンピュータ１の中央演算部（ＣＰＵ）１０６、主メモリ等のランダムアクセスメモリ１０７、デバイス間接続用プログラムを蓄積したメモリ１０８を含む。メモリ１０８には、アプリケーション、デバイスドライバおよびハンドラのそれぞれのレベルのデバイス間接続用プログラムが予め用意されている。なお、図１と同じ機能を有するブロックには同一参照番号を付して説明は省略する。

図３は本実施例による論理回路検証システムの動作を概略的に示すフローチャートである。ここでは検証用デバイスＤ_iからの信号線が、対応する通信部Ｃ_iによって汎用バス１０１のアドレスに変換されているものとする（ｉは１〜Ｎの任意の整数）。

図３において、まず、汎用バス制御部１０２は、検証用デバイスＤ_iの信号を検証用デバイス間に伝達させるために、通信部Ｃ_iにより伝えられた信号線の情報（アドレス）を汎用バスメモリ１０３に書き込む（検証デバイス信号の領域割り当てステップＳ１０）。

次に、コンピュータ１から検証用デバイスＤ_iへ、または検証用デバイスＤ_iからコンピュータ１に信号を伝達させるために、汎用バス制御部１０２は、コンピュータ１の計算機信号（伝達情報）を汎用バスメモリ１０３に書き込む（計算機信号の領域割り当てステップＳ１１）。

検証デバイス信号および計算機信号の領域割り当てが終了すると、汎用バス制御部１０２は、上位システムから与えられる結線情報に基づいて、汎用バスメモリ１０３内に割り当てられた信号と伝達情報とを結線する（結線割り当てステップＳ１２）。

さらに、汎用バス制御部１０２は、結線間の時間的順序関係があれば、結線順序情報に基づいて順序を決定する（結線順序決定ステップＳ１３）。最後に、実際に結線を行い、検証用デバイスＤ_iと汎用バス１０１との間に信号を指定された順序で、指定された信号線どうしを接続する（汎用バス通信ステップＳ１４）。以下、ステップＳ１０〜Ｓ１４を繰り返すことで結線を順次実行する。

このように、デバイス間接続をソフトウエア制御により実現するので、種々の配線構造にも柔軟に対応することができる。たとえば、接続の変更が比較的に多い場合にはアプリケーションプログラムのレベルで接続制御を行い、接続変更よりも速度が重要であればハンドラレベルで接続制御を行うことができる。いずれにしても、上述したように、検証用デバイス間の接続および検証用デバイスとコンピュータ１との間の接続をコンピュータ１の汎用バス１０１を用いて実現するので、検証用デバイス間の配線本数は汎用バス１０１のアドレスの本数で決定され、非常に大きな配線を確保することができる。

コンピュータの汎用バス１０１を経由して通信する場合、通信の終了が検証用デバイスで判定することが難しい。そこで、本発明の第２実施例では、アプリケーション、デバイスドライバあるいはハンドラがクロックを供給し、汎用バス経由の通信が終了次第、次のクロックを供給するように汎用バス１０１が制御される。

図４は本発明の第２実施例による論理回路検証システムの構成を示すブロック図である。本実施例における汎用バス制御部１０２を制御する上位システムは、コンピュータ１の中央演算部（ＣＰＵ）１０６、主メモリ等のランダムアクセスメモリ１０７、デバイス間接続用プログラムを蓄積したメモリ１０８、ＣＰＵ１０６の制御下で動作するクロック生成部１０９を含む。なお、図２と同じ機能を有するブロックには同一参照番号を付して説明は省略する。

クロック生成部１０９は、デバイス間接続用プログラムを実行しているＣＰＵ１０６から指令があると制御クロック信号ＣＬＫを“１”に変化させ、ある一定時間後に“０”に戻すように動作する。まず、ＣＰＵ１０６は、実際に結線を行う前に、クロック生成部１０９から制御クロック信号ＣＬＫを汎用バス１０１および各通信部を経由して検証用デバイスに伝達し、その後で、アドレスとデータの関係を使ってコンピュータ１の内部信号と検証用デバイスとの間あるいは検証用デバイス間の結線を行うように動作する。これにより、それぞれ被検証回路の対応部分を実装した検証用デバイスがクロック同期で動作することが可能となる。

図５は本実施例による論理回路検証システムの動作を概略的に示すフローチャートである。ここでは検証用デバイスＤ_iからの信号線が、対応する通信部Ｃ_iによって汎用バス１０１のアドレスに変換されているものとする。

図５において、まず、汎用バス制御部１０２は、検証用デバイスＤ_iの信号を検証用デバイス間に伝達させるために、通信部Ｃ_iにより伝えられた信号線の情報を汎用バスメモリ１０３に書き込む（検証デバイス信号の領域割り当てステップＳ１０）。

次に、コンピュータ１から検証用デバイスＤ_iへ、または検証用デバイスＤ_iからコンピュータ１に信号を伝達させるために、汎用バス制御部１０２は、コンピュータ１の計算機信号（伝達情報）を汎用バスメモリ１０３に書き込む（計算機信号の領域割り当てステップＳ１１）。

検証デバイス信号および計算機信号の領域割り当てが終了すると、クロック生成部１０９が汎用バス１０１を通じて制御クロック信号ＣＬＫを“１”に立ち上げ、検証用デバイスに伝達する（クロック供給ステップＳ２０）。それから、汎用バス制御部１０２は、上位システムから与えられる結線情報に基づいて、汎用バスメモリ１０３内に割り当てられた信号および伝達情報を結線する（結線割り当てステップＳ１２）。

さらに、汎用バス制御部１０２は、結線間の時間的順序関係があれば、結線順序情報に基づいて順序を決定する（結線順序決定ステップＳ１３）。最後に、実際に結線を行い、検証用デバイスＤ_iと汎用バス１０１との間に信号を指定された順序で、指定された信号線どうしを接続し、それが終了するとクロック生成部１０９は制御クロック信号ＣＬＫを“０”に戻し検証用デバイスに伝達する（汎用バス通信ステップＳ１４）。以下、ステップＳ１０〜Ｓ１４を繰り返すことで結線を制御クロックＣＬＫに同期させて順次実行することができる。

このように、本実施例によれば、コンピュータ１内のクロック生成部１０９を用いて、検証用デバイス間通信の前にクロックの伝達を行うことで各デバイスのクロック同期動作が容易に実現できる。

上述した第１及び第２実施例では、検証対象の論理回路を複数の検証用デバイスに実装し、それらを配線Ｉで接続する他、コンピュータ１の汎用バス１０１と各検証用デバイスの通信部Ｃとを使って接続を行うことができる。通信部Ｃは信号に汎用バス１０１の記憶領域のアドレスを付与する。論理回路の回路要素は検証用デバイスＤに実装されているが、その結線は汎用バス１０１経由およびデバイス間直接接続Ｉの両方で行うことができる。デバイス間直接の接続Ｉは容易であり電気的に接続するだけで十分である。

上記第２実施例では制御クロック信号ＣＬＫをコンピュータ１の汎用バス１０１を介して検証用デバイスＤ₁−Ｄ_Nへ一斉送信しているが、本発明によれば汎用バス１０１を介してコンピュータ１と検証用デバイスＤ₁−Ｄ_Nとの間の一斉通信を容易に実現することができる。クロック信号に限らず、停止信号などの制御信号をコンピュータ１から検証用デバイスＤ₁−Ｄ_Nへ一斉送信したり、逆に検証用デバイスＤ₁−Ｄ_Nからコンピュータ１へ一斉送信したりすることも汎用バス１０１を制御することで容易に実現可能である。

図６は本発明の第３実施例による論理回路検証システムの動作を概略的に示すフローチャートである。なお図５のフローチャートと同じステップには同一参照符号を付して説明は省略する。

本発明の第３実施例によれば、図６に示すように、計算機信号の領域割り当てステップＳ１１が終了すると、双方向の一斉通信を行い（ステップＳ３１）、続いて上述したクロック供給（ステップＳ２０）を実行し、その後双方向の一斉通信を行う（ステップＳ３２）。双方向の一斉通信では、デバイス間接続用プログラムを実行しているＣＰＵ１０６は、通信部Ｃ₁−Ｃ_Nにそれぞれ接続されている検証用デバイスＤ₁−Ｄ_Nに対して汎用バス１０１を通して停止信号などの制御信号を一斉送信し、逆に、検証用デバイスＤ₁−Ｄ_Nは、それぞれの通信部Ｃ₁−Ｃ_Nから応答信号などの制御信号を汎用バス１０１を通してコンピュータ１へ一斉送信することができる。

本発明は、集積回路の動作・機能を完成した集積回路を使わずに仮想的に検証するエミュレータ装置、シミュレータシステムといった用途に適用できる。また、複数の演算装置を持つ計算機の実装といった用途にも適用できる。

本発明の一実施形態による論理回路検証システムの構成を示すブロック図である。 本発明の第１実施例による論理回路検証システムの構成を示すブロック図である。 第１実施例による論理回路検証システムの動作を概略的に示すフローチャートである。 本発明の第２実施例による論理回路検証システムの構成を示すブロック図である。 第２実施例による論理回路検証システムの動作を概略的に示すフローチャートである。 第３実施例による論理回路検証システムの動作を概略的に示すフローチャートである。

符号の説明

１ コンピュータ
１０１ 汎用バス
１０２ 汎用バス制御部
１０３ 汎用バスメモリ
１０４ 上位システム
１０５ デバイス間接続用プログラム
１０６ ＣＰＵ
１０７ ＲＡＭ
１０８ デバイス間接続用プログラムメモリ
１０９ クロック生成部
Ｃ₁〜Ｃ_N 通信部
Ｄ₁〜Ｄ_N 検証用デバイス

Claims (13)

1. 被検証回路を検証するシステムにおいて、
   前記被検証回路を模擬的に実現するための複数の検証用デバイスと、
   前記複数の検証用デバイスを接続するための汎用バスと、
   前記汎用バスを制御して所望のデバイス間通信を実現するプログラム制御手段と、
   を有することを特徴とする論理回路検証システム。
2. 前記汎用バスおよび前記プログラム制御手段はコンピュータに含まれ、前記プログラム制御手段が与えられたデバイス間接続プログラムを実行することで任意の結線構造を設定することを特徴とする請求項１に記載の論理回路検証システム。
3. 前記複数の検証用デバイスの動作は、前記プログラム制御手段からの制御クロックにより同期することを特徴とする請求項１または２に記載の論理回路検証システム。
4. 前記汎用バスを介して前記プログラム制御手段と前記複数の検証用デバイスとの間で一斉通信を行うことを特徴とする請求項１−３のいずれかに記載の論理回路検証システム。
5. 前記デバイス間接続プログラムとして、アプリケーションプログラム、デバイスドライバプログラムおよびハンドラプログラムを選択可能に格納した記憶手段を更に有することを特徴とする請求項１−４のいずれかに記載の論理回路検証システム。
6. 被検証回路を検証する装置において、
   前記被検証回路を模擬的に実現する複数の検証用デバイスを接続するための汎用バスと、
   前記汎用バスを制御して所望のデバイス間通信を実現するプログラム制御手段と、
   を有することを特徴とする論理回路検証装置。
7. 請求項６に記載の論理回路検証装置を実装したコンピュータ。
8. 被検証回路を模擬的に実現する複数の検証用デバイスを接続するための汎用バスを備えた論理回路検証装置の制御方法において、
   与えられた結線情報に従って前記汎用バスに所望の結線を割り当て、
   割り当てられた結線に従って所望のデバイス間通信を実行する、
   ことを特徴とする論理回路検証装置の制御方法。
9. 前記所望のデバイス間通信は、与えられた結線順序情報に従って結線順序が決定された後に実行されることを特徴とする請求項８に記載の論理回路検証装置の制御方法。
10. 前記汎用バスに所望の結線を割り当てる前に前記汎用バスを通して制御クロックを前記検証用デバイスへ伝達し、
    前記制御クロック伝達後に、前記汎用バスに所望の結線を割り当てる、
    ことを特徴とする請求項８または９に記載の論理回路検証装置の制御方法。
11. 前記汎用バスを介して前記複数の検証用デバイスとの間で一斉通信を行うことを特徴とする請求項８−１０のいずれかに記載の論理回路検証装置の制御方法。
12. 汎用バスを備えたコンピュータに、被検証回路を模擬的に実現する複数の検証用デバイスを接続して論理回路検証を実行させるためのプログラムにおいて、
    与えられた結線情報に従って前記汎用バスに所望の結線を割り当てるステップと、
    割り当てられた結線に従って所望のデバイス間通信を実行するステップと、
    ことを特徴とするプログラム。
13. アプリケーションプログラム、デバイスドライバ用プログラムおよびハンドラ用プログラムのいずれかであることを特徴とする請求項１２に記載のプログラム。
    
    

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