JP6775353B2 - ディレイ可変素子を含むメモリモジュール及びそのディレイ設定方法 - Google Patents

ディレイ可変素子を含むメモリモジュール及びそのディレイ設定方法 Download PDF

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Description

本発明はメモリ装置に係り、より詳しくは、ディレイ可変素子を含むメモリモジュール及びそのディレイ設定方法に関する。
既存のＤＩＭＭ（Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）は信号基板上に搭載された複数のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子を含む。個別的なＤＲＡＭ素子はメモリコントローラに向かう信号ラインに連結される。これを通じて、個々のＤＲＡＭ素子はメモリコントローラからデータを受信するか、或いはメモリコントローラにデータを伝送する。
また、ＤＩＭＭはホストプロセッサからクロック信号を受信する。続いて、クロック信号はＤＩＭＭ内部を通じてＤＲＡＭ素子の各々に伝達される。クロック信号の上昇（Ｒｉｓｉｎｇ）又は下降（Ｆａｌｌｉｎｇ）エッジ（Ｅｄｇｅ）等の事前に決定されたスケジュールにより発生する動作に従って、データを伝送する時、又はデータを受信すると予想される時、クロック信号はＤＲＡＭ素子の動作を誘導（Ｇｕｉｄｅ）して支援する。
しかし、ＤＩＭＭのサイズが大きくなく、信号が光に近い速度により送信されるとしても、相変わらず信号がＤＩＭＭに従って伝送されるのには測定可能である時間が掛かる。光が一歩の距離を移動するのに約１ｎｓｅｃがかかることを思いおこして欲しい。１秒当たり数十億の動作を遂行するコンピュータにおいて、この短い瞬時の時間でさえもＤＩＭＭが動作する方法に対して差異を発生させる。相異なるＤＲＡＭ素子はそれらの信号を各々相異なる時点において受信する。即ち、ＤＲＡＭ素子は到達時間が異なる信号を受信する。ＪＥＤＥＣによって定義されたコマンド／アドレス／クロックバス上のフライ・バイ（Ｆｌｙ−Ｂｙ）ＤＩＭＭ配置構造（Ｔｏｐｏｌｏｇｙ）は、アプリケーションによって定義されたボードチャンネルのスキュー（Ｓｋｅｗ）と結合してコマンドアドレスが異なる時間に到着する現象を引き起こす。このような現象を現在のメモリコントローラは考慮に入れなければならない。また、相異なるＤＩＭＭ設計は相異なるボードチャンネルのスキューを有する。
メモリコントローラは、配置構造に基づいた到着時間の時差範囲及び適正水準のボードチャンネルのスキュー範囲を処理するように設計される。メモリコントローラは特定ＤＩＭＭ及びＤＩＭＭまでの配線（Ｉｎｔｅｒｃｏｎｎｅｃｔ）に対する正確なボードチャンネルのスキューを知るためにトレーニング（Ｔｒａｎｉｎｇ）を遂行する。相異なるメモリコントローラはそれが容認できるボードチャンネルのスキュー範囲に対する相異なる限界値を有する。しかし、すべてのメモリコントローラはＤＩＭＭがある一定のボードチャンネルスキューを有すると予想する。
既存のＤＩＭＭとは対照的に、ＤＩＭＭ ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅｓ）は複数のＤＲＡＭ素子を有しない。ＤＩＭＭ ＳＳＤはすべてのデータを格納する１つのチップのみを有する。結果的に、ＤＩＭＭ ＳＳＤはコマンド／アドレス／クロックスキューを有しない。即ち、すべてのデータは同時に読出されるか、或いは書込まれる。しかし、メモリコントローラはＤＩＭＭがある一定のバイト／ニブル（Ｎｉｂｂｌｅ）スキューを有すると予想しているので、バイト／ニブル配線に対する信号の伝送時間が一斉に揃っていると、却って、これによるノイズが誘発される。また、このようなノイズはシステムの動作に影響を与える。
したがって、ＤＩＭＭ ＳＳＤを、ボードチャンネルのスキューの存在を予測しているメモリコントローラと共に使用するための方法が要求される。
米国特許第７４３４１１４号公報 米国特許第７９７５１６４号公報 米国特許第８０７３０９０号公報 米国特許第８６３１２６７号公報
本発明の目的はＳＳＤを含むＤＩＭＭを支援するために既存ＤＩＭＭのディレイをモデリングして再現するディレイ可変素子を含むメモリモジュール及びそのディレイ設定方法を提供することにある。
本発明の実施形態によるメモリモジュールはコントローラチップ、第１及び第２インターフェイス、複数のデータグループ、複数の可変ディレイ素子、第１及び第２回路網を含む。第１インターフェイスはコントローラチップとホストプロセッサとの間の信号を伝送する。第２インターフェイスは複数のデータグループとホストプロセッサとの間の情報を伝送する。第１回路網はコントローラチップを複数の可変ディレイ素子の各々と連結する。第２回路網は複数の可変ディレイ素子の各々を複数のデータグループの中の１つと連結する。複数の可変ディレイ素子の各々はフライ・バイ（Ｆｌｙ−Ｂｙ）ＤＩＭＭ（Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）配置構造を代替するように決定されたスキューディレイ（Ｓｋｅｗ Ｄｅｌａｙ）を再現するように構成される。
本発明の実施形態による複数のディレイを有するメモリモジュールのディレイ設定方法はＤＩＭＭを調査する段階、一グループの配線と連関したＤＩＭＭ内の複数のディレイを決定する段階、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）を利用するＤＩＭＭを具現するために複数のディレイを有するＤＩＭＭを構成する段階を含む。
本発明によれば、メモリコントローラを使用するシステム上においてＳＳＤを含むＤＩＭＭは既存のＤＩＭＭのように動作する。したがって、ＳＳＤを含むＤＩＭＭが既存のＤＩＭＭチャンネルを利用できる。結果的に、メモリの通信速度が向上する。
本発明の実施例は制限的な方法ではなく、例として図示されており、添付図面において類似な参照番号は類似な要素を示す。
既存のＤＩＭＭを示す図面である。 （Ａ）は、ボードチャンネルスキューがないクロック信号及びメモリチップ信号を示す図面であり、（Ｂ）は、ボードチャンネルのスキューがあるクロック信号及びメモリチップ信号を示す図面である。 本発明の実施形態によるＤＩＭＭの使用を支援するシステムを示す図面である。 図３のＤＩＭＭを詳細に示す図面である。 図４の可変ディレイ素子を詳細に示す図面である。 本発明の実施形態による図３のＤＩＭＭ内の図４の可変ディレイ素子をプログラミングする方法を示す順序図である。 図２乃至図６によるＤＩＭＭを使用する装置を示す図面である。
上記の一般的な説明及び下記の詳細な説明のすべては例示的であることを理解しなければならず、請求する発明の付加的な説明が提供されるとして理解されるべきである。参照符号を本発明の望ましい実施形態に詳細に表示し、その例を参照図面に表示する。可能であるどんな場合にも、同一の参照番号を同一又は類似な部分を参照するために説明及び図面に使用する。
以下においては、ＤＩＭＭを本発明の特徴及び機能を説明するための例として使用する。しかし、この技術分野に熟練した人はここに記載された内容によって本発明の他の長所及び性能を容易に理解できる。また、本発明は他の実施例を通じて具現されるか、或いは適用される。さらに、詳細な説明は本発明の範囲、技術的思想、そして他の目的から相当に逸脱することのない観点及び応用によって修正されるか、或いは変更できる。
図１（Ａ）及び（Ｂ）は既存のＤＩＭＭを示す図面である。図１（Ａ）に、ＵＤＩＭＭ（Ｕｎｒｅｇｉｓｔｅｒｅｄ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）１０５を示した。ＵＤＩＭＭ１０５はＵＤＩＭＭ（Ｕｎｂｕｆｆｅｒｅｄ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）として表現されることもある。これは、ＵＤＩＭＭ１０５が複数のＤＲＡＭモジュールとホストメモリコントローラとの間にレジスタを含んでいないからである。ＵＤＩＭＭ１０５は複数のＤＲＡＭモジュール１１０、１１５、１２０等を含む。
クロック信号のような信号のための１つ又は１つ以上の配線１２５はホストメモリコントローラと複数のＤＲＡＭモジュール１１０、１１５、１２０とを連結する。図１（Ａ）を参照すれば、配線１２５はホストメモリコントローラからＤＲＡＭモジュール１１０に、ＤＲＡＭモジュール１１０からＤＲＡＭモジュール１１５に、ＤＲＡＭモジュール１１５からＤＲＡＭモジュール１２０に連結される。当業者は図１（Ａ）が単なるＵＤＩＭＭ１０５の一例を図示したことが分かる。例えば、ＵＤＩＭＭ１０５は他の何らかの形態のＵＤＩＭＭも含んでもよい。
図１（Ｂ）において、ＲＤＩＭＭ１３０（ＲｅｇｉｓｔｅｒｅｄＤＩＭＭ）を示した。ＲＤＩＭＭ１３０は図１（Ａ）のＵＤＩＭＭ１０５と同様に複数のＤＲＡＭモジュール１１０、１１５、１２０を含む。しかし、ＲＤＩＭＭ１３０はレジスタ１３５を含む。レジスタ１３５はホストメモリコントローラと複数のＤＲＡＭモジュール１１０、１１５、１２０との間のバッファ（Ｂｕｆｆｅｒ）として動作する。
図１（Ａ）において、配線１２５はホストコントローラを複数のＤＲＡＭモジュール１１０、１１５、１２０と順次に連結する。これとは対照的に、図１（Ｂ）においては、配線１４０はレジスタ１３５を一部の複数のＤＲＡＭモジュール１１０、１１５、１２０と連結し、配線１４５はレジスタ１３５を他の一部の複数のＤＲＡＭモジュールと連結する。当業者は図１（Ａ）が単なるＲＤＩＭＭ１３０の一例を図示したことが分かる。例えば、ＲＤＩＭＭ１３０は相異なる何らかの形態のＲＤＩＭＭも含む。
上述したＵＤＩＭＭ１０５及びＲＤＩＭＭ１３０に共通する要素は複数のＤＲＡＭモジュール１１０、１１５、１２０の存在、及び、信号が複数のＤＲＡＭモジュール１１０、１１５、１２０に長さの異なる配線１２５、１４０、１４５に沿って伝送されることである。信号が長さの異なる配線を通じて伝送されるので、信号は複数のＤＲＡＭモジュール１１０、１１５、１２０の各々に異なる時点に到達する。このような現象は複数のＤＩＭＭ１０５、ＲＤＩＭＭ１３０においてバイト／ニブルスキューを引き起こす。
図２（Ａ）はボードチャンネルスキューがないクロック信号及びメモリチップ信号を示す図面である。図２（Ａ）において、クロック信号２０５及びメモリチップ信号２１０を示した。メモリチップ信号２１０は横軸の時間にしたがってメモリチップにクロック信号２０５が到着することを表現するために図示した。理想的な場合、メモリチップ信号２１０は正確にクロック信号２０５と同期する。
但し、現実は理想的ではない。図１（Ａ）、及び（Ｂ）において上述したように、信号は図１（Ａ）のＵＤＩＭＭ１０５内の配線１２５、及び図１（Ｂ）のＲＤＩＭＭ１３０内の配線１４０、１４５に沿って長さの異なる配線を通過して伝送される。結果的に、信号は複数のＤＲＡＭモジュール１１０、１１５、１２０に異なる時点に到達する。
図２（Ｂ）はボードチャンネルのスキューがあるクロック信号及びメモリチップ信号を示す図面である。図２（Ｂ）を参照すれば、複数のメモリチップ信号２１５、２２０、２２５、２３０はクロック信号２０５に対してスキューを有している。また、複数のメモリチップ信号２１５、２２０、２２５、２３０の間にもスキューが存在する。
信号が複数のメモリチップにクロック信号２０５と同期して到着しないので、ホストメモリコントローラは自体的に正確な複数のメモリチップ信号２１５、２２０、２２５、２３０のスキュー値を決定するために自己トレーニングを遂行する必要がある。メモリチップの各々に対するスキューを知るためにホストコントローラが自己トレーニングする過程はよく理解された過程である。
図３は本発明の実施形態によるＤＩＭＭの使用を支援するシステムを示す図面である。図３において、コンピュータシステム３０５を示した。コンピュータシステム３０５はコンピュータ３１０、モニタ３１５、キーボード３２０、そしてマウス３２５を含む。当業者はコンピュータシステム３０５に他の構成要素が含まれることを容易に理解できる。例えば、コンピュータシステム３０５はプリンタ等のＩ／Ｏ装置等をさらに含む。コンピュータシステム３０５は図１に図示した既存の内部構成要素を含む。例えば、既存の内部構成要素はメモリコントローラ３３５が集積されたホストプロセッサ３３０、そしてストレージ３４０等を含む。
図３に図示しないが、当業者はコンピュータシステム３０５がグラフィックカード、モデム等の他の内部構成要素を含むことを容易に理解できる。また、当業者はコンピュータシステム３０５が他のコンピュータシステムと直接的に或いは他のタイプのネットワーク（図示せず）を通じて相互作用できることを容易に理解できる。また、図３はコンピュータシステム３０５を既存デスクトップ（Ｄｅｓｋｔｏｐ）コンピュータとして図示したが、当業者はコンピュータシステム３０５が何らかの形態のマシン又はコンピューティング装置であることを容易に理解できる。例えば、上述したマシン又はコンピューティング装置はラップトップ（Ｌａｐｔｏｐ）コンピュータ、タブレットコンピュータ、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、又はスマートフォン等を含む。
また、コンピュータシステム３０５はＤＩＭＭ３４５を含む。情報を格納するための複数のチップを含むＤＲＡＭのような既存のＤＩＭＭモジュールと異なり、ＤＩＭＭ３４５はすべての情報を格納するための単一チップを含む。すべての情報が単一チップに格納されるので、既存ＤＩＭＭモジュールに影響を及ぼすボードチャンネルスキューを防止する。しかし、上述したようにメモリコントローラ３３５はメモリがボードチャンネルスキューを有すると予想するため、ＤＩＭＭ３４５内のボードチャンネルスキューが存在しない場合、ＤＩＭＭ３４５はメモリコントローラ３３５と正しく連動できない。
図４は図３のＤＩＭＭ３４５を詳細に示す図面である。図４を参照すれば、ＤＩＭＭ３４５はクロック／コマンド／アドレス受信モジュール４０２、複数のデータグループ４０４、４０６、４０８、４１０、４１２、４１４、４１６、４１８、４２０、そして複数の可変ディレイ素子４２２、４２４、４２６、４２８、４３０、４３２、４３４、４３６、４３８を含む。ＤＩＭＭ３４５は図３のホストプロセッサ３３０、及びメモリコントローラ３３５がクロック／コマンド／アドレス受信モジュール４０２と通信するためのインターフェイス４４０を含む。ＤＩＭＭ３４５は図３のホストプロセッサ３３０及びメモリコントローラ３３５と、複数のデータグループ４０４、４０６、４０８、４１０、４１２、４１４、４１６、４１８、４２０、との間のデータ、例えば、データ読出し及び書込み情報を交換するための複数のインターフェイス４４２、４４４、４４６、４４８、４５０、４５２、４５４、４５６、４５８を含む。
また、ＤＩＭＭ３４５は複数の回路網４６０、４６２、４６４、４６６、４６８、４７０、４７２、４７４、４７６、４７８、４８０、４８２、４８４、４８６、４８８、４９０、４９２、４９４を含む。複数の回路網４６０、４６２、４６４、４６６、４６８、４７０、４７２、４７４、４７６、４７８、４８０、４８２、４８４、４８６、４８８、４９０、４９２、４９４はクロック／コマンド／アドレス受信モジュール４０２、複数のデータグループ４０４、４０６、４０８、４１０、４１２、４１４、４１６、４１８、４２０、そして複数の可変ディレイ素子４２２、４２４、４２６、４２８、４３０、４３２、４３４、４３６、４３８を連結する。
複数の可変ディレイ素子４２２、４２４、４２６、４２８、４３０、４３２、４３４、４３６、４３８は複数のデータグループ４０４、４０６、４０８、４１０、４１２、４１４、４１６、４１８、４２０が図１（Ａ）、及び図１（Ｂ）の複数のＤＲＡＭモジュール１１０、１１５、１２０のように動作するようにする。即ち、複数の可変ディレイ素子４２２、４２４、４２６、４２８、４３０、４３２、４３４、４３６、４３８はクロック、伝送データ信号、及び複数のデータグループ４０４、４０６、４０８、４１０、４１２、４１４、４１６、４１８、４２０に対する他の信号の伝送を遅延させる。したがって、ＤＲＡＭモジュールを含む既存のＤＩＭＭのように信号は複数のデータグループ４０４、４０６、４０８、４１０、４１２、４１４、４１６、４１８、４２０によって時差を置いて受信される。これを通じて、ＤＩＭＭ３４５は標準フライ・バイ（Ｆｌｙ−Ｂｙ）配置構造の代わりをする。このような方法は信号無整形性（Ｓｉｇｎａｌ Ｉｎｔｅｇｒｉｔｙ）問題を減らすための向上された信号の伝送を提供し、該当方法が遂行されるバスの最大周波数帯域幅を増加させる。
図４はバイト単位のデータを意味するデータグループ（例えば、複数のデータグループ４０４、４０６、４０８、４１０、４１２、４１４、４１６、４１８、４２０）を図示しているが、これは本発明の一実施例に過ぎない。本発明の他の実施形態は複数のニブル（Ｎｉｂｂｌｅ）、複数のワード（Ｗｏｒｄ）、ダブルワード（Ｄｏｕｂｌｅ Ｗｏｒｄｓ）、或いは他の何らかのサイズのデータグル−プも格納する。
図５は図４の可変ディレイ素子を詳細に示す図面である。図５において、可変ディレイ素子４２２を示した。複数の可変ディレイ素子４２４、４２６、４２８、４３０は類似にデザインされて類似の機能を遂行する。可変ディレイ素子４２２はメモリ素子５０５、ディレイ測定ユニット５１０、そして送信機５１５を含む。メモリ素子５０５はディレイ時間５２０を格納する。ディレイ時間５２０は可変ディレイ素子４２２に対する望む遅延時間を意味する。ディレイ測定ユニット５１０は可変ディレイ素子４２２が適切な信号（例えば、クロック信号又は伝送データ信号）を受信した以後経過した時間を測定する。ディレイ測定ユニット５１０がメモリ素子５０５に格納されたディレイ時間５２０と比較して適切なディレイ時間を測定した場合、送信機５１５は回路網に従って特定データグループ（例えば、図４のデータグループ４０４）に適切な信号を伝送する。
ディレイ測定ユニット５１０が経過した‘時間’を測定すると説明したが、本発明は秒単位又は秒単位の一部（例えば、１ｎｓ）の時間を測定することに限定されない。本発明の実施形態は時間を測定する何らかの方式も含む。例えば、複数のＤＲＡＭモジュールを使用する既存のＤＩＭＭ内の信号が到達時間が異なる伝送形態を再現するために、ディレイ測定ユニット５１０はクロックサイクルの回数、又はクロックサイクルの一部を測定する。他のシステムの各々は異なる速度によって動作するので、クロックサイクルの長さは該当システムに依存する。しかし、このような場合にもクロックサイクルは時間を測定するための１つの方法である。
図６は本発明の実施形態による図３のＤＩＭＭ内の図４の可変ディレイ素子をプログラミングする方法を示す順序図である。
図６（Ａ）を参照すれば、６０５段階において、図１（Ａ）及び（Ｂ）の複数のＤＩＭＭ１０５、ＲＤＩＭＭ１３０等の既存のＤＩＭＭに対する調査が遂行される。これは図１（Ａ）及び（Ｂ）の複数のＤＩＭＭ１０５、ＲＤＩＭＭ１３０の配線に対するボードチャンネルスキューを測定するためである。
６１０段階において、図１（Ａ）及び（Ｂ）の複数のＤＩＭＭ１０５、ＲＤＩＭＭ１３０の配線に対するボードチャンネルスキューが決定される。６１５段階において、ＤＩＭＭ３４５は図１（Ａ）及び（Ｂ）の複数のＤＩＭＭ１０５、ＲＤＩＭＭ１３０に対するＤＩＭＭスキューを具現するようにプログラムされる。
図６（Ｂ）において、ＤＩＭＭ３４５をプログラム（書き込み）する方法を示した。６２０段階において、複数の可変ディレイ素子４２２、４２４、４２６、４２８、４３０、４３２、４３４、４３６、４３８の中にプログラミングを要求する可変ディレイ素子があるか否かを決定する。プログラミングを要求する可変ディレイ素子がない場合（「いいえ」方向）、手続は終了する。プログラミングを要求する可変ディレイ素子がある場合（「はい」方向）、手続は６２５段階に進行する。
６２５段階において、複数の可変ディレイ素子４２２、４２４、４２６、４２８、４３０、４３２、４３４、４３６、４３８の中の１つが選択される。６３０段階において、選択された可変ディレイ素子がプログラムされる。６２０乃至６３０段階を通じて、複数の可変ディレイ素子４２２、４２４、４２６、４２８、４３０、４３２、４３４、４３６、４３８の各々はプログラムされる。
図６（Ａ）及び（Ｂ）を参照すれば、‘プログラミング’は特定可変ディレイ素子を設定することを意味する。ここで、特定可変ディレイ素子は特定ディレイを提供するように設計される。或いは、‘プログラミング’は、例えばＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）を一部変更するようにコーディングして一般的な可変ディレイ素子が使用するディレイのレベルを命令する。ここで、‘プログラミング’はプロセッサ上において実行されるソフトウェアコードのみとして解釈されてはならない。
図６（Ａ）及び（Ｂ）には、１つの実施形態を示した。しかし、当業者は上述した段階の順序を変更するか、一部段階を省略するか、或いは図面に図示していない連結を含んで他の実施形態が具現できることは容易に理解できる。明視的に説明したか否かに関係無く、このようなフローチャートの変形は本発明の実施形態と看做される。
以下において、本発明の特定の実施形態が適用される適切なシステム又はシステムに関する簡略、且つ一般的な説明を提供する。
図７は図２乃至図６によるＤＩＭＭを使用する装置を示す図面である。図７を参照すれば、一般的にシステム３０５はメモリコントローラ３３５及びクロック７０５を含む１つ又は１つ以上のホストプロセッサ３３０を含む。メモリコントローラ３３５及びクロック７０５はシステム３０５の構成要素の動作を調整するために使用される。また、ホストプロセッサ３３０はメモリ７３０（例えば、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＤＩＭＭ、又は他の状態格納媒体）と連結される。ホストプロセッサ３３０は、例えばイーサーネット（Ｅｔｈｅｒｎｅｔ）コネクタのようなネットワークコネクタ７１０及びストレージ３４０と連結される。また、ホストプロセッサ３３０はユーザーインターフェイス７２０及びＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）エンジン７２５を利用して制御されるＩ／Ｏインターフェイスポートが付着されたバス７１５と連結される。
システム３０５は少なくとも部分的に既存の入力装置からの入力によって制御される。例えば、既存の入力装置はキーボード、マウスを含む。または、このような制御は他のマシンから受信されたガイドライン、ＶＲ（Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ）環境との相互作用、生体認識フィードバック、仮想マシン、又は他の入力信号によって遂行される。
ここで、使用された‘システム’という用語は幅広く単一マシン或いはシステム、仮想マシン、又は通信結合マシンのシステム、仮想マシン、又は共に動作する装置を含む。例示的なシステムはパーソナル（Ｐｅｒｓｏｎａｌ）コンピュータ、ワークステーション、サーバー、ポータブル（Ｐｏｒｔａｂｌｅ）コンピュータ、ポケット用（Ｈａｎｄｈｅｌｄ）装置、携帯電話、タブレット等を含む。また、例示的なシステムは自動車、汽車、タクシー等の個人用又は大衆用の交通装置を含む。
システムは内装コントローラ等を含む。例えば、内装コントローラはプログラムが可能であるか、或いは不可能なロジック装置又はアレイ（Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）、内装コンピュータ、スマトカード等を含む。システムは１つ又は１つ以上の遠隔マシンとの１つ又は１つ以上の連結を使用する。例えば、このような連結はネットワークインターフェイス、モデム、又は他の擬似伝達連結を通じてなされる。
システムはイントラネット、インターネット、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）等の物理的及び／又は論理的ネットワーク方法によって相互連結される。当業者はネットワーク通信が多様な有線及び／又は無線近距離又は長距離キャリヤ、及びプロトコルを利用できることを容易に理解できる。例えば、キャリヤ、及びプロトコルはＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）、衛星（Ｓａｔｅｌｌｉｔｅ）、マイクロウェーブ（Ｍｉｃｒｏｗａｖｅ）、ＩＥＥＥ（Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）８０２．１１、Ｂｌｕｅｔｏｏｔｈ（登録商標）、光学、赤外線、ケーブル、レーザー等を含む。
本発明の実施形態は機能、段階、データ構造、アプリケーションプログラムを含む関連データを参照して説明される。機能、段階、データ構造、アプリケーションプログラムはシステムによってアクセスされる場合にシステムがタスクを遂行するか、或いは抽象的なデータタイプ又はローレベル（Ｌｏｗ−Ｌｅｖｅｌ）のハードウェアコンテキスト（Ｃｏｎｔｅｘｔ）を定義するようにする。例えば、上述した関連データはＲＡＭ、ＲＯＭのような揮発性及び／又は不揮発性メモリに格納される。又は、関連データは他のストレージ装置及びそれらの関連ストレージ媒体に格納される。例えば、関連ストレージ媒体はハードドライブ、フロッピーディスク（Ｆｌｏｐｐｙ−Ｄｉｓｋｓ）、光学ストレージ（Ｏｐｔｉｃａｌ Ｓｔｏｒａｇｅ）、テープ（Ｔａｐｅｓ）、フラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）、メモリスティック（Ｍｅｍｏｒｙ Ｓｔｉｃｋｓ）、デジタルビデオディスク（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄｉｓｋｓ）、生体ストレージ（Ｂｉｏｌｏｇｉｃａｌ Ｓｔｏｒａｇｅ）等を含む。
関連データはパケット、シリアル（Ｓｅｒｉａｌ）データ、パラレル（Ｐａｒａｌｌｅｌ）データ、電波信号等の形態に物理的及び／又は論理的ネットワークを含む通信環境を通じて伝送される。また、関連データは圧縮されるか、或いは暗号化された形態により利用される。関連データは分散環境において利用でき、システムアクセスに対して近くに及び／又は遠くに格納される。
本発明の実施例は類型のノントランシトリ（Ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ）のシステムリーダブル（Ｒｅａｄａｂｌｅ）媒体を含む。システムリーダブル媒体は１つ又は１つ以上のプロセッサによって遂行される命令、ここで記述された本発明の要素を遂行する命令により構成された命令を含む。
本発明の実施形態は制限無しに次の例示に拡張できる。
第１例にしたがうＤＩＭＭはコントローラチップ、コントローラチップとホストプロセッサとの間の信号を伝送する第１インターフェイス、複数のデータグループ、複数のデータグループとホストプロセッサとの間の情報を伝送する第２インターフェイス、複数の可変ディレイ素子、コントローラチップを複数の可変ディレイ素子の各々と連結する第１回路網、そして複数の可変ディレイ素子の各々を複数のデータグループの中の１つと連結する第２回路網を含み、複数のデータグループの各々は１つのグループに対する情報の一部を格納し、複数の可変ディレイ素子の各々はフライ・バイ（Ｆｌｙ−Ｂｙ）ＤＩＭＭ配置構造（Ｔｏｐｏｌｏｇｙ）を代替するように決定されたスキューディレイ（Ｓｋｅｗ Ｄｅｌａｙ）を再現するように構成される。
第２例において、ＤＩＭＭは第１例にしたがうＤＩＭＭを含む。複数の可変ディレイ素子の各々はディレイ時間を格納するメモリ素子、ディレイ時間を測定するためのディレイ測定ユニット、ディレイ測定ユニットがディレイ時間を測定した後に信号を伝送する送信機を含む。
第３例において、ＤＩＭＭは第２例にしたがうＤＩＭＭを含む。メモリ素子はクロックサイクルに測定されたディレイ時間を格納するように動作し、ディレイ測定ユニットはクロックサイクルの回数を測定するように動作する。
第４例において、ＤＩＭＭは第１例にしたがうＤＩＭＭを含む。グループはバイト単位の情報を含み、複数のデータグループはＸ８ＤＲＡＭ構成を模擬（Ｓｉｍｕｌａｔｅ）する。
第５例において、ＤＩＭＭは第１例にしたがうＤＩＭＭを含む。グループはニブル単位の情報を含む。複数のデータグループはＸ４ＤＲＡＭ構成を模擬（Ｓｉｍｕｌａｔｅ）する。
第６例において、ＤＩＭＭは第１例にしたがうＤＩＭＭを含む。複数の可変ディレイ素子は選択されたスキューディレイを固定的に再現するように構成される。
第７例において、ＤＩＭＭは第１例にしたがうＤＩＭＭを含む。複数の可変ディレイ素子は選択されたスキューディレイを非固定的に再現するように構成される。
第８例において、ＤＩＭＭは第１例にしたがうＤＩＭＭを含む。複数の可変ディレイ素子は複数のデータグループに対するクロック信号を遅延させる。
第９例において、ＤＩＭＭは第８例にしたがうＤＩＭＭを含む。複数のデータグループは複数の可変ディレイ素子から各々の到達時間が異なるクロック信号を受信する。
第１０例において、ＤＩＭＭは第１例にしたがうＤＩＭＭを含む。複数の可変ディレイ素子は複数のデータグループに対する伝送データ信号を遅延させる。
第１１例において、ＤＩＭＭは第８例にしたがうＤＩＭＭを含む。複数のデータグループは複数の可変ディレイ素子から各々の到達時間が異なる伝送データ信号を受信する。
第１２例にしたがう方法はＤＩＭＭを調査する段階、一グループの配線と連関されたＤＩＭＭ内の複数のディレイを決定する段階、ＳＳＤを利用するＤＩＭＭを具現するために複数のディレイを有するＤＩＭＭを構成する段階を含む。
第１３例において、方法は第１２例にしたがう方法を含む。ＤＩＭＭを構成する段階は前記グループ内の複数のデータグループ上に複数のディレイを再現するようにＤＩＭＭを構成する段階を含む。
第１４例において、方法は第１３例にしたがう方法を含む。前記グループ内の複数のデータグループ上に複数のディレイを再現するようにＤＩＭＭを構成する段階は複数の可変ディレイ素子の中の１つの可変ディレイ素子内に複数のディレイの各々に対するディレイ時間をプログラミングする段階を含む。複数の可変ディレイ素子の各々は複数のデータグループの中の１つと連結される。
第１５例において、方法は第１３例にしたがう方法を含む。前記グループ内の複数のデータグループ上に複数のディレイを再現するようにＤＩＭＭを構成する段階は複数のクロック信号上に複数のディレイを再現するようにＤＩＭＭを構成する段階を含む。複数のクロック信号の各々は複数のデータグループの中の１つに提供される。
第１６例において、方法は第１５例にしたがう方法を含む。複数のクロック信号上の複数のディレイを再現するようにＤＩＭＭを構成する段階は複数のデータグループに対して複数のクロック信号の各々の到達時間が異なるようにＤＩＭＭを構成する段階を含む。
第１７例において、方法は第１３例にしたがう方法を含む。前記グループ内の複数のデータグループ上に複数のディレイを再現するようにＤＩＭＭを構成する段階は複数の伝送データ信号上に複数のディレイを再現するようにＤＩＭＭを構成する段階を含む。複数の伝送データ信号の各々は複数のデータグループの中の１つに提供される。
第１８例において、方法は第１７例にしたがう方法を含む。前記グループ内の複数のデータグループ上に複数のディレイを再現するようにＤＩＭＭを構成する段階は複数のデータグループに対して複数の伝送データ信号の各々の到達時間が異なるようにＤＩＭＭを構成する段階を含む。
本発明を様々な実施形態の観点により説明したが、この技術分野の熟練した技術者は本発明が説明した実施形態に制限されず、添付した請求項の真意及び範囲内における変形及び変更と共に実行できることを認識できる。したがって、説明は制限的ではなく、例示的として看做されるべきである。
１０５ ＵＤＩＭＭ
１１０、１１５、１２０ ＤＲＡＭモジュール
１２５、１４０、１４５ 配線
１３０ ＲＤＩＭＭ
１３５ レジスタ
２０５ クロック信号
２１０、２１５、２２０、２２５、２３０ メモリチップ信号
３０５ コンピュータシステム
３１０ コンピュータ
３１５ モニタ
３２０ キーボード
３２５ マウス
３３０ ホストプロセッサ
３３５ メモリコントローラ
３４０ ストレージ
３４５ ＤＩＭＭ
４０２ クロック／コマンド／アドレス受信モジュール
４０４、４０６、４０８、４１０、４１２、４１４、４１６、４１８、４２０ データグループ
４２２、４２４、４２６、４２８、４３０、４３２、４３４、４３６、４３８ 可変ディレイ素子
４４２、４４４、４４６、４４８、４５０、４５２、４５４、４５６、４５８、４５２、４５４、４５６、４５８ インターフェイス
４６０、４６２、４６４、４６６、４６８、４７０、４７２、４７４、４７６、４７８、４８０、４８２、４８４、４８６、４８８、４９０、４９２、４９４ 回路網
５０５ メモリ素子
５１０ ディレイ測定ユニット
５１５ 送信機
５２０ ディレイ時間
７０５ クロック
７１０ ネットワークコネクタ
７１５ バス
７２０ ユーザーインターフェイス
７２５ Ｉ／Ｏエンジン
７３０ メモリ

Claims (16)

  1. コントローラチップと、
    前記コントローラチップとホストプロセッサとの間の信号を伝送する第１インターフェイスと、
    １つのグループに対する情報の一部をそれぞれ格納する複数のデータグループと、
    前記複数のデータグループと前記ホストプロセッサとの間の情報を伝送する第２インターフェイスと、
    複数の可変ディレイ素子と、
    前記コントローラチップを前記複数の可変ディレイ素子の各々と連結する第１回路網と、
    前記複数の可変ディレイ素子の各々を前記複数のデータグループの中の１つと連結する第２回路網と、を含み、
    前記複数の可変ディレイ素子の各々は、フライ・バイ（Ｆｌｙ−Ｂｙ）ＤＩＭＭ（Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）配置構造（Ｔｏｐｏｌｏｇｙ）を代替するように決定されたスキューディレイ（Ｓｋｅｗ Ｄｅｌａｙ）を再現するように構成され、
    前記決定されたスキューディレイは、ＤＩＭＭに対する調査により決定されることを特徴とするメモリモジュール。
  2. 前記グループは、バイト単位の情報を含み、前記複数のデータグループは、Ｘ８ＤＲＡＭ構成を模擬（Ｓｉｍｕｌａｔｅ）することを特徴とする請求項１に記載のメモリモジュール。
  3. 前記グループは、ニブル単位の情報を含み、前記複数のデータグループは、Ｘ４ＤＲＡＭ構成を模擬することを特徴とする請求項１に記載のメモリモジュール。
  4. 前記複数の可変ディレイ素子は、前記決定されたスキューディレイを固定的に再現するように構成されることを特徴とする請求項１に記載のメモリモジュール。
  5. 前記複数の可変ディレイ素子は、前記決定されたスキューディレイを非固定的に再現するように構成されることを特徴とする請求項１に記載のメモリモジュール。
  6. 前記複数の可変ディレイ素子は、前記複数のデータグループに対するクロック信号を遅延させることを特徴とする請求項１に記載のメモリモジュール。
  7. 前記複数のデータグループは、前記複数の可変ディレイ素子から各々の到達時間が異なるクロック信号を受信することを特徴とする請求項６に記載のメモリモジュール。
  8. 前記複数の可変ディレイ素子は、前記複数のデータグループに対する伝送信号を遅延させることを特徴とする請求項１に記載のメモリモジュール。
  9. 前記複数のデータグループは、前記複数の可変ディレイ素子から各々の到達時間が異なる伝送信号を受信することを特徴とする請求項８に記載のメモリモジュール。
  10. 複数のディレイを有するメモリモジュールのディレイ設定方法において、
    １つのグループの配線と連関したＤＩＭＭ（Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）内の複数のディレイを決定するために前記ＤＩＭＭを調査する段階と、
    ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）を利用するＤＩＭＭを具現するために前記複数のディレイを有する前記ＤＩＭＭを構成する段階と、を含むことを特徴とするディレイ設定方法。
  11. 前記ＤＩＭＭを構成する段階は、前記グループ内の複数のデータグループ上に前記複数のディレイを再現するように前記ＤＩＭＭを構成する段階を含むことを特徴とする請求項１０に記載のディレイ設定方法。
  12. 前記グループ内の複数のデータグループ上に前記複数のディレイを再現するように前記ＤＩＭＭを構成する段階は、複数の可変ディレイ素子の中の１つの可変ディレイ素子内に前記複数のディレイの各々に対するディレイ時間をプログラミングする段階を含み、
    複数の可変ディレイ素子の各々は、前記複数のデータグループの中の１つと連結されることを特徴とする請求項１０に記載のディレイ設定方法。
  13. 前記グループ内の複数のデータグループ上に前記複数のディレイを再現するように前記ＤＩＭＭを構成する段階は、複数のクロック信号上に前記複数のディレイを再現するように前記ＤＩＭＭを構成する段階を含み、
    前記複数のクロック信号の各々は、１つのデータグループに提供されることを特徴とする請求項１１に記載のディレイ設定方法。
  14. 前記複数のクロック信号上に前記複数のディレイを再現するように前記ＤＩＭＭを構成する段階は、前記複数のデータグループに対して前記複数のクロック信号の各々の到達時間が異なるように前記ＤＩＭＭを構成する段階を含むことを特徴とする請求項１３に記載のディレイ設定方法。
  15. 前記グループ内の複数のデータグループ上に前記複数のディレイを再現するように前記ＤＩＭＭを構成する段階は、複数の伝送信号上に前記複数のディレイを再現するように前記ＤＩＭＭを構成する段階を含み、
    複数のクロック信号の各々は、１つのデータグループに提供されることを特徴とする請求項１１に記載のディレイ設定方法。
  16. 前記グループ内の複数のデータグループ上に前記複数のディレイを再現するように前記ＤＩＭＭを構成する段階は、前記複数のデータグループに対して前記複数の伝送信号の各々の到達時間が異なるように前記ＤＩＭＭを構成する段階を含むことを特徴とする請求項１５に記載のディレイ設定方法。
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