KR20020010300A

KR20020010300A - 반도체 소자의 클럭 테스트 장치

Info

Publication number: KR20020010300A
Application number: KR1020000043949A
Authority: KR
Inventors: 이현철; 한종표; 이일훈
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-07-29
Filing date: 2000-07-29
Publication date: 2002-02-04

Abstract

본 발명은 DDR(Double Data rate)레지스터 DIMM(Dual In-line Memory Module)에서의 클럭 스큐(Clock Skew)를 효율적으로 테스트 할 수 있도록한 반도체 소자의 클럭 테스트 장치에 관한 것으로, DDR 방식의 메모리 소자의 클럭을 테스트하기 위하여 CLK 신호를 공급하는 CLK 공급부, /CLK 신호를 공급하는 /CLK 공급부;상기 CLK 신호와 /CLK 신호를 처리하여 동일한 CLK 신호를 출력하는 PLL;상기 PLL에 직렬 연결된 인덕터(L1),저항(R3),인덕터(L2)를 통하여 연결되어 메모리 블록에 클럭 신호(CLK0/CLK0#)를 출력하는 제 1 클럭 출력부;상기 PLL에 직렬 연결된 인덕터(L1),저항(R3),인덕터(L2)를 통하여 연결되어 메모리 블록에 클럭 신호(CLK1/CLK1#)를 출력하는 제 2 클럭 출력부;상기 PLL에 직렬 연결된 인덕터(L1),저항(R3),인덕터(L2)를 통하여 연결되어 메모리 블록에 클럭 신호(CLK2/CLK2#)를 출력하는 제 3 클럭 출력부;상기 PLL에 직렬 연결된 인덕터(L1),저항(R3),인덕터(L3)를 통하여 연결되어 레퍼런스 클럭을 출력하는 레퍼런스 클럭 출력부;상기 PLL에 연결되어 입력과 동일한 skew의 출력을 각각의 메모리 블록에 보내 레퍼런스 클럭과의 플라이트 타임을 비교하는 테스트 로드 블록을 포함하여 구성된다.

Description

반도체 소자의 클럭 테스트 장치{Apparatus for testing clock of semiconductor device}

본 발명은 반도체 소자의 테스트 장치에 관한 것으로, 특히 DDR(Double Data rate)레지스터 DIMM(Dual In-line Memory Module)에서의 클럭 스큐(Clock Skew)를 효율적으로 테스트 할 수 있도록한 반도체 소자의 클럭 테스트 장치에 관한 것이다.

반도체 메모리장치의 데이터 출력의 대역폭(Bandwidth)가 증가함에 따라 클럭의 하이 에지(High Edge)에서만 데이터를 출력하는 SDR(Single Data Rate)방식 대신에 최근에는 클럭의 하이 에지와 로우 에지에서 데이터를 각각 출력하는 DDR(Double Data Rate)방식의 데이터 경로(path)가 요구되고 있다.

상기 DDR 방식의 데이터 패쓰 구성시 메모리 코아(Core) 부분의 동작 속도를 동일하게 두배로 하는 것은 메모리의 동작 타이밍의 마진 확보에 어려움이 있다.

따라서 메모리 코아 부분의 동작속도는 SDR의 경우와 동일하게 하고, 대신에 데이터 라인을 두배로 하여 출력버퍼의 앞단에 SDR에 비하여 두배의 데이터를 갖다 놓은 후 출력버퍼가 클럭의 하이 에지와 로우 에지에서 서로 다른 데이터를 출력하게 하는 2비트 프리패치(Prefetch) 방식의 동작이 필수적이다.

현재 설계되고 있는 대부분의 칩들은 클럭에 동기화된 회로를 가지고 설계되어 있으며, 또한 좀 더 많은 기능들을 하나의 칩에 구현하기 위해 이미 만들어진 여러개의 매크로 블록을 이용하여 칩을 설계한다.

일반적으로 클럭을 사용하여 칩을 설계할 때 클럭의 스큐에 의해 기능이 제대로 수행되지 않는 경우가 있다.

또한, 매크로 블록과 같이 이미 만들어진 블록을 같이 넣어 설계하는 경우에는 매크로 블록 내부에 이미 클럭 트리가 존재하거나, 내부적으로 클럭 딜레이 요소가 있는 경우가 많기 때문에 전체 클럭 스큐에 대한 고려가 어렵다.

특히, 레지스터 DIMM에서 가장 중요시 되는 것이 skew인데, 이 skew를 차세대 메모리인 DDR module에서는 측정할 수 없다.

종래 기술의 CST 보드는 클럭 신호(CLK)만이 클럭 발생기(clock generator)를 통과하기 때문에 DDR과 같이 CLK, /CLK 모두를 사용하는 DRAM에는 사용할 수가 없다.

이와 같은 종래 기술의 반도체 소자의 클럭 테스트 장치는 다음과 같은 문제가 있다.

이는 레지스터 DIMM에서 가장 중요시 되는 것이 skew인데, 이 skew를 차세대 메모리인 DDR module에서는 측정할 수 없다는 것을 의미한다.

본 발명은 이와 같은 종래 기술의 반도체 소자의 클럭 테스트 장치의 문제를 해결하기 위한 것으로, DDR(Double Data rate)레지스터 DIMM(Dual In-line Memory Module)에서의 클럭 스큐(Clock Skew)를 효율적으로 테스트 할 수 있도록한 반도체 소자의 클럭 테스트 장치를 제공하는데 그 목적이 있다.

도 1a는 본 발명에 따른 CST 보드의 구성도

도 1b는 본 발명에 따른 CST 보드의 회로 사양의 예를 나타낸 테이블

도 2는 본 발명의 CST 보드의 각 부분의 기능을 나타낸 구성도

도 3a는 본 발명에 따른 CST 보드의 등가 회로 구성도

도 3b는 등가 회로 소켓의 상세 구성도

- 도면의 주요 부분에 대한 부호의 설명 -

11. CLK 공급부 12. /CLK 공급부

13. PLL 14. 테스트 로드 블록

15. 제 1 클럭 출력부 16. 제 2 출력부

17. 제 3 출력부 18. 레퍼런스 클럭 출력부

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 클럭 테스트 장치는 DDR 방식의 반도체 메모리의 테스트 장치에 있어서,CLK 신호를 공급하는 CLK 공급부, /CLK 신호를 공급하는 /CLK 공급부;상기 CLK 신호와 /CLK 신호를 처리하여 동일한 CLK 신호를 출력하는 PLL;상기 PLL에 직렬 연결된 인덕터(L1),저항(R3),인덕터(L2)를 통하여 연결되어 메모리 블록에 클럭 신호(CLK0/CLK0#)를 출력하는 제 1 클럭 출력부;상기 PLL에 직렬 연결된 인덕터(L1),저항(R3),인덕터(L2)를 통하여 연결되어 메모리 블록에 클럭 신호(CLK1/CLK1#)를 출력하는 제 2 클럭 출력부;상기 PLL에 직렬 연결된 인덕터(L1),저항(R3),인덕터(L2)를 통하여 연결되어 메모리 블록에 클럭 신호(CLK2/CLK2#)를 출력하는 제 3 클럭 출력부;상기 PLL에 직렬 연결된 인덕터(L1),저항(R3),인덕터(L3)를 통하여 연결되어 레퍼런스 클럭을 출력하는 레퍼런스 클럭 출력부;상기 PLL에 연결되어 입력과 동일한 skew의 출력을 각각의 메모리 블록에 보내 레퍼런스 클럭과의 플라이트 타임을 비교하는 테스트 로드 블록을 포함하여 구성되는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 클럭 테스트 장치에 관하여 상세히 설명하면 다음과 같다.

도 1a는 본 발명에 따른 CST 보드의 구성도이고, 도 1b는 본 발명에 따른 CST 보드의 회로 사양의 예를 나타낸 테이블이다.

그리고 도 2는 본 발명의 CST 보드의 각 부분의 기능을 나타낸 구성도이다.

본 발명은 CST(Clock Skew Test)보드가 클럭 신호(CLK)만을 클럭 발생기(clock generator)를 통과시켜 발생하는 문제를 해결하기 위한 것으로, 클럭 발생기를 통과하여 출력되는 두 개의 signal을 PLL(Phase Locked Loop)를 이용하여 출력시킨 것이다.

그 구성은 도 1a에서와 같이, CLK 신호를 공급하는 CLK 공급부(11), /CLK 신호를 공급하는 /CLK 공급부(12)와, 상기 CLK 공급부(11),/CLK 공급부(12)에서 공급되는 CLK 신호와 /CLK 신호를 처리하여 동일한 CLK 신호를 출력하는 PLL(13)과, 상기 PLL(13)에 직렬 연결된 0.5inch의 인덕터(L1), 33Ω의 저항(R3),3.45inch의 인덕터(L2)을 통하여 SDRAM에 클럭 신호(CLK0/CLK0#)를 출력하는 제 1 클럭 출력부(15)와, 상기 PLL(13)에 직렬 연결된 0.5inch의 인덕터(L1), 33Ω의 저항(R3),3.45inch의 인덕터(L2)을 통하여 연결되어 SDRAM에 클럭 신호(CLK1/CLK1#)를 출력하는 제 2 클럭 출력부(16)와, 상기 PLL(13)에 직렬 연결된 0.5inch의 인덕터(L1), 33Ω의 저항(R3),3.45inch의 인덕터(L2)을 통하여 연결되어 SDRAM에 클럭 신호(CLK2/CLK2#)를 출력하는 제 3 클럭 출력부(17)와, 상기 PLL(13)에 직렬 연결된 0.5inch의 인덕터(L1), 33Ω의 저항(R3),6.45inch의 인덕터(L3)을 통하여 레퍼런스 클럭을 출력하는 레퍼런스 클럭 출력부(18)와, 상기 PLL(13)에 직렬 연결된 0.5inch의 인덕터(L1), 33Ω의 저항(R3),3.45inch의 인덕터(L2)을 통하여 연결되는 레퍼런스 CLK(unbuffered) 5/10,레퍼런스 CLK(unbuffered)infi/infi를 포함하고 3inch의 인덕터(L4)의 피드백 커패시터에 의해 입력과 동일한 skew의 출력을 각각의 SDRAM에 보내 레퍼런스 클럭과의 플라이트 타임을 비교하기 위한 테스트 로드 블록(14)과, 상기 CLK 공급부(11)와 /CLK 공급부(12)의 공급 라인 사이에 연결되는 피드백 커패시터를 포함하여 구성된다.

이와 같은 구성을 갖는 본 발명에 따른 CST 보드는 도 2에서와 같은 테스트를 실시할 수 있다.

즉, A의 경우에는 C와의 데이터 경로에 따른 신호 스피드 차이를 테스트할 수 있고, B의 경우에는 비아(Via)에 의한 신호 왜곡을 테스트할 수 있다.

그리고 C의 경우에는 A와의 데이터 토폴로지(data topology)에 따른 스피드 차이를 알 기 위한 것이다.

그리고 D,E의 경우에는 NON symmetric 현상에 의한 신호 특성 파악을 위한 것이고, F,G의 경우에는 신호의 지연 특성을 알기위한 것이다.

본 발명은 클럭 발생기에서 출력된 CLK, /CLK 신호가 PLL(13)를 통해 동일한 CLK 신호가 출력이 되고, 이 신호가 각각의 SDRAM과 REF. CLK에 도달하게 되는데 이때의 SKEW를 측정할 수 있도록한 것이다.

또한 테스트 로드 블록(14)은 레퍼런스 CLK와의 플라이트 타임(flight time)을 비교함으로써 PLL(13)에서 SDRAM까지의 신호 지연 시간(Delay time)을 측정할 수 있다.

본 발명은 클럭 발생기를 통해 출력된 CLK, /CLK 신호를 CLK 드라이버 및 DDR용 PLL(13)을 이용하여 각각의 SDRAM에 동일한 신호를 보내게 된다.

이때 출력되는 CLK, /CLK 신호는 피드백 커패시터(feed back capacitor)를이용하여 조절할 수 있고, PLL의 원리를 이용하여 CST 보드를 구성하여 클럭 발생기에서 출력된 CLK, /CLK 두 신호를 PLL의 입력으로 하고 L4의 feed CAP을 이용하여 입력과 동일한 skew의 출력을 각각의 SDRAM에 보내게 된다.

이때 PLL에서 SDRAM까지의 플라이트 타임을 알아보기 위해서 동일한 로드(load)로 구성된 테스트 로드 블록(14)을 구성하여 레퍼런스 CLK와의 비교를 통해 이 차이로 SDRAM 로드의 플라이트 타임을 알 수 있다.

또한 각각의 SDRAM간의 skew의 차이는 CST 보드의 레퍼런스 CLK을 기준으로 하여 측정한다.

도 3a는 본 발명에 따른 CST 보드의 등가 회로 구성도이고, 도 3b는 등가 회로 소켓의 상세 구성도이다.

본 발명의 클럭 테스트 장치에서 피드백 커패시터가 들어가는 위치에는 양 PAD 사이에 일정한 모양의 소켓을 만들어 CAP값 조정시 수시로 납땜을 하는 일이 없도록 한다.

즉, 도 3a에서와 같은 회로 기판(PCB)를 따로 만들어 선택 스위치(31)(32)로 하여 A+C(직렬), B+C(병렬) 조합을 만들어 원하는 값을 도출해 낼 수 있도록 구성한다.

A,B,C(33)(34)(35)블록의 구성은 도 3b에서와 같다.

즉, PCB 패드(36)(37)의 사이에 스프링 기능을 하는 장치(38a)(38b)를 양단에 구성하고 커패시터 또는 저항이 들어가는 부분(40)의 상측에 덮개(39)를 구성한다.

이를 이용하면 어떤 특정한 부위에서 원하는 신호 파형이 나올때까지 별 어려움없이 부품을 교체해 가며 특성을 쉽게 볼수가 있다.

이와 같은 본 발명에 따른 반도체 소자의 클럭 테스트 장치는 다음과 같은 효과가 있다.

현재 DDR용 CST가 개발되지 않아 발생하는 제품 생산성 저하 문제를 효율적으로 해결할 수 있다.

즉, DDR RDRAM module개발시에 사용할 수가 있어 조기에 차세대 메모리에 적용할 수 있는 PCB,MODULE 개발을 할 수가 있어 경쟁력 확보를 할 수 있다.

Claims

DDR 방식의 반도체 메모리의 테스트 장치에 있어서,

CLK 신호를 공급하는 CLK 공급부, /CLK 신호를 공급하는 /CLK 공급부;

상기 CLK 신호와 /CLK 신호를 처리하여 동일한 CLK 신호를 출력하는 PLL;

상기 PLL에 직렬 연결된 인덕터(L1),저항(R3),인덕터(L2)를 통하여 연결되어 메모리 블록에 클럭 신호(CLK0/CLK0#)를 출력하는 제 1 클럭 출력부;

상기 PLL에 직렬 연결된 인덕터(L1),저항(R3),인덕터(L2)를 통하여 연결되어 메모리 블록에 클럭 신호(CLK1/CLK1#)를 출력하는 제 2 클럭 출력부;

상기 PLL에 직렬 연결된 인덕터(L1),저항(R3),인덕터(L2)를 통하여 연결되어 메모리 블록에 클럭 신호(CLK2/CLK2#)를 출력하는 제 3 클럭 출력부;

상기 PLL에 직렬 연결된 인덕터(L1),저항(R3),인덕터(L3)를 통하여 연결되어 레퍼런스 클럭을 출력하는 레퍼런스 클럭 출력부;

상기 PLL에 연결되어 입력과 동일한 skew의 출력을 각각의 메모리 블록에 보내 레퍼런스 클럭과의 플라이트 타임을 비교하는 테스트 로드 블록을 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 클럭 테스트 장치.
제 1 항에 있어서, 테스트 로드 블록은 PLL에 직렬 연결된 인덕터(L1),저항(R3),인덕터(L2)를 통하여 연결되는 레퍼런스 CLK(unbuffered)5/10과, 레퍼런스 CLK(unbuffered)infi/infi를 포함하고,

인덕터(L4)의 피드백 커패시터를 포함하는 것을 특징으로 하는 반도체 소자의 클럭 테스트 장치.
제 1 항 또는 제 2 항에 있어서, 테스트 로드 블록은 레퍼런스 CLK와의 플라이트 타임(flight time)을 비교함으로써 PLL에서 메모리 블록까지의 신호 지연 시간(Delay time)을 측정하는 것을 특징으로 하는 반도체 소자의 클럭 테스트 장치.
제 1 항에 있어서, CLK 공급부와 /CLK 공급부의 공급 라인 사이에 연결되는 피드백 커패시터를 더 포함하는 것을 특징으로 하는 반도체 소자의 클럭 테스트 장치.
제 1 항 또는 제 2 항에 있어서, 인덕터(L1)는 0.5inch, 인덕터(L2)는 3.45inch, 인덕터(L3)는 6.45inch, 인덕터(L4)는 3inch, 저항(R3)은 33Ω그리고 피드백 커패시터는 10pF의 크기를 갖는 것을 특징으로 하는 반도체 소자의 클럭 테스트 장치.