JP2008298677A - 半導体装置 - Google Patents
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Abstract
【解決手段】入出力端子からデータストローブ信号を受ける初段回路SIからの出力信号IDQSと、入力端子からデータマスク信号を受ける初段回路MIからの出力信号IDMを、第1、第2の入力にそれぞれ受け、制御信号に基づき、第1、第2の入力に受けた信号を第1、第2の出力DQSI、DMIからそのまま出力するか、又は、受けた信号を入れ替えて第2、第1の出力から出力する信号セレクタ回路SELと、データ端子からデータ信号を受ける初段回路DIからの出力信号を受けるバッファ回路BFと、バッファ回路からの信号をラッチするデータラッチ回路DLDと、を備え、データラッチ回路DLDは、信号セレクタ回路SELの第1の出力DQSIからの信号を、ラッチタイミング信号として入力する。
【選択図】図1
Description
入出力端子DQ0〜DQnに対応して設けられ、入出力端子データDQ0〜DQnに入力DINが接続され、基準電圧VREFと比較して出力端子IDQTからそれぞれ信号IDQT0〜IDQTnを出力するレシーバ(入力バッファ)からなる複数(n+1個)の初段回路DIと、
入出力端子DQSに対応して設けられ、ストローブ信号DQSを入力DINに入力し、基準電圧VREFと比較してIDQSを出力するレシーバ回路からなる初段回路SIと、
入力端子DMに対応して設けられ、DM信号を入力し、基準電圧VREFと比較してIDMを出力するレシーバからなる初段回路MIと、
初段回路DIからの信号IDQT0〜IDQTnをそれぞれ入力し、IDQSに応答してラッチし、ラッチデータ(DIR0、DIF0)、…(DIRn、DIFn)を出力する複数のラッチ回路DLDと、
初段回路MIからのIDMをIDQSの立ち上がり、立ち下がりのタイミングでのラッチデータ(DMR、DMF)を出力するラッチ回路DLMと、
を備えている。
入出力端子DQ0〜DQn、DQSは不図示の半導体試験装置のIOピンに接続され、入力端子DMは不図示の半導体試験装置のドライバピンに接続される。
前記信号セレクタ回路の前記第1の出力を、ラッチタイミング信号として入力するラッチ回路と、
入出力端子又は入力端子である第3の端子に接続する第3の初段回路の出力と前記ラッチ回路の入力との間に挿入され、前記信号セレクタ回路での遅延に対応する時間分、前記第3の初段回路からの出力を遅延させる回路と、を備えている。
入出力端子であるデータ端子よりデータ信号を受ける第3の初段回路からの出力信号を受けるバッファ回路と、
前記バッファ回路からの信号をラッチするデータラッチ回路と、
を備え、
前記データラッチ回路は、前記信号セレクタ回路の第1の出力からの信号を、ラッチタイミング信号として入力する。
入出力端子DQSに対応して設けられ、データストローブ信号DQSを入力DINに入力し、基準電圧VREFと比較してIDQSを出力するレシーバ回路からなる初段回路SIと、
入力端子DMに対応して設けられ、DM信号を入力し、基準電圧VREFと比較してIDMを出力するレシーバからなる初段回路MIと、
初段回路DIからの信号IDQT0〜IDQTnをそれぞれ入力する複数(n+1個)のバッファ回路BFと、
初段回路SI、MIからのIDQS、IDMを入力し、制御信号TSELDにより、入力される2信号をそのまま出力するか入れ換えて出力する信号セレクト回路SELと、
バッファ回路BFからの出力信号BD0〜BDnをそれぞれ入力し、信号セレクト回路SELから出力されるDQSIに応答してラッチし、DQSIの立ち上がり、立ち下がりのタイミングでのラッチデータ(DIR0、DIF0)、…(DIRn、DIFn)を出力する複数のラッチ回路DLDと、
信号セレクト回路SELからのDMIをDQSIの立ち上がり、立ち下がりのタイミングでのラッチデータ(DMR、DMF)を出力するラッチ回路DLMと、
を備えている。入出力端子DQ0〜DQn、DQSは不図示の半導体試験装置のIOピンに接続され、入力端子DMは不図示の半導体試験装置のドライバピンに接続される。
TSELD信号を入力して、TSELD信号を反転した信号をTSELDB信号として出力するインバータ1と、
IDQS信号とTSELDB信号を入力し、2つの入力の否定論理積結果をPDQSA信号として出力する2入力NAND2と、
IDM信号とTSELD信号を入力し、2つの入力の否定論理積結果をPDQSB信号として出力する2入力NAND3と、
IDQS信号とTSELD信号を入力し、2つの入力の否定論理積結果をPDMA信号として出力する2入力NAND4と、
IDM信号とTSELDB信号を入力し、2つの入力の否定論理積結果をPDMB信号として出力する2入力NAND5と、
PDQSA信号とPDQSB信号を入力し、2つの入力の否定論理積結果をDQSI信号として出力する2入力NAND6と、
PDMA信号とPDMB信号を入力し、2つの入力の否定論理積結果をDMI信号として出力する2入力NAND7と、
を備えている。
2、3、4、5、6、7 NAND回路
11 テストボード
12 出力群
13 入力群
14 ソケット部
21 半導体試験装置
22 IOピン
22−1 コンパレータ部
22−2 ドライバ部
23 ドライバピン
31 ワイヤ
Claims (5)
- 入出力端子である第1の端子に接続する第1の初段回路から出力される信号と、入力端子である第2の端子に接続する第2の初段回路から出力される信号とを、第1、第2の入力にそれぞれ受け、入力された制御信号に基づき、前記第1、第2の入力に受けた信号を第1、第2の出力からそのまま出力するか、又は、前記第1、第2の入力に受けた信号を入れ替えて第2、第1の出力から出力する信号セレクタ回路と、
前記信号セレクタ回路の前記第1の出力を、ラッチタイミング信号として入力するラッチ回路と、
入出力端子又は入力端子である第3の端子に接続する第3の初段回路の出力と前記ラッチ回路の入力との間に挿入され、前記信号セレクタ回路での遅延に対応する時間分、前記第3の初段回路からの出力を遅延させる回路と、
を備えている、ことを特徴とする半導体装置。 - 入出力端子である第1の端子よりデータストローブ信号を受ける第1の初段回路からの出力信号と、
入力端子である第2の端子よりデータマスク信号を受ける第2の初段回路からの出力信号を、第1、第2の入力にそれぞれ受け、入力された制御信号に基づき、前記第1、第2の入力に受けた信号を第1、第2の出力からそのまま出力するか、又は、前記第1、第2の入力に受けた信号を入れ替えて第2、第1の出力から出力する信号セレクタ回路と、
入出力端子であるデータ端子よりデータ信号を受ける第3の初段回路からの出力信号を受けるバッファ回路と、
前記バッファ回路からの信号をラッチするデータラッチ回路と、
を備え、
前記データラッチ回路は、前記信号セレクタ回路の第1の出力からの信号を、ラッチタイミング信号として入力する、ことを特徴とする半導体装置。 - テスト時、前記第1の端子には、半導体試験装置のIOピンからの信号が供給され、
テスト時、前記第2の端子には、前記半導体試験装置のドライバピンからの信号が供給され、
セットアップ、ホールド特性のテスト時に、前記信号セレクタ回路は、前記制御信号に基づき、前記第1、第2の入力に受けた信号を入れ替えて第2、第1の出力から出力する、ことを特徴とする請求項1又は2記載の半導体装置。 - 前記各初段回路は、レシーバ回路である、請求項1乃至3のいずれか一記載の半導体装置。
- 同期型半導体記憶装置を含む、請求項1乃至4のいずれか一記載の半導体装置。
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