KR100579629B1 - Ｄｄｒ메모리의 데이터 스트로브 신호 제어 장치 - Google Patents

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Abstract

본 발명에 따른 DDR 메모리의 데이터 스트로브 신호 제어 장치는, 원래의 데이터 스트로브 신호를 입력받아 각기 다르게 지연시켜 출력하는 적어도 둘 이상의 지연부들로 구성된 지연 그룹과, 선택 제어 신호를 토대로 지연부들의 출력 중 어느 하나의 출력만을 선택하여 출력하는 선택 수단과, 선택 수단에서 출력되는 데이터 스트로브 신호의 라이징 또는 폴링 에지가 입력 데이터의 중간에 위치하는지를 판단하고, 판단 결과에 의거하여 다른 지연부의 출력을 선택하기 위한 선택 제어 신호를 상기 선택 수단에 출력하거나 선택된 지연부의 출력을 상기 DDR 메모리에 출력시키는 제어부를 포함한다.
이와 같이, 본 발명은 원래의 데이터 스트로브 신호를 서로 다르게 지연되는 다수개의 데이터 스트로브 신호로 변환시켜 제공하고, 제공된 다수의 데이터 스트로브 신호들 중 하나를 선택하여 DDR 메모리에 제공함으로써, 종래 기술과 달리 지연 시간이 맞지 않으면 ASIC 칩을 새로 제작하거나 PCB 보드를 다시 만들어야 하는 필요성이 없기 때문에 제품의 제조 시간과 비용을 줄일 수 있다.

Description

ＤＤＲ메모리의 데이터 스트로브 신호 제어 장치{APPARATUS FOR CONTROLLING A DQS IN A DDR MEMORY}
도 1은 일반적인 DDR 메모리 데이터 쓰기 과정을 설명하기 위한 도면이고,
도 2는 종래의 데이터 스트로브 신호 지연 방법을 설명하기 위한 제 1 예시도이고,
도 3은 종래의 데이터 스트로브 신호 지연 방법을 설명하기 위한 제 2 예시도이고,
도 4는 본 발명의 바람직한 실시 예에 따른 데이터 스트로브 신호 지연을 위한 장치를 도시한 회로도이고,
도 5는 본 발명에 따른 데이터 스트로브 신호 지연 과정을 설명하기 위한 도면이다.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 지연 그룹 110 : 먹스부
120 : 버퍼부 130 : ASIC
본 발명은 DDR 메모리에 관한 것으로, 특히 데이터 쓰기 동작 시 DDR 메모리에 제공되는 데이터 스트로브 신호의 폴링 또는 라이징 에지가 입력 데이터의 중간 부분에 정확하게 위치하도록 데이터 스트로브 신호를 지연시키기 위한 DDR 메모리의 데이터 스트로브 신호 제어 장치에 관한 것이다.
잘 알려진 바와 같이, DDR 메모리는 하나의 클럭 주기에 두개의 데이터를 처리하는 메모리로서, 외부에서 입력되는 클럭의 상승 에지(edge)와 하강 에지에서 데이터를 입출력할 수 있는바, 클럭의 주파수를 증가시키지 않더라도 종래의 SDRAM(Synchronous Dram)에 비하여 두배의 대역폭을 구현할 수 있어 그만큼 고속 동작이 가능한 메모리이다.
한편, 상기한 바와 같이, DDR 메모리는 입력되는 외부 클럭의 상승 에지와 하강 에지에서 데이터를 입출력하는 바, 입출력되는 데이터들의 정확한 타이밍을 메모리 컨트롤러나 중앙 처리 장치로 알려주기 위하여 데이터를 입출력할 때 데이터와 더불어 데이터 스트로브 신호(data strobe signal, 이하 DQS라 함)를 출력한다.
이러한 DDR 메모리에서는 클럭의 상승 에지와 하강 에지 때 각각 데이터를 기록할 수 있으며, 데이터 스트로브 신호(DQS)는, 도 1에 도시된 바와 같이, 커맨드 신호(읽기 또는 쓰기)가 입력된 후 0.75ㅧtCK∼1.25ㅧtCK(clock cycle time) 사이에 입력되며, 바람직하게는 0.5ㅧtCK의 범위 내에서만 나타나게 된다.
여기서, 클럭 사이클 타임(tCK : clock cycle time)이란 DDR 메모리에 공급되는 클럭의 한주기가 진행되는데 소요되는 시간을 뜻한다.
이와 같이 데이터 스트로브 신호(DQS)를 0.5ㅧtCK의 범위내에 출력하기 위해서는 원래의 데이터 스트로브 신호(DQS)를 딜레이시켜서 DDR 메모리에 입력시켜야 한다.
데이터 스트로브 신호를 딜레이시키는 첫 번째 방법은, 도 2에 도시된 바와 같이, 짝수개의 인버터를 원래 데이터 스트로브 신호가 입력되는 입력단에 위치시켜 원래의 데이터 스트로브 신호를 딜레시킨다.
두 번째 방법으로는, 도 3에 도시된 바와 같이, 데이터 스트로브 신호가 발생되는 입력단과 DDR 메모리를 연결시키는 PCB 패턴 위의 연결선에 요청을 만들어서 디렐이시키는 방법 등이 있다.
그러나, 첫 번재 방법의 경우에는 몇 개의 인버터를 사용해서 데이터 스트로브 신호(DQS)를 딜레이시켜야 하는지를 알기 어려운 문제점이 있다.
또한, 두 번째 방법의 경우에는 PCB 라인이 설계되는 보드마다 일정치 않고 사용하는 클럭 또한 제 각각이기 때문에 얼마만큼의 요철을 데이터 스트로브 신호의 입력단과 DDR 메모리 사이에 형성해야하는지를 알기 어려운 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 원래의 데이터 스트로브 신호를 서로 다르게 지연되는 다수개의 데이터 스트로브 신호로 변환시켜 제공하고, 제공된 다수의 데이터 스트로브 신호들 중 하나를 선택하여 DDR 메모리에 제공함으로써, 제품의 제조 시간과 비용을 줄일 수 있는 DDR 메모리의 데이터 스트로브 신호 제어 장치를 제공하고자 한다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 데이터 쓰기 명령에 응답하여 클럭 신호의 라이징 에지와 폴링 에지에 동기화되어 하나의 클럭 신호에 두개의 입력 데이터를 기록하는 DDR 메모리의 데이터 스트로브 신호 제어 장치로서, 입력되는 신호를 각기 다르게 지연시켜 출력하는 다수개의 지연부로 구성되되, 상기 지연부들 중 제 1 지연부는 원래의 데이터 스트로브 신호를 입력받고, 상기 제 1 지연부를 제외한 지연부들은 이전 지연부의 출력 신호를 입력으로 하여 신호를 지연시키는 지연 그룹과, 선택 제어 신호를 토대로 상기 지연부들의 출력 중 어느 하나의 출력만을 선택하여 출력하는 선택 수단과, 상기 선택 수단에서 출력되는 데이터 스트로브 신호의 라이징 또는 폴링 에지가 상기 입력 데이터의 중간에 위치하는지를 판단하고, 상기 판단 결과에 의거하여 다른 지연부의 출력을 선택하기 위한 선택 제어 신호를 상기 선택 수단에 출력하거나 상기 선택된 지연부의 출력을 상기 DDR 메모리에 출력시키는 제어부를 포함한다.
이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 DDR 메모리에 제공되는 데이터 스트로브 신호의 제어 장치를 도시한 블록도이다.
도 1은, 데이터 스트로브 데이터 쓰기 명령에 응답하여 클럭 신호의 라이징 에지와 폴링 에지에 동기화되어 하나의 클럭 신호에 두개의 입력 데이터를 기록하는 DDR 메모리에 제공되는 데이터 스트로브 신호 제어 장치로서, 그 구성은 원래의 데이터 스트로브 신호(DQS_0)를 입력받아 각기 다르게 지연시켜 출력하는 제 1, 2, 3, 4 지연부(100a, 100b, 100c, 100d)들로 구성된 지연 그룹(100)과, 선택 제어 신 호를 토대로 제 1, 2, 3, 4 지연부(100a, 100b, 100c, 100d)들의 출력 중 어느 하나의 출력만을 선택하여 출력하는 선택 수단인 먹스부(110)와, 데이터 쓰기 명령에 따라 원래의 데이터 스트로브 신호(DQS_0)를 발생하고 먹스부(110)에서 출력되는 지연된 데이터 스트로브 신호(Delayer_DQS)를 피드백받아 지연된 데이터 스트로브 신호(Delayed_DQS)의 라이징 또는 폴링 에지가 입력 데이터의 중간에 위치하는지를 판단한 후 이를 토대로 선택 제어 신호를 출력하는 제어 수단인 ASIC(130)를 포함한다. 또한, 지연된 데이터 스트로브 신호의 출력단에는 버퍼부(120)가 구비되어 있다.
ASIC(130)는 지연된 데이터 스트로브 신호(Delayed_DQS)의 라이징 또는 폴링 에지가 입력 데이터의 중간에 위치하지 않은 경우 다른 지연부의 출력을 선택하기 위한 선택 제어 신호를 먹스부(110)에 출력하고, 그렇지 않을 경우 먹스부(110)의 스위칭 동작을 중지시켜 현재 선택되어 지연부의 출력을 DDR 메모리에 출력시킨다.
지연 그룹(100)은 ASIC(130)에서 출력되는 원래의 데이터 스트로브 신호(DQS_0)를 입력받아 지연시켜 출력하는 제 1 지연부(100a)와, 제 1 지연부(100a)의 출력을 입력받아 지연시켜 출력하는 제 2 지연부(100b)와, 제 2 지연부(100c)의 출력을 입력받아 지연시켜 출력하는 제 3 지연부(100c)와, 제 3 지연부(100c)의 출력을 입력받아 지연시켜 출력하는 제 4 지연부(100d)를 포함한다.
이때 제 1 지연부(100a)는 4개의 인버터가 직렬로 연결되어 원래 데이터 스트로브 신호(DQS_0)를 지연시켜 DQS_1 신호를 출력하고, 제 2 지연부(100b)는 DQS_1 신호를 입력받아 직렬 연결된 두개의 인버터로 지연시켜 DQS_2 신호를 출력 하고, 제 3 지연부(100c)는 DQS_2 신호를 입력받아 직렬 연결된 두개의 인버터로 지연시켜 DQS_3 신호를 출력하고, 제 4 지연부(100d)는 DQS_3 신호를 입력받아 직렬 연결된 두개의 인버터로 지연시켜 DQS_4 신호를 출력한다.
즉, 먹스부(110)는 제 1, 2, 3, 4 지연부(100a, 100b, 100c, 100d)에서 출력된 DQS_1, DQS_2, DQS_3, DQS_4 신호 중 어느 하나만을 선택하여 지연된 데이터 스트로브 신호(Delayed_DQS)를 출력한다.
상기와 같은 구성을 갖는 데이터 스트로브 신호 제어 장치의 동작 과정은 도 5를 참조하여 설명한다. 도 5는 본 발명에 따른 데이터 스트로브 신호 제어 장치의 동작 과정을 설명하기 위한 도면이다.
먼저, 데이터 쓰기 명령이 입력되면 ASIC(130)는 원래의 데이터 스트로브 신호(DQS_0)를 생성하여 지연 그룹(100)의 제 1 지연부(100a)에 출력함과 더불어 먹스부(130)에 제 1 지연부(100a)의 출력이 선택되도록 선택 제어 신호를 생성하여 먹스부(110)에 출력한다.
이에 따라 제 1, 2, 3, 4 지연부(100a, 100b, 100c, 100d)는 ASIC(130)에서 출력되는 원래의 데이터 스트로브 신호(DQS_0)에 응답하여, 도 5에 도시된 바와 같이, DQS_1, DQS_2, DQS_3, DQS_4를 출력한다.
먹스부(110)는 지연 그룹(100)의 각 지연부에서 출력되는 DQS_1, DQS_2, DQS_3, DQS_4 신호 중 DQS_1을 지연된 데이터 스트로브 신호(Delayed_DQS)로 하여 출력하고, 지연된 데이터 스트로브 신호(Delayed_DQS)는 ASIC(130)에 피드백된다.
ASIC(130)는 지연된 데이터 스트로브 신호(Delayed_DQS)의 라이징 또는 폴링 에지가 입력 데이터의 중간에 위치하는지를 판단하며, 판단 결과 지연된 데이터 스트로브 신호(Delayed_DQS)의 라이징 또는 폴링 에지가 입력 데이터의 중간에 위치하지 않기 때문에 제 2 지연부(100b)의 출력을 선택하기 위한 선택 제어 신호를 먹스부(110)에 출력한다.
이에 따라 먹스부(110)는 DQS_1, DQS_2, DQS_3, DQS_4 신호 중 DQS_2를 지연된 데이터 스트로브 신호(Delayed_DQS)로 하여 출력하고, 지연된 데이터 스트로브 신호(Delayed_DQS)는 ASIC(130)에 피드백된다.
ASIC(130)는 지연된 데이터 스트로브 신호(Delayed_DQS)의 라이징 또는 폴링 에지가 입력 데이터의 중간에 위치하는지를 판단하며, 판단 결과 지연된 데이터 스트로브 신호(Delayed_DQS)의 라이징 또는 폴링 에지가 입력 데이터의 중간에 위치하기 때문에 먹스부(110)의 스위칭 동작을 정지시킴으로써, 데이터 스트로브 신호 제어 장치는 제 2 지연부(100c)의 출력신호인 DQS_2를 지연된 데이터 스트로브 신호(Delayed_DQS)로 하여 DDR 메모리에 출력한다.
상기와 같이 본 발명의 바람직한 실시 예에서는 지연된 데이터 스트로브 신호(Delayed_DQS)를 피드백받아 지연 그룹(100)의 지연부(100a, 100b, 100c, 100d)들 중 어느 하나의 출력을 선택하기 위한 선택 제어 신호를 먹스부(110)에 출력하는 것으로 예를 들어 설명하였지만, 사용자가 직접 지연 그룹(100)의 지연부(100a, 100b, 100c, 100d)들 중 어느 하나의 출력을 선택하기 위한 신호를 ASIC(130)에 입력할 수 있다.
이상 설명한 바와 같이, 본 발명은 원래의 데이터 스트로브 신호를 서로 다르게 지연되는 다수개의 데이터 스트로브 신호로 변환시켜 제공하고, 제공된 다수의 데이터 스트로브 신호들 중 하나를 선택하여 DDR 메모리에 제공함으로써, 종래 기술과 달리 지연 시간이 맞지 않으면 ASIC 칩을 새로 제작하거나 PCB 보드를 다시 만들어야 하는 필요성이 없기 때문에 제품의 제조 시간과 비용을 줄일 수 있다.
본 발명에 대한 앞의 설명에서는 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.

Claims (5)

  1. 데이터 쓰기 명령에 응답하여 클럭 신호의 라이징 에지와 폴링 에지에 동기화되어 하나의 클럭 신호에 두개의 입력 데이터를 기록하는 DDR 메모리의 데이터 스트로브 신호 제어 장치로서,
    입력되는 신호를 각기 다르게 지연시켜 출력하는 다수개의 지연부로 구성되되, 상기 지연부들 중 제 1 지연부는 원래의 데이터 스트로브 신호를 입력받고, 상기 제 1 지연부를 제외한 지연부들은 이전 지연부의 출력 신호를 입력으로 하여 신호를 지연시키는 지연 그룹과,
    선택 제어 신호를 토대로 상기 지연부들의 출력 중 어느 하나의 출력만을 선택하여 출력하는 선택 수단과,
    상기 선택 수단에서 출력되는 데이터 스트로브 신호의 라이징 또는 폴링 에지가 상기 입력 데이터의 중간에 위치하는지를 판단하고, 상기 판단 결과에 의거하여 다른 지연부의 출력을 선택하기 위한 선택 제어 신호를 상기 선택 수단에 출력하거나 상기 선택된 지연부의 출력을 상기 DDR 메모리에 출력시키는 제어부
    를 포함하는 DDR 메모리의 데이터 스트로브 신호 제어 장치.
  2. 제 1 항에 있어서,
    상기 각 지연부는, 적어도 하나 이상의 인버터로 구성되며, 상기 인버터의 개수가 각기 다른 것을 특징으로 하는 DDR 메모리의 데이터 스트로브 신호 제어 장치.
  3. 제 2 항에 있어서,
    상기 각 지연부의 인버터 개수는, 짝수개이며 직렬 연결되어 있는 것을 특징으로 하는 DDR 메모리의 데이터 스트로브 신호 제어 장치.
  4. 제 1 항에 있어서,
    상기 지연 그룹은,
    상기 원래의 데이터 스트로브 신호를 입력받아 지연시켜 출력하는 제 1 지연부와,
    상기 제 1 지연부의 출력을 입력받아 지연시켜 출력하는 제 2 지연부와,
    상기 제 2 지연부의 출력을 입력받아 지연시켜 출력하는 제 3 지연부와,
    상기 제 3 지연부의 출력을 입력받아 지연시켜 출력하는 제 4 지연부
    를 포함하는 것을 특징으로 하는 DDR 메모리의 데이터 스트로브 신호 제어 장치.
  5. 제 3 항에 있어서,
    상기 제 1 지연부는, 4개 인버터가 직렬 연결되어 있으며, 상기 제 2, 3, 4 지연부는 2개의 인버터가 직렬 연결되어 있는 것을 특징으로 하는 DDR 메모리의 데이터 스트로브 신호 제어 장치.
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