KR20200129588A - 메모리 시스템 및 그것의 동작방법 - Google Patents

메모리 시스템 및 그것의 동작방법 Download PDF

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Abstract

본 발명의 실시 예들에 따른 메모리 시스템에 있어서, 메모리; 및 상기 메모리로 데이터 스트로브 신호(Data Strobe Signal: DQS); 및 인터널 데이터 스트로브 신호에 동기화된 데이터를 제공하는 컨트롤러를 포함하되, 상기 컨트롤러는 상기 데이터 스트로브 신호를 생성하는 신호 생성부, 입력된 상기 데이터 스트로브 신호를 반전 신호에 기초하여, 상기 데이터 스트로브 신호와 동일한 위상을 가지는 비반전 데이터 스트로브 신호와 상기 데이터 스트로브 신호와 반전된 위상을 가지는 반전 데이터 스트로브 신호 중 어느 하나를 선택적으로 출력하는 반전부, 상기 반전 또는 비반전 데이터 스트로브 신호를 지연 신호에 기초하여 위상을 지연시켜 상기 인터널 데이터 스트로브 신호를 출력하는 지연부 및 상기 동기화된 데이터에 대한 검증 동작을 수행하고, 상기 검증 동작의 결과에 따라 상기 반전 신호 및 상기 지연 신호를 생성하는 트레이닝부를 포함하며, 상기 트레이닝부는 상기 검증 동작이 패스되는 경우, 상기 반전부가 상기 반전 데이터 스트로브 신호를 출력하도록 상기 반전 신호를 생성하고, 상기 검증 동작이 실패할 때까지 상기 지연 신호의 값을 증가시켜 상기 지연 신호를 생성하고, 상기 검증 동작이 실패하면 상기 반전부가 상기 비반전된 데이터 스트로브 신호를 출력하도록 상기 반전 신호를 생성하는 메모리 시스템이 개시된다.

Description

메모리 시스템 및 그것의 동작방법 {MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 데이터 처리 시스템에 관한 것으로, 보다 구체적으로는 트레이닝 동작을 효율적으로 수행하기 위한 메모리 시스템 및 그것의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용할 수 있다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 트레이닝 동작을 수행하여 데이터 스트로브 신호의 샘플링 포인트가 인터널 데이터 스트로브 신호의 시간 주기의 중심에 위치하도록 동기화할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템에 있어서, 메모리; 및 상기 메모리로 데이터 스트로브 신호(Data Strobe Signal: DQS); 및 인터널 데이터 스트로브 신호에 동기화된 데이터를 제공하는 컨트롤러를 포함하되, 상기 컨트롤러는 상기 데이터 스트로브 신호를 생성하는 신호 생성부, 입력된 상기 데이터 스트로브 신호를 반전 신호에 기초하여, 상기 데이터 스트로브 신호와 동일한 위상을 가지는 비반전 데이터 스트로브 신호와 상기 데이터 스트로브 신호와 반전된 위상을 가지는 반전 데이터 스트로브 신호 중 어느 하나를 선택적으로 출력하는 반전부, 상기 반전 또는 비반전 데이터 스트로브 신호를 지연 신호에 기초하여 위상을 지연시켜 상기 인터널 데이터 스트로브 신호를 출력하는 지연부 및 상기 동기화된 데이터에 대한 검증 동작을 수행하고, 상기 검증 동작의 결과에 따라 상기 반전 신호 및 상기 지연 신호를 생성하는 트레이닝부를 포함하며, 상기 트레이닝부는 상기 검증 동작이 패스되는 경우, 상기 반전부가 상기 반전 데이터 스트로브 신호를 출력하도록 상기 반전 신호를 생성하고, 상기 검증 동작이 실패할 때까지 상기 지연 신호의 값을 증가시켜 상기 지연 신호를 생성하고, 상기 검증 동작이 실패하면 상기 반전부가 상기 비반전된 데이터 스트로브 신호를 출력하도록 상기 반전 신호를 생성하는 메모리 시스템이 제시된다.
본 발명의 일 실시 예에 따른 메모리 시스템의 동작방법에 있어서, 데이터 스트로브 신호(Data Strobe Signal: DQS) 및 인터널 데이터 스트로브 신호에 동기화된 데이터를 메모리로 제공하는 단계; 상기 데이터 스트로브 신호를 생성하는 단계; 입력된 상기 데이터 스트로브 신호를 반전 신호에 기초하여, 상기 데이터 스트로브 신호와 동일한 위상을 갖는 비반전 데이터 스트로브 신호와 상기 데이터 스트로브 신호와 반전된 위상을 갖는 반전 데이터 스트로브 신호 중 어느 하나를 선택적으로 출력하는 단계; 상기 반전 또는 비반전 데이터 스트로브 신호의 위상을 지연 신호에 기초하여 지연시켜 상기 인터널 데이터 스트로브 신호를 출력하는 단계;검증 동작이 성공한 경우, 상기 반전된 데이터 스트로브 신호를 출력하도록 상기 반전 신호를 생성하는 단계; 검증 동작이 실패할 때까지 상기 지연 신호의 값을 증가시켜 상기 지연 신호를 생성하는 단계; 및 상기 라이트/리드 검증 동작이 실패하면, 상기 비반전된 데이터 스트로브 신호를 출력하도록 상기 반전 신호를 생성하는 단계를 포함하는 메모리 시스템의 동작방법이 제시된다.
본 발명의 실시 예에 따른 메모리 시스템은 트레이닝 동작을 통해 데이터 스트로브 신호의 샘플링 포인트가 인터널 데이터 스트로브 신호의 시간 주기의 중심에 위치하도록 동기화함으로써 데이터 전송 효율을 향상시킬 수 있다.
도 1은 제1 실시 예에 따른 메모리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2A 및 도 2B는 지연 신호가 초기 값을 갖는 경우 DQS와 인터널 DQS에 동기화된 데이터를 도시한 도면이다.
도 3은 제1 실시예에 따라 트레이닝 동작을 수행하는 동작을 설명하기 위한 순서도이다.
도 4A 및 도 4B는 제1 실시예에 따라 트레이닝 동작을 수행하는 경우 DQS의 샘플링 포인트와 인터널 DQS에 동기화된 데이터(DATA_INT)를 도시한 도면이다.
도 5는 제2 실시예에 따라 트레이닝 동작을 수행하는 경우 DQS의 샘플링 포인트와 인터널 DQS에 동기화된 데이터(DATA_INT)를 도시한 도면이다.
도 6은 제2 실시 예에 따른 메모리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 7은 제2 실시예에 따라 트레이닝 동작을 수행하는 동작을 설명하기 위한 순서도이다.
도 8은 반전부의 세부 구성을 나타내는 도면이다.
도 9는 데이터 이동부의 세부 구성을 나타내는 도면이다.
도 10은 동기화부의 세부 구성을 나타내는 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명할 수 있다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 할 수 있다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 할 수 있다.
도 1은 제1 실시 예에 따른 메모리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 메모리 시스템(110)은 컨트롤러(130) 및 메모리 장치(150)를 포함할 수 있다.
컨트롤러(130)는 상기 메모리 장치(150)의 리드 및 라이트 동작을 제어할 수 있다. 컨트롤러(130)는 데이터 스트로브 신호(Data Strobe Signal: DQS)와 함께 데이터(DATA)를 메모리 장치(150)로 제공할 수 있다. 컨트롤러(130)는 상기 데이터 스트로브 신호의 위상을 지연시켜 인터널 데이터 스트로브 신호(DQS_INT)를 생성할 수 있으며, 상기 데이터(DATA)는 상기 인터널 데이터 스트로브 신호(DQS_INT)에 동기화된 신호일 수 있다. 컨트롤러(130)는 상기 데이터 스트로브 신호를 이용하여 판독된 데이터(DATA)를 라이트하도록 상기 메모리 장치(150)를 제어할 수 있다. 컨트롤러(130)는 상기 데이터(DATA)를 리드하도록 상기 메모리 장치(150)를 제어할 수 있으며, 상기 메모리 장치(150)로부터 제공된 데이터 스트로브 신호를 이용하여 상기 리드된 데이터(DATA)를 판독할 수 있다.
메모리 장치(150)는 DRAM(Dynamic Random Access Memory)을 포함할 수 있으며 상기 메모리 장치(150)는 복수의 메모리 셀들을 포함할 수 있다. 상기 메모리 장치(150)는 상기 컨트롤러(130)의 제어 하에 메모리 셀에 데이터(DATA)를 라이트하고, 상기 메모리 셀로부터 데이터(DATA)를 리드할 수 있다. 상기 메모리 장치(150)는 상기 메모리 셀로부터 리드된 데이터(DATA)를 데이터 스트로브 신호와 함께 컨트롤러(130)로 제공할 수 있다.
컨트롤러(130)는 DQS 생성부(102), 지연부(104), 트레이닝부(106), 데이터 이동부(108) 및 동기화부(110)를 포함할 수 있다.
DQS 생성부(102)는 DQS를 생성하여 DQ 패드를 통해 메모리 장치(150)로 상기 데이터 스트로브 신호를 제공할 수 있다. 앞서 설명한 바와 같이 상기 데이터 스트로브 신호는 메모리 장치(150)가 컨트롤러(130)로부터 제공된 데이터(DATA)를 판독하기 위해 이용될 수 있다. 또한, 상기 DQS 생성부(102)는 상기 데이터 스트로브 신호를 지연부(104) 및 데이터 이동부(108)로 제공할 수 있다.
지연부(104)는 상기 제공된 데이터 스트로브 신호의 위상을 지연시켜 인터널 데이터 스트로브 신호(DQS_INT)를 출력할 수 있다. 상기 인터널 데이터 스트로브 신호(DQS_INT)는 상기 데이터 스트로브 신호와 동일한 주기를 갖지만, 지연된 정도에 따라 서로 다른 위상을 가질 수 있다. 상기 지연부(104)는 직렬 연결된 복수의 버퍼들로 구성된 회로로 구현될 수 있다. 상기 직렬 연결된 복수의 버퍼들의 개수에 따라 상기 데이터 스트로브 신호의 위상이 지연된 정도가 결정되며, 상기 인터널 데이터 스트로브 신호(DQS_INT)의 위상이 상이할 수 있다. 지연부(104)는 트레이닝부(106)로부터 제공된 지연 신호(SIG_DELAY)에 기초하여 상기 데이터 스트로브 신호의 위상을 지연시킬 수 있다. 지연부(104)는 상기 인터널 데이터 스트로브 신호(DQS_INT)를 동기화부(110)로 제공할 수 있다.
데이터 이동부(108)는 데이터(DATA_WRITE)의 위상을 지연시킬 수 있다. 상기 데이터(DATA_WRITE)는 트레이닝 동작을 위해 트레이닝부(106)가 생성한 데이터일 수 있다. 데이터 이동부(108)는 데이터 스트로브 신호의 라이징 엣지에 상기 데이터(DATA_WRITE)를 동기화시킬 수 있다. 데이터 이동부(108)는 트레이닝 수행부(106)로부터 제공된 이동 신호(SIG_SHIFT)에 기초하여 상기 동기화된 데이터(DATA_REF)를 지연시킬 수 있다. 상기 데이터 이동부(108)는 인터널 DQS(DQS_INT)가 반주기만큼 지연되면, 상기 DQS의 폴링 엣지에 상기 데이터(DATA_REF)를 동기화시켜 상기 데이터(DATA_REF)를 반주기만큼 지연시킬 수 있다. 상기 데이터 이동부(108)는 인터널 데이터 스트로브 신호(DQS_INT)가 한 주기만큼 지연되면, 상기 데이터 스트로브 신호의 라이징 엣지에 상기 반주기만큼 지연된 데이터(DATA_SHIFT1)를 동기화시켜 상기 데이터(DATA_REF)를 한 주기만큼 지연시킬 수 있다. 데이터 이동부(108)는 데이터 스트로브 신호에 동기화된 데이터(DATA_REF), 상기 데이터(DATA_REF)를 반주기만큼 지연시킨 데이터(DATA_SHIFT1) 및 상기 데이터(DATA_REF)를 한주기만큼 지연시킨 데이터(DATA_SHIFT1) 중 어느 하나의 데이터(DATA_SHIFT)를 선택하여 동기화부(110)로 제공할 수 있다.
동기화부(110)는 상기 데이터(DATA_SHIFT)를 인터널 데이터 스트로브신호(DQS_INT)에 동기화 시킬 수 있다. 상기 동기화부(110)는 플립플롭으로 구현될 수 있으며, 상기 데이터(DATA_SHIFT)를 상기 인터널 데이터 스트로브 신호(DQS_INT)의 라이징 엣지에 동기화시킬 수 있다. 동기화부(110)는 상기 인터널 DQS(DQS_INT)에 동기화된 데이터(DATA_INT)를 DQ 패드를 통해 메모리 장치(150)로 제공할 수 있다.
트레이닝부(106)는 데이터 스트로브 신호와 인터널 데이터 스트로브 신호(DQS_INT)와 반주기의 위상 차이가 생기도록 동기화시키는 트레이닝 동작을 수행할 수 있다. 구체적으로, 트레이닝부(106)는 데이터 스트로브 신호의 샘플링 포인트가 인터널 데이터 스트로브 신호에 동기화된 데이터(DATA_INT) 주기의 중심에 위치시키기 위한 트레이닝 동작을 수행할 수 있다. 트레이닝부(106)는 라이트한 데이터(DATA_WRITE)와 리드된 데이터(DATA_READ)를 비교하여 상기 메모리 장치(150)의 데이터 판독을 검증하는 동작인 검증 동작을 수행할 수 있다. 예를 들어, 상기 라이트한 데이터(DATA_WRITE)와 상기 리드된 데이터(DATA_READ)가 동일한 경우, 상기 데이터 스트로브 신호의 샘플링 포인트는 상기 데이터(DATA_INT) 주기 상에 위치할 수 있으며, 트레이닝부(106)는 상기 검증 동작을 성공시킬 수 있다. 반대로, 상기 라이트한 데이터(DATA_WRITE)와 상기 리드된 데이터(DATA_READ)가 상이한 경우, 상기 DQS의 샘플링 포인트는 상기 데이터(DATA_INT) 주기 상에 위치하지 아니할 수 있으며, 트레이닝부(106)는 상기 검증 동작을 실패시킬 수 있다.
트레이닝부(106)는 상기 검증 동작 결과에 기초하여 상기 인터널 DQS(DQS_INT)를 출력하도록 상기 지연부(104)를 제어할 수 있다. 트레이닝부(106)는 지연 신호(SIG_DELAY)를 상기 지연부(104)로 제공하여 상기 인터널 데이터 스트로브 신호(DQS_INT)의 위상을 결정할 수 있다. 도 3을 참조하여 후술하는 바와 같이, 트레이닝부(106)는 데이터 스트로브 신호의 샘플링 포인트가 데이터(DATA_INT) 주기의 종점에 위치할 때 상기 지연 신호(SIG_DELAY)의 값인 제1 딜레이 카운트(A) 및 상기 데이터 스트로브 신호의 샘플링 포인트가 상기 데이터(DATA_INT) 주기의 시점에 위치할 때 상기 지연 신호(SIG_DELAY)의 값인 제2 딜레이 카운트(B)를 저장할 수 있다. 트레이닝부(106)는 상기 제1 및 제2 딜레이 카운트의 평균 값을 상기 지연 신호(SIG_DELAY)의 값으로 지정할 수 있다. 트레이닝부(106)는 상기 지연 신호(SIG_DELAY)에 따라 인터널 데이터 스트로브 신호(DQS_INT)를 출력하도록 상기 지연부(104)를 제어함으로써 상기 트레이닝 동작을 수행할 수 있다.
트레이닝부(106)는 데이터(DATA_WRITE)를 생성하여 데이터 이동부(108)로 제공할 수 있다. 트레이닝부(106)는 이동 신호(SIG_SHIFT)에 기초하여 상기 데이터 스트로브 신호에 동기화된 데이터(DATA_WRITE)의 위상을 지연시키도록 상기 데이터 이동부(108)를 제어할 수 있다. 트레이닝부(106)는 데이터 스트로브 신호와 인터널 데이터 스트로브 신호(DQS_INT)의 위상 차의 크기가 반 주기보다 작으면 상기 데이터 스트로브 신호의 폴링 엣지에 동기화된 데이터를 출력하도록 이동 신호(SIG_SHIFT)값을 설정하여 상기 데이터 이동부(108)를 제어할 수 있다. 상기 트레이닝부(106)는 데이터 스트로브 신호와 인터널 데이터 스트로브 신호(DQS_INT)의 위상 차의 크기가 반 주기 이상이고, 한 주기보다 작은 경우 상기 데이터 스트로브 신호의 폴링 엣지에 동기화된 데이터를 반주기만큼 지연시켜 출력하도록 이동 신호(SIG_SHIFT)값을 설정하여 상기 데이터 이동부(108)를 제어할 수 있다.
도 2A 및 도 2B는 지연 신호가 초기 값을 갖는 경우 DQS와 인터널 DQS에 동기화된 데이터를 도시한 도면이다.
메모리 장치(150)는 컨트롤러(130)로부터 제공된 데이터 스트로브 신호의 샘플링 포인트에서 인터널 데이터 스트로브 신호에 동기화된 데이터(DATA_INT)가 갖는 값으로 상기 데이터(DATA_INT)를 판독할 수 있다. 상기 샘플링 포인트는 라이징 엣지(Rising Edge)일 수 있다. 상기 데이터 스트로브 신호의 샘플링 포인트가 상기 데이터(DATA_INT) 주기의 중심에 위치할 때 데이터 판독 오류율은 최소화될 수 있다. 도 3을 참조하여 후술하는 바와 같이 트레이닝부(106)는 인터널 데이터 스트로브 신호 지연 동작 및 라이트/리드 검증 동작을 반복적으로 수행하여 상기 DQS의 샘플링 포인트가 상기 데이터(DATA_INT)의 시점 및 종점에 위치하기 위한 지연 신호(SIG_DELAY)의 값을 구할 수 있다.
보다 적은 회수로 상기 인터널 DQS 지연 동작 및 검증 동작을 수행하여 트레이닝 동작을 완료할 수 있도록 제조 직후 지연 신호(SIG_DELAY)의 초기값은 도 2A에 도시된 바와 같이 데이터 스트로브 신호의 샘플링 포인트가 상기 데이터(DATA_INT) 주기의 종점에 위치하도록 설정된다. 그러나 외부적인 요소들의 영향으로 인해 지연 신호(SIG_DELAY)가 상기 설정된 초기값을 갖는 경우에도, 도 2B에 도시된 바와 같이 데이터 스트로브 신호의 샘플링 포인트가 상기 데이터(DATA_INT) 주기 상에 위치하지 아니하거나, 도 2C에 도시된 바와 같이 데이터 스트로브 신호의 샘플링 포인트가 상기 데이터(DATA_INT) 주기 중 상기 종점 부근에 위치할 수 있다.
도 3은 제1 실시예에 따라 트레이닝 동작을 수행하는 동작을 설명하기 위한 순서도이다.
단계 S302에서, 트레이닝부(106)는 검증 동작을 수행할 수 있다. 도 2B와 같이 상기 데이터 스트로브 신호의 샘플링 포인트가 데이터(DATA_INT) 주기 상에 위치하지 아니하는 경우, 상기 라이트한 데이터(DATA_WRITE)와 상기 리드된 데이터(DATA_READ)는 상이할 수 있으며 트레이닝부(106)는 상기 라이트/리드 검증 동작을 실패시킬 수 있다. 도 2C와 같이 상기 DQS의 샘플링 포인트가 데이터(DATA_INT) 주기 상에 위치하는 경우, 상기 라이트한 데이터(DATA_WRITE)와 상기 리드된 데이터(DATA_READ)는 동일할 수 있으며 트레이닝부(106)는 상기 검증 동작을 성공시킬 수 있다.
단계 S300은 단계 S304 내지 단계 S316를 포함할 수 있다.
단계 S304에서, 트레이닝부(106)는 상기 검증 동작이 실패한 경우(단계 S302에서 'N'), 지연 신호(SIG_DELAY)를 상기 지연부(104)로 제공하여 상기 인터널 데이터 스트로브 신호(DQS_INT)의 위상을 지연시킬 수 있다. 트레이닝부(106)는 상기 지연 신호(SIG_DELAY)의 값인 딜레이 카운트(DELAY COUNT)를 증가시켜 상기 지연 신호(SIG_DELAY)를 지연부(104)로 제공할 수 있다. 상기 지연부(104)는 상기 지연 신호(SIG_DELAY)에 기초하여 지연된 인터널 데이터 스트로브 신호(DQS_INT)를 출력할 수 있다.
단계 S306에서, 트레이닝부(106)는 검증 동작을 다시 수행할 수 있다. 상기 단계 S304에서 변경된 지연 신호(SIG_DELAY)에 따라 수행한 검증 동작이 여전히 실패한 경우(단계 S306에서 'N'), 트레이닝부(106)는 상기 검증 동작이 성공할 때까지 단계 S304를 반복하여 수행할 수 있다. 즉, 트레이닝부(106)는 데이터 스트로브 신호의 샘플링 포인트가 데이터(DATA_INT) 주기의 종점에 위치할 때까지 단계 S304를 반복 수행할 수 있다.
단계 S308에서, 트레이닝부(106)는 단계 S304에서 변경된 지연 신호(SIG_DELAY)에 따라 수행한 검증 동작이 성공한 경우(단계 S306에서 'Y'), 딜레이 카운트(DELAY_COUNT)를 제1 딜레이 카운트(A)로 저장할 수 있다.
단계 S310에서, 트레이닝부(106)는 지연 신호(SIG_DELAY)를 상기 지연부(104)로 제공하여 상기 인터널 데이터 스트로브 신호(DQS_INT)의 위상을 지연시킬 수 있다. 트레이닝부(106)는 상기 지연 신호(SIG_DELAY)의 값인 딜레이 카운트(DELAY COUNT)를 증가시키고, 상기 지연 신호(SIG_DELAY)를 지연부(104)로 제공할 수 있다. 상기 지연부(104)는 상기 지연 신호(SIG_DELAY)에 기초하여 지연된 인터널 데이터 스트로브 신호(DQS_INT)를 출력할 수 있다.
단계 S312에서, 트레이닝부(106)는 검증 동작을 다시 수행할 수 있다. 상기 단계 S310에서 변경된 지연 신호(SIG_DELAY)에 따라 수행한 검증 동작이 성공한 경우(단계 S312에서 'N'), 트레이닝부(106)는 단계 S310을 반복하여 수행할 수 있다. 트레이닝부(106)는 상기 검증 동작이 실패할 때까지 단계 S310를 반복하여 수행할 수 있다. 즉, 트레이닝부(106)는 데이터 스트로브 신호의 샘플링 포인트가 데이터(DATA_INT) 주기의 시점에 위치할 때까지 단계 S310를 반복 수행할 수 있다.
단계 S314에서, 트레이닝부(106)는 단계 S310에서 변경된 지연 신호(SIG_DELAY)에 따라 수행한 검증 동작이 실패한 경우(단계 S312에서 'Y'), 딜레이 카운트(DELAY_COUNT)를 제2 딜레이 카운트(B)로 저장할 수 있다.
단계 S316에서, 트레이닝부(106)는 단계 S308 및 단계 S314에서 저장한 제1 및 제2 딜레이 카운트(A 및 B)에 기초하여 상기 제1 및 제2 딜레이 카운트의 평균 값을 상기 지연 신호(SIG_DELAY)의 값으로 지정할 수 있다. 트레이닝부(106)는 상기 지연 신호(SIG_DELAY)에 따라 인터널 데이터 스트로브 신호(DQS_INT)를 출력하도록 상기 지연부(104)를 제어함으로써 데이터 스트로브 신호의 샘플링 포인트를 데이터(DATA_INT) 주기의 중심에 위치시키는 트레이닝 동작을 수행할 수 있다.
단계 S350은 단계 S318 내지 단계 S332를 포함할 수 있다.
단계 S318에서, 트레이닝부(106)는 상기 검증 동작이 성공한 경우(단계 S302에서 'Y'), 지연 신호(SIG_DELAY)를 상기 지연부(104)로 제공하여 상기 인터널 DQS(DQS_INT)의 위상을 지연시킬 수 있다. 트레이닝부(106)는 상기 지연 신호(SIG_DELAY)의 값인 딜레이 카운트(DELAY COUNT)를 증가시키고, 상기 지연 신호(SIG_DELAY)를 지연부(104)로 제공할 수 있다. 상기 지연부(104)는 상기 지연 신호(SIG_DELAY)에 기초하여 지연된 인터널 데이터 스트로브 신호(DQS_INT)를 출력할 수 있다.
단계 S320에서, 트레이닝부(106)는 검증 동작을 다시 수행할 수 있다. 상기 단계 S318에서 변경된 지연 신호(SIG_DELAY)에 따라 수행한 검증 동작이 여전히 성공한 경우(단계 S320에서 'Y'), 트레이닝부(106)는 단계 S318을 반복하여 수행할 수 있다. 트레이닝부(106)는 검증 동작이 실패할 때까지 인터널 데이터 스트로브 신호(DQS_INT)를 지연시킬 수 있다. 즉, 트레이닝부(106)는 데이터 스트로브 신호의 샘플링 포인트가 데이터(DATA_INT) 주기의 시점에 위치할 때까지 단계 S318을 반복 수행할 수 있다.
단계 S322에서, 트레이닝부(106)는 단계 S318에서 변경된 지연 신호(SIG_DELAY)에 따라 수행한 검증 동작이 실패한 경우(단계 S320에서 'N'), 딜레이 카운트(DELAY_COUNT)를 제1 딜레이 카운트(A)로 저장할 수 있다.
단계 S324에서, 트레이닝부(106)는 검증 동작에 사용되는 데이터 스트로브 신호 신호의 샘플링 포인트를 한 주기 지연된 후속 라이징 엣지(REF_EDGE_SUB)로 변경할 수 있다. 트레이닝부(106)는 상기 변경된 데이터 스트로브 신호의 샘플링 포인트를 데이터(DATA_INT) 주기의 종점에 위치시킬 수 있다.
단계 S326에서, 트레이닝부(106)는 지연 신호(SIG_DELAY)를 상기 지연부(104)로 제공하여 상기 인터널 데이터 스트로브 신호(DQS_INT)의 위상을 지연시킬 수 있다. 트레이닝부(106)는 상기 지연 신호(SIG_DELAY)의 값인 딜레이 카운트(DELAY COUNT)를 증가시키고, 상기 지연 신호(SIG_DELAY)를 지연부(104)로 제공할 수 있다. 상기 지연부(104)는 상기 지연 신호(SIG_DELAY)에 기초하여 지연된 인터널 데이터 스트로브 신호(DQS_INT)를 출력할 수 있다.
단계 S328에서, 트레이닝부(106)는 검증 동작을 다시 수행할 수 있다. 상기 단계 S328에서 변경된 지연 신호(SIG_DELAY)에 따라 수행한 검증 동작이 성공한 경우(단계 S328에서 'N'), 트레이닝부(106)는 단계 S326을 반복하여 수행할 수 있다. 트레이닝부(106)는 검증 동작이 실패할 때까지 인터널 데이터 스트로브 신호(DQS_INT)를 지연시킬 수 있다. 즉, 트레이닝부(106)는 단계 S324에서 변경된 데이터 스트로브 신호의 샘플링 포인트가 데이터(DATA_INT) 주기의 시점에 위치할 때까지 단계 S326를 반복 수행할 수 있다.
단계 S330에서, 트레이닝부(106)는 단계 S326에서 변경된 지연 신호(SIG_DELAY)에 따라 수행한 검증 동작이 실패한 경우(단계 S328에서 'Y'), 딜레이 카운트(DELAY_COUNT)를 제2 딜레이 카운트(B)로 저장할 수 있다.
단계 S332에서, 트레이닝부(106)는 단계 S322 및 단계 S330에서 저장한 제1 및 제2 딜레이 카운트(A 및 B)에 기초하여 상기 제1 및 제2 딜레이 카운트의 평균 값을 상기 지연 신호(SIG_DELAY)의 값으로 지정할 수 있다. 트레이닝부(106)는 상기 지연 신호(SIG_DELAY)에 따라 인터널 데이터 스트로브 신호(DQS_INT)를 출력하도록 상기 지연부(104)를 제어함으로써 데이터 스트로브 신호의 샘플링 포인트를 데이터(DATA_INT) 주기의 중심에 위치시키는 트레이닝 동작을 수행할 수 있다.
도 4A 및 도 4B는 제1 실시예에 따라 트레이닝 동작을 수행하는 경우 데이터 스트로브 신호의 샘플링 포인트와 인터널 DQS에 동기화된 데이터(DATA_INT)를 도시한 도면이다.
도 4A에 도시된 바와 같이 데이터 스트로브 신호의 샘플링 포인트는 앞서 도 2B를 참조하여 설명한 바와 같이 지연 신호(SIG_DELAY)가 초기 값을 가질 때에도 외부적인 요소들의 영향으로 인해 데이터(402) 주기 상에 위치하지 아니할 수 있다. 상기 데이터 스트로브 신호의 샘플링 포인트가 데이터(402) 주기 상에 위치하지 아니하는 경우, 라이트한 데이터(DATA_WRITE)와 상기 리드된 데이터(DATA_READ)는 상이할 수 있으며 단계 S302에서 설명한 바와 같이 트레이닝부(106)는 상기 라이트/리드 검증 동작을 실패시킬 수 있다.
트레이닝부(106)는 상기 라이트/리드 동작이 실패한 경우, 단계 S300에서 설명한 바와 같이 데이터 스트로브 신호의 샘플링 포인트를 인터널 데이터 스트로브 신호에 동기화된 데이터(DATA_INT) 주기의 중심에 위치시키는 트레이닝 동작을 수행할 수 있다. 트레이닝부(106)는 단계 S304 및 단계 S306을 반복 수행하여 도 4A에 도시된 바와 같이 데이터 스트로브 신호의 샘플링 포인트를 데이터(404) 주기의 종점에 위치시킬 수 있다. 트레이닝부(106)는 데이터 스트로브 신호의 샘플링 포인트가 데이터(404) 주기의 종점에 위치할 때의 딜레이 카운트(DELAY_COUNT)를 제1 딜레이 카운트(A)로 저장할 수 있다.
트레이닝부(106)는 단계 S310 및 단계 S312를 반복 수행하여 도 4A에 도시된 바와 같이 데이터 스트로브 신호의 샘플링 포인트를 데이터(406) 주기의 시점에 위치시킬 수 있다. 트레이닝부(106)는 DQS의 샘플링 포인트가 데이터(406) 주기의 시점에 위치할 때의 딜레이 카운트(DELAY_COUNT)를 제2 딜레이 카운트(B)로 저장할 수 있다.
트레이닝부(106)는 상기 제1 및 제2 딜레이 카운트(A 및 B)에 기초하여 상기 제1 및 제2 딜레이 카운트의 평균 값을 상기 지연 신호(SIG_DELAY)의 값으로 지정할 수 있다. 도 4A에 도시된 바와 같이, 트레이닝부(106)는 상기 변경된 지연 신호(SIG_DELAY)에 따라 데이터 스트로브 신호의 샘플링 포인트를 데이터(408) 주기의 중심에 위치시킬 수 있다.
도 4B에 도시된 바와 같이 데이터 스트로브 신호의 샘플링 포인트는 앞서 도 2C를 참조하여 설명한 바와 같이 지연 신호(SIG_DELAY)가 초기 값을 가질 때에도 외부적인 요소들의 영향으로 인해 데이터(410) 주기 상에 위치할 수 있다. 상기 데이터 스트로브 신호의 샘플링 포인트가 데이터(410) 주기 상에 위치하는 경우, 상기 라이트한 데이터(DATA_WRITE)와 상기 리드된 데이터(DATA_READ)는 동일할 수 있으며 단계 S302에서 설명한 바와 같이 트레이닝부(106)는 상기 검증 동작을 성공시킬 수 있다.
트레이닝부(106)는 상기 검증 동작이 성공한 경우, 단계 S350에서 설명한 바와 같이 데이터 스트로브 신호의 샘플링 포인트를 인터널 데이터 스트로브 신호에 동기화된 데이터(DATA_INT) 주기의 중심에 위치시키는 트레이닝 동작을 수행할 수 있다. 트레이닝부(106)는 단계 S318 및 단계 S320을 반복 수행하여 도 4B에 도시된 바와 같이 데이터 스트로브 신호의 샘플링 포인트를 데이터(412) 주기의 시점에 위치시킬 수 있다. 트레이닝부(106)는 DQS의 샘플링 포인트가 데이터(404) 주기의 시점에 위치할 때의 딜레이 카운트(DELAY_COUNT)를 제1 딜레이 카운트(A)로 저장할 수 있다.
트레이닝부(106)는 단계 S324에서 설명한 바와 같이 검증 동작에 사용되는 데이터 스트로브 신호 신호의 샘플링 포인트를 한 주기 지연된 후속 라이징 엣지(REF_EDGE_SUB)로 변경할 수 있다. 트레이닝부(106)는 상기 변경된 데이터 스트로브 신호의 샘플링 포인트(REF_EDGE_SUB)를 데이터(412) 주기의 종점에 위치시킬 수 있다. 트레이닝부(106)는 단계 S326 및 단계 S328를 반복 수행하여 도 4B에 도시된 바와 같이 데이터 스트로브 신호의 샘플링 포인트(REF_EDGE_SUB)를 데이터(414) 주기의 시점에 위치시킬 수 있다. 트레이닝부(106)는 데이터 스트로브 신호의 샘플링 포인트(REF_EDGE_SUB)가 데이터(406) 주기의 시점에 위치할 때의 딜레이 카운트(DELAY_COUNT)를 제2 딜레이 카운트(B)로 저장할 수 있다.
트레이닝부(106)는 상기 제1 및 제2 딜레이 카운트(A 및 B)에 기초하여 상기 제1 및 제2 딜레이 카운트의 평균 값을 상기 지연 신호(SIG_DELAY)의 값으로 지정할 수 있다. 도 4B에 도시된 바와 같이, 트레이닝부(106)는 상기 변경된 지연 신호(SIG_DELAY)에 따라 데이터 스트로브 신호의 샘플링 포인트(REF_EDGE_SUB)를 데이터(416) 주기의 중심에 위치시킬 수 있다.
제1 실시예에 따르면, 도 4B, 즉 지연 신호(SIG_DELAY)가 초기값을 가질 때 라이트/리드 검증 동작이 성공한 경우(단계 S302에서 'Y'), 데이터 스트로브 신호의 샘플링 포인트는 데이터(DATA_INT)의 종점 부근에 위치하기 때문에, 상기 데이터 스트로브 신호의 샘플링 포인트를 상기 데이터(DATA_INT)의 시점에 위치시키기 위해서 많은 횟수의 인터널 데이터 스트로브 신호(DQS_INT) 지연 동작 및 라이트/리드 검증 동작의 반복이 요구된다. 따라서, 제1 실시예에 따라 트레이닝 동작을 수행할 경우, 지연 신호(SIG_DELAY)가 초기값을 가질 때 라이트/리드 검증 동작이 성공하면 상기 트레이닝 동작을 완료하기까지 소요되는 시간이 오래 걸리는 문제가 발생한다.
제2 실시예에 따르면, 도 4B, 즉 지연 신호(SIG_DELAY)가 초기값을 가질 때 검증 동작이 성공한 경우(단계 S302에서 'Y'), 트레이닝부(106)는 인터널 데이터 스트로브 신호(DQS_INT)를 반전시킬 수 있다. 상기 인터널 데이터 스트로브 신호(DQS_INT)가 반전되면, 상기 인터널 데이터 스트로브 신호(DQS_INT)는 반 주기만큼 지연될 수 있다. 따라서 트레이닝부(106)는 상기 인터널 데이터 스트로브 신호(DQS_INT)를 반전시킴으로써 데이터 스트로브 신호의 샘플링 포인트를 상기 인터널 데이터 스트로브 신호(DQS_INT)에 동기화된 데이터(DATA_INT)의 시점 부근에 위치시킨 이후 인터널 데이터 스트로브 신호(DQS_INT) 지연 동작 및 검증 동작을 반복할 수 있다. 제2 실시예에 따르면, 상기 데이터 스트로브 신호의 샘플링 포인트를 상기 데이터(DATA_INT)의 시점에 위치시키기 위해서 요구되는 인터널 데이터 스트로브 신호(DQS_INT) 지연 동작 및 라이트/리드 검증 동작의 반복 횟수를 감소시킬 수 있다. 상기 감소된 반복 횟수에 따라 상기 트레이닝부(106)는 보다 신속하게 트레이닝 동작을 완료할 수 있다.
또한 제2 실시예에 따르면, 인터널 데이터 스트로브 신호(DQS_INT)를 반전 시킨 이후 검증 동작이 실패할 때까지 지연 신호(SIG_DELAY)를 증가시킨 이후 상기 인터널 데이터 스트로브 신호(DQS_INT)를 비반전시켜 데이터(DATA_INT) 주기의 중심을 데이터 스트로브 신호의 샘플링 포인트에 위치시킬 수 있다. 따라서, 제2 실시예에 따르면 데이터 스트로브 신호 샘플링 포인트를 변경하는 동작을 수행하지 아니할 수 있으며, 데이터 스트로브 신호의 샘플링 포인트를 데이터(DATA_INT) 주기의 종점에 위치시킨 이후 상기 데이터 스트로브 신호의 샘플링 포인트가 데이터(DATA_INT) 주기의 시점에 위치할 때까지 인터널 데이터 스트로브 신호(DQS_INT)를 지연시키는 동작 및 라이트/리드 검증 동작을 반복 수행하지 아니할 수 있으므로, 트레이닝 동작을 신속하게 수행할 수 있다.
도 5는 제2 실시예에 따라 트레이닝 동작을 수행하는 경우 데이터 스트로브 신호의 샘플링 포인트와 인터널 데이터 스트로브 신호에 동기화된 데이터(DATA_INT)를 도시한 도면이다.
도 5에 도시된 바와 같이 데이터 스트로브 신호의 샘플링 포인트는 앞서 도 4B를 참조하여 설명한 바와 같이 지연 신호(SIG_DELAY)가 초기 값을 가질 때에도 외부적인 요소들의 영향으로 인해 데이터(502) 주기 상에 위치할 수 있다. 상기 데이터 스트로브 신호의 샘플링 포인트가 데이터(502) 주기 상에 위치하는 경우, 상기 라이트한 데이터(DATA_WRITE)와 상기 리드된 데이터(DATA_READ)는 동일할 수 있으며 단계 S302에서 설명한 바와 같이 트레이닝부는 상기 검증 동작을 성공시킬 수 있다.
트레이닝부는 상기 라이트/리드 동작이 성공한 경우, 인터널 DQS(DQS_INT)를 반전시킬 수 있다. 구체적으로, 트레이닝부는 반전부로 반전 신호(SIG_IVT)를 제공하여, 반전부가 데이터 스트로브 신호를 반전시켜 지연부로 제공하도록 상기 반전부를 제어할 수 있다. 상기 반전된 데이터 스트로브 신호의 위상은 상기 반전부로 입력된 데이터 스트로브 신호의 위상보다 반 주기만큼 지연될 수 있다. 지연부는 상기 반전된 데이터 스트로브 신호를 지연시켜 인터널 데이터 스트로브 신호(DQS_INT)를 출력함으로써 반 주기만큼 지연된 인터널 데이터 스트로브 신호(DQS_INT)를 출력할 수 있다.
도 5를 참조하면, 상기 반전 신호(SIG_IVT)에 따라 지연된 인터널 데이터 스트로브 신호(DQS_INT)에 동기화된 데이터(504) 주기의 시점은 초기 상태의 데이터(502) 주기의 중점(CENTER)에 위치할 수 있다. 즉, 데이터 스트로브 신호의 샘플링 포인트가 상기 초기 상태의 데이터(502) 주기의 중심에 위치할 때까지 증가시켜야 하는 지연 신호(SIG_DELAY)의 증가량은 데이터 스트로브 신호의 샘플링 포인트가 반전된 데이터(506)의 시점에 위치할 때까지 증가시켜야 하는 지연 신호(SIG_DELAY)의 증가량과 동일하다. 따라서, 제2 실시예에 따르면 트레이닝부는 인터널 데이터 스트로브 신호(DQS_INT)를 반전시킨 이후, 라이트/리드 검증 동작이 실패할 때까지 인터널 데이터 스트로브 신호(DQS_INT)를 지연시킨 이후 반전 신호(SIG_IVT)를 반전부로 제공하여 상기 반전부가 입력된 데이터 스트로브 신호를 반전시키기지 아니하고 그대로 출력하도록 제어할 수 있다. 도 5에서 확인할 수 있는 바와 같이, 데이터(506) 주기의 시점이 데이터 스트로브 신호의 샘플링 포인트에 위치할 때 데이터 스트로브 신호 반전하지 아니하면, 데이터(508) 주기의 중심이 DQS의 샘플링 포인트에 위치할 수 있다.
도 6은 제2 실시 예에 따른 메모리 시스템의 일 예를 개략적으로 도시한 도면이다.
컨트롤러(130)는 DQS 생성부(600), 반전부(602), 지연부(604), 트레이닝부(606), 데이터 이동부(608) 및 동기화부(610)를 포함할 수 있다.
DQS 생성부(600)는 데이터 스트로브 신호를 생성하여 DQ 패드를 통해 메모리 장치(150)로 상기 데이터 스트로브 신호를 제공할 수 있다. 또한, 상기 DQS 생성부(600)는 상기 DQS를 반전부(602) 및 데이터 이동부(608)로 제공할 수 있다.
반전부(602)는 트레이닝부(606)의 제어하에 상기 데이터 스트로브 신호를 반전시킬 수 있다. 상기 반전된 데이터 스트로브 신호는 반전되기 전 데이터 스트로브 신호에 비해 반 주기만큼 지연된 위상을 가질 수 있다. 반전부(602)는 상기 트레이닝부(606)로부터 제공된 반전 신호(SIG_IVT)에 기초하여 상기 DQS 생성부(600)로부터 제공된 데이터 스트로브 신호를 그대로 출력하거나 상기 데이터 스트로브 신호를 반전시킨 신호(DQS_IVT)를 출력할 수 있다.
지연부(604)는 상기 제공된 데이터 스트로브 신호를 지연시켜 인터널 데이터 스트로브 신호(DQS_INT)를 출력할 수 있다. 상기 인터널 데이터 스트로브 신호(DQS_INT)는 상기 데이터 스트로브 신호와 동일한 주기를 갖지만, 지연된 정도에 따라 서로 다른 위상을 가질 수 있다. 상기 반전부(602)가 상기 반전 신호(SIG_IVT)에 기초하여 반전된 데이터 스트로브 신호(DQS_IVT)를 출력한 경우, 지연부(604)는 상기 반전된 데이터 스트로브 신호(DQS_IVT)를 지연시킨 인터널 데이터 스트로브 신호(DQS_INT)를 출력할 수 있다. 상기 반전부(602)가 반전된 데이터 스트로브 신호(DQS_IVT)를 출력할 경우 결과적으로 상기 지연부(104)는 반전된 인터널 데이터 스트로브 신호(DQS_INT)를 출력할 수 있으며, 상기 반전된 인터널 데이터 스트로브 신호(DQS_INT)는 반전되기 전 인터널 데이터 스트로브 신호(DQS_INT)에 비해 반 주기 지연된 위상을 가질 수 있다.
데이터 이동부(608)는 데이터(DATA_WRITE)의 위상을 지연시킬 수 있다. 상기 데이터(DATA_WRITE)는 트레이닝 동작을 위해 트레이닝부(606)가 생성한 데이터일 수 있다. 데이터 이동부(608)는 데이터 스트로브 신호의 라이징 엣지에 상기 데이터(DATA_WRITE)를 동기화시킬 수 있다. 데이터 이동부(608)는 트레이닝 수행부(606)로부터 제공된 이동 신호(SIG_SHIFT)에 기초하여 상기 동기화된 데이터(DATA_REF)를 지연시킬 수 있다. 상기 데이터 이동부(608)는 인터널 데이터 스트로브 신호(DQS_INT)가 반주기만큼 지연되면, 상기 데이터 스트로브 신호의 폴링 엣지에 상기 데이터(DATA_REF)를 동기화시켜 상기 데이터(DATA_REF)를 반주기만큼 지연시킬 수 있다. 상기 데이터 이동부(608)는 인터널 데이터 스트로브 신호(DQS_INT)가 한 주기만큼 지연되면, 상기 데이터 스트로브 신호의 라이징 엣지에 상기 반주기만큼 지연된 데이터(DATA_SHIFT1)를 동기화시켜 상기 데이터(DATA_REF)를 한 주기만큼 지연시킬 수 있다. 데이터 이동부(608)는 데이터 스트로브 신호에 동기화된 데이터(DATA_REF), 상기 데이터(DATA_REF)를 반주기만큼 지연시킨 데이터(DATA_SHIFT1) 및 상기 데이터(DATA_REF)를 한주기만큼 지연시킨 데이터(DATA_SHIFT1) 중 어느 하나의 데이터(DATA_SHIFT)를 선택하여 동기화부(610)로 제공할 수 있다.
동기화부(610)는 상기 데이터(DATA_SHIFT)를 인터널 데이터 스트로브 신호(DQS_INT)에 동기화 시킬 수 있다. 상기 동기화부(610)는 플립플롭으로 구현될 수 있으며, 상기 데이터(DATA_SHIFT)를 상기 인터널 DQS(DQS_INT)의 라이징 엣지에 동기화시킬 수 있다. 동기화부(610)는 상기 인터널 데이터 스트로브 신호(DQS_INT)에 동기화된 데이터(DATA_INT)를 DQ 패드를 통해 메모리 장치(150)로 제공할 수 있다.
트레이닝부(606)는 데이터 스트로브 신호와 인터널 데이터 스트로브 신호(DQS_INT)와 반주기의 위상 차이가 생기도록 동기화시키는 트레이닝 동작을 수행할 수 있다. 구체적으로, 트레이닝부(606)는 데이터 스트로브 신호의 샘플링 포인트를 데이터(DATA_INT) 주기의 중심에 위치시키기 위한 트레이닝 동작을 수행할 수 있다. 트레이닝부(106)는 라이트한 데이터(DATA_WRITE)와 리드된 데이터(DATA_READ)를 비교하여 상기 메모리 장치(150)의 데이터 판독을 검증하는 동작인 검증 동작을 수행할 수 있다.
트레이닝부(606)는 상기 검증 동작 결과에 기초하여 상기 인터널 데이터 스트로브 신호(DQS_INT)를 출력하도록 상기 지연부(604)를 제어할 수 있다. 트레이닝부(606)는 상기 동작이 성공한 경우, 반전 신호(SIG_IVT)를 생성하여 인터널 데이터 스트로브 신호(DQS_INT)를 반전시킬 수 있다. 구체적으로, 트레이닝부(606)는 반전부(602)로 상기 반전 신호(SIG_IVT)를 제공하여 반전된 데이터 스트로브 신호를 지연부(604)로 제공하도록 상기 반전부(602)를 제어할 수 있다. 지연부(604)는 상기 반전된 데이터 스트로브 신호를 지연시켜 인터널 데이터 스트로브 신호(DQS_INT)를 출력하므로 반전된 인터널 데이터 스트로브 신호(DQS_IVT)를 출력할 수 있다.
트레이닝부(606)는 인터널 데이터 스트로브 신호(DQS_INT)를 반전시킨 이후에 검증 동작이 실패할 때까지 인터널 데이터 스트로브 신호(DQS_INT)를 반전시키도록 지연부(604)를 제어할 수 있다. 트레이닝부(606)는 상기 검증 동작이 실패하면, 상기 지연 신호(SIG_DELAY)의 값을 저장하고, 반전 신호(SIG_IVT)에 따라 반전부(602)가 입력된 데이터 스트로브 신호를 반전시키지 아니하고 그대로 출력하도록 상기 반전부(602)를 제어할 수 있다. 트레이닝부(606)는 상기 지연 신호(SIG_DELAY)에 따라 인터널 데이터 스트로브 신호(DQS_INT)를 출력하도록 상기 지연부(604)를 제어함으로써 상기 트레이닝 동작을 신속하게 수행할 수 있다.
트레이닝부(606)는 데이터(DATA_WRITE)를 생성하여 데이터 이동부(608)로 제공할 수 있다. 트레이닝부(606)는 이동 신호(SIG_SHIFT)에 기초하여 상기 데이터 스트로브 신호에 동기화된 데이터(DATA_WRITE)의 위상을 지연시키도록 상기 데이터 이동부(608)를 제어할 수 있다. 트레이닝부(606)는 데이터 스트로브 신호와 인터널 데이터 스트로브 신호(DQS_INT)의 위상 차의 크기가 반 주기보다 작으면 상기 데이터 스트로브 신호의 라이징 엣지에 동기화된 데이터를 출력하도록 이동 신호(SIG_SHIFT)값을 설정하여 상기 데이터 이동부(608)를 제어할 수 있다. 상기 트레이닝부(606)는 데이터 스트로브 신호와 인터널 데이터 스트로브 신호(DQS_INT)의 위상 차의 크기가 반 주기 이상이고, 한 주기보다 작은 경우 상기 데이터 스트로브 신호의 라이징 엣지에 동기화된 데이터를 반주기만큼 지연시켜 출력하도록 이동 신호(SIG_SHIFT)값을 설정하여 상기 데이터 이동부(608)를 제어할 수 있다.
도 7은 제2 실시예에 따라 트레이닝 동작을 수행하는 동작을 설명하기 위한 순서도이다.
단계 S702에서, 트레이닝부(606)는 검증 동작을 수행할 수 있다. 상기 데이터 스트로브 신호의 샘플링 포인트가 데이터(DATA_INT) 주기 상에 위치하지 아니하는 경우, 상기 라이트한 데이터(DATA)와 상기 리드된 데이터(DATA)는 상이할 수 있으며 트레이닝부(606)는 상기 라이트/리드 검증 동작을 실패시킬 수 있다. 상기 데이터 스트로브 신호의 샘플링 포인트가 데이터(DATA_INT) 주기 상에 위치하는 경우, 상기 라이트한 데이터(DATA)와 상기 리드된 데이터(DATA)는 동일할 수 있으며 트레이닝부(606)는 상기 검증 동작을 성공시킬 수 있다. 상기 검증 동작이 실패한 경우(단계 S702에서 'N'), 트레이닝부(606)는 앞서 도 3을 참조하여 설명한 단계 S300을 수행할 수 있다.
단계 S704에서, 트레이닝부(606)는 상기 라이트/리드 검증 동작이 성공한 경우(단계 S702에서 'Y'), 인터널 데이터 스트로브 신호(DQS_INT)를 반전시킬 수 있다. 트레이닝부(606)는 반전부(602)로 상기 반전 신호(SIG_IVT)를 제공하여 반전된 데이터 스트로브 신호를 지연부(604)로 제공하도록 상기 반전부(602)를 제어할 수 있다. 지연부(604)는 상기 반전된 데이터 스트로브 신호를 지연시켜 인터널 데이터 스트로브 신호(DQS_INT)를 출력하므로 상기 지연부(604)는 상기 트레이닝부(606)의 제어 하에 반전된 인터널 데이터 스트로브 신호(DQS_IVT)를 출력할 수 있다.
단계 S706에서, 트레이닝부(606)는 지연 신호(SIG_DELAY)를 상기 지연부(604)로 제공하여 상기 인터널 데이터 스트로브 신호(DQS_INT)의 위상을 지연시킬 수 있다. 트레이닝부(606)는 상기 지연 신호(SIG_DELAY)의 값인 딜레이 카운트(DELAY COUNT)를 증가시키고, 상기 지연 신호(SIG_DELAY)를 지연부(604)로 제공할 수 있다. 상기 지연부(604)는 상기 지연 신호(SIG_DELAY)에 기초하여 지연된 인터널 데이터 스트로브 신호(DQS_INT)를 출력할 수 있다.
단계 S708에서, 트레이닝부(606)는 검증 동작을 다시 수행할 수 있다. 상기 단계 S706에서 변경된 지연 신호(SIG_DELAY)에 따라 수행한 검증 동작이 성공한 경우(단계 S708에서 'N'), 트레이닝부(606)는 상기 검증 동작이 실패할 때까지 단계 S706을 반복하여 수행할 수 있다. 즉, 트레이닝부(606)는 데이터 스트로브 신호의 샘플링 포인트가 데이터(DATA_INT) 주기의 시점에 위치할 때까지 인터널 데이터 스트로브 신호(DQS_INT)를 지연시킬 수 있다.
단계 S710에서, 트레이닝부(606)는 상기 검증 동작이 실패하면(단계 S708에서 'Y'), 상기 지연 신호(SIG_DELAY)의 값을 저장하고, 반전 신호(SIG_IVT)에 따라 반전부(602)가 입력된 데이터 스트로브 신호를 반전시키지 아니하고 그대로 출력하도록 상기 반전부(602)를 제어할 수 있다. 트레이닝부(606)는 상기 지연 신호(SIG_DELAY)에 따라 인터널 데이터 스트로브 신호(DQS_INT)를 출력하도록 상기 지연부(604)를 제어함으로써 데이터 스트로브 신호의 샘플링 포인트를 데이터(DATA_INT) 주기의 중점에 위치시키는 트레이닝 동작을 신속하게 수행할 수 있다.
도 8은 반전부의 세부 구성을 나타내는 도면이다.
반전부(602)는 인버터(802) 및 멀티 플렉서(804)를 포함할 수 있다.
인버터(802)는 입력된 데이터 스트로브 신호를 반전시켜 위상이 반전된 데이터 스트로브 신호(DQS_IVT)를 출력할 수 있다. 상기 반전된 데이터 스트로브 신호(DQS_IVT)는 입력된 데이터 스트로브 신호보다 위상이 반 주기 지연될 수 있다.
멀티 플렉서(804)는 반전 신호(SIG_IVT)에 따라 상기 반전된 데이터 스트로브 신호(DQS_IVT)와 상기 반전되지 아니한 데이터 스트로브 신호 중 하나의 신호를 출력할 수 있다. 트레이닝부(606)는 상기 반전 신호(SIG_IVT)를 생성할 수 있으며, 상기 반전 신호(SIG_IVT)는 코드로 구현될 수 있다. 초기 상태에서 상기 트레이닝부(606)는 상기 반전되지 아니한 데이터 스트로브 신호를 출력하도록 상기 반전 신호(SIG_IVT)를 생성할 수 있으며, 라이트/리드 검증 동작이 성공하면 반전된 데이터 스트로브 신호(DQS_IVT)를 출력하도록 상기 반전 신호(SIG_IVT)를 생성할 수 있다. 상기 트레이닝부(606)는 인터널 데이터 스트로브 신호(DQS_INT) 지연 동작에 따라 상기 검증 동작이 실패하면, 다시 반전되지 아니한 데이터 스트로브 신호를 출력하도록 상기 반전 신호(SIG_IVT)를 생성할 수 있다.
도 9는 데이터 이동부의 세부 구성을 나타내는 도면이다.
데이터 이동부(608)는 제1 내지 제3 플립플롭(902 내지 906) 및 멀티 플렉서(908)를 포함할 수 있다.
제1 플립플롭(902)은 트레이닝부(606)가 생성한 데이터(DATA_WRTIE)를 데이터 스트로브 신호의 라이징 엣지에 동기화시킬 수 있다. 상기 제1 플립플롭(902)은 라이징 엣지 직전에 상기 데이터(DATA_WRITE)가 갖는 값을 상기 라이징 엣지부터 후속 라이징 엣지까지 갖도록 동기화된 데이터(DATA_REF)를 출력할 수 있다.
제2 플립플롭(904)은 상기 제1 플립플롭(902)에 의해 동기화된 데이터(DATA_REF)를 DQS의 폴링 엣지에 동기화시킬 수 있다. 상기 제2 플립플롭(904)은 상기 제1 플립플롭(902)의 출력(DATA_REF)을 상기 데이터 스트로브 신호의 폴링 엣지에 동기화시킴으로써 상기 제1 플립플롭(902)의 출력(DATA_REF)보다 반 주기 지연된 데이터(DATA_SHIFT1)를 출력할 수 있다.
제3 플립플롭(906)은 상기 제1 플립플롭(902)에 의해 동기화된 데이터(DATA_REF)를 데이터 스트로브 신호의 라이징 엣지에 동기화시킬 수 있다. 상기 제2 플립플롭(904)은 상기 제1 플립플롭(902)의 출력(DATA_REF)을 상기 데이터 스트로브 신호의 라이징 엣지에 동기화시킴으로써 상기 제1 플립플롭(902)의 출력(DATA_REF)보다 한 주기 지연된 데이터(DATA_SHIFT2)를 출력할 수 있다.
멀티 플렉서(908)는 트레이닝부(606)로부터 제공된 이동 신호(SIG_SHIFT)에 따라 상기 1 플립플롭의 출력(DATA_REF), 제2 플립플롭의 출력(DATA_SHIFT1) 및 제3 플립플롭의 출력(DATA_SHIFT2) 중 어느 하나의 신호(DATA_SHIFT)를 출력할 수 있다.
도 10은 동기화부의 세부 구성을 나타내는 도면이다.
동기화부(610)는 플립플롭(1002)을 포함할 수 있다.
플립플롭(1002)는 데이터 이동부(608)로부터 제공된 데이터(DATA_SHIFT)를 인터널 데이터 스트로브 신호(DQS_INT)에 동기화시킬 수 있다. 상기 플립플롭(1002)은 상기 인터널 데이터 스트로브 신호(DQS_INT)의 라이징 엣지에 상기 데이터(DATA_SHIFT)를 동기화시킬 수 있다. 상기 플립플롭(1002)은 상기 인터널 데이터 스트로브 신호(DQS_INT)에 동기화된 데이터(DATA_INT)를 출력할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 할 수 있다.
110: 메모리 시스템
130: 컨트롤러
150: 메모리 장치

Claims (18)

  1. 메모리; 및
    상기 메모리로 데이터 스트로브 신호(Data Strobe Signal: DQS); 및
    인터널 데이터 스트로브 신호에 동기화된 데이터를 제공하는 컨트롤러를 포함하되,
    상기 컨트롤러는
    상기 데이터 스트로브 신호를 생성하는 신호 생성부,
    입력된 상기 데이터 스트로브 신호를 반전 신호에 기초하여, 상기 데이터 스트로브 신호와 동일한 위상을 가지는 비반전 데이터 스트로브 신호와 상기 데이터 스트로브 신호와 반전된 위상을 가지는 반전 데이터 스트로브 신호 중 어느 하나를 선택적으로 출력하는 반전부,
    상기 반전 또는 비반전 데이터 스트로브 신호를 지연 신호에 기초하여 위상을 지연시켜 상기 인터널 데이터 스트로브 신호를 출력하는 지연부 및
    상기 동기화된 데이터에 대한 검증 동작을 수행하고, 상기 검증 동작의 결과에 따라 상기 반전 신호 및 상기 지연 신호를 생성하는 트레이닝부를 포함하며,
    상기 트레이닝부는 상기 검증 동작이 성공한 경우, 상기 반전부가 상기 반전 데이터 스트로브 신호를 출력하도록 상기 반전 신호를 생성하고, 상기 검증 동작이 실패할 때까지 상기 지연 신호의 값을 증가시켜 상기 지연 신호를 생성하고, 상기 검증 동작이 실패하면 상기 반전부가 상기 비반전된 데이터 스트로브 신호를 출력하도록 상기 반전 신호를 생성하는
    메모리 시스템.

  2. 제1 항에 있어서,
    상기 트레이닝부는
    상기 검증 동작을 위한 라이트 데이터를 생성하는
    메모리 시스템.
  3. 제2 항에 있어서,
    상기 컨트롤러는
    상기 라이트 데이터를 상기 데이터 스트로브 신호에 동기화시키고, 이동 신호에 기초하여 상기 라이트 데이터를 지연시키는 데이터 이동부
    를 포함하는 메모리 시스템.
  4. 제3 항에 있어서,
    상기 컨트롤러는
    상기 동기화된 라이트 데이터를 상기 인터널 데이터 스트로브 신호로 다시 동기화시키는 동기화부
    를 포함하는 메모리 시스템.
  5. 제2 항에 있어서,
    상기 트레이닝부는
    상기 라이트 데이터와 리드 데이터가 동일하면 상기 검증 동작을 패스시키는
    메모리 시스템.
  6. 제4 항에 있어서,
    상기 동기화부는
    상기 동기화된 라이트 데이터를 상기 인터널 데이터 스트로브 신호의 라이징 엣지에 다시 동기화시키는 플립플롭
    을 포함하는 메모리 시스템.
  7. 제1 항에 있어서,
    상기 반전부는
    상기 데이터 스트로브 신호의 위상을 반전시키는 인버터; 및
    상기 반전 신호의 제어 하에 상기 반전된 데이터 스트로브 신호와 상기 비반전된 데이터 스트로브 신호 중 어느 하나의 신호를 출력하는 멀티플렉서
    를 포함하는 메모리 시스템.
  8. 제1 항에 있어서,
    상기 트레이닝부는
    상기 검증 동작이 실패하는 경우, 상기 검증 동작이 성공할 때까지 상기 지연 신호의 값을 증가시키고, 상기 증가된 지연 신호의 값 중 상기 검증 동작이 성공하는 지연 신호의 값을 제1 딜레이 카운트로 저장하는
    메모리 시스템.
  9. 제8 항에 있어서,
    상기 트레이닝부는
    상기 제1 딜레이 카운트를 저장한 이후, 상기 검증 동작이 실패할 때까지 상기 증가된 지연 신호의 값을 더 증가시키고 상기 더 증가된 지연 신호의 값 중 상기 검증 동작이 실패하는 지연 신호의 값을 제2 딜레이 카운트로 저장하며, 상기 제1 및 제2 딜레이 카운트의 평균 값으로 상기 지연 신호의 값을 설정하는
    메모리 시스템.
  10. 데이터 스트로브 신호(Data Strobe Signal: DQS) 및 인터널 데이터 스트로브 신호에 동기화된 데이터를 메모리로 제공하는 단계;
    상기 데이터 스트로브 신호를 생성하는 단계;
    입력된 상기 데이터 스트로브 신호를 반전 신호에 기초하여, 상기 데이터 스트로브 신호와 동일한 위상을 갖는 비반전 데이터 스트로브 신호와 상기 데이터 스트로브 신호와 반전된 위상을 갖는 반전 데이터 스트로브 신호 중 어느 하나를 선택적으로 출력하는 단계;
    상기 반전 또는 비반전 데이터 스트로브 신호의 위상을 지연 신호에 기초하여 지연시켜 상기 인터널 데이터 스트로브 신호를 출력하는 단계;
    검증 동작이 성공한 경우, 상기 반전된 데이터 스트로브 신호를 출력하도록 상기 반전 신호를 생성하는 단계;
    검증 동작이 실패할 때까지 상기 지연 신호의 값을 증가시켜 상기 지연 신호를 생성하는 단계; 및
    상기 라이트/리드 검증 동작이 실패하면, 상기 비반전된 데이터 스트로브 신호를 출력하도록 상기 반전 신호를 생성하는 단계
    를 포함하는 메모리 시스템의 동작방법.
  11. 제10 항에 있어서,
    상기 검증 동작을 위한 라이트 데이터를 생성하는 단계
    를 포함하는 메모리 시스템의 동작방법.
  12. 제11 항에 있어서,
    상기 라이트 데이터를 상기 데이터 스트로브 신호에 동기화시키고, 이동 신호에 기초하여 상기 라이트 데이터를 지연시키는 단계
    를 포함하는 메모리 시스템의 동작방법.
  13. 제12 항에 있어서,
    상기 동기화된 라이트 데이터를 상기 인터널 데이터 스트로브 신호에 다시 동기화시키는 단계
    를 포함하는 메모리 시스템의 동작방법.
  14. 제11 항에 있어서,
    상기 라이트 데이터와 리드 데이터가 동일하면 상기 검증 동작을 패스시키는 단계
    를 포함하는 메모리 시스템의 동작방법.
  15. 제13 항에 있어서,
    상기 인터널 데이터 스트로브 신호에 다시 동기화시키는 단계는
    상기 동기화된 라이트 데이터를 상기 인터널 데이터 스트로브 신호의 라이징 엣지에 다시 동기화시키는
    메모리 시스템의 동작방법.
  16. 제10 항에 있어서,
    상기 반전된 데이터 스트로브 신호 및 상기 비반전된 데이터 스트로브 신호 중 어느 하나를 선택적으로 출력하는 단계는
    상기 데이터 스트로브 신호의 위상을 반전시키는 단계; 및
    상기 반전된 데이터 스트로브 신호 및 상기 비반전된 데이터 스트로브 신호 중 어느 하나의 신호를 출력하는 단계
    를 포함하는 메모리 시스템의 동작방법.
  17. 제10 항에 있어서,
    상기 검증 동작이 실패한 경우, 상기 검증 동작이 성공할 때까지 상기 지연 신호의 값을 증가시키는 단계; 및
    상기 증가된 지연 신호의 값 중 상기 검증 동작이 성공한 지연 신호의 값을 제1 딜레이 카운트로 저장하는 단계
    를 포함하는 메모리 시스템의 동작방법.
  18. 제17 항에 있어서,
    상기 제1 딜레이 카운트를 저장한 이후, 상기 라이트/리드 검증 동작이 실패할 때까지 상기 증가된 지연 신호의 값을 더 증가시키는 단계;
    상기 더 증가된 지연 신호의 값 중 상기 검증 동작이 실패한 지연 신호의 값을 제2 딜레이 카운트로 저장하는 단계; 및
    상기 제1 및 제2 딜레이 카운트의 평균 값으로 상기 지연 신호의 값을 설정하는 단계
    를 포함하는 메모리 시스템의 동작방법.
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