JP2000112816A

JP2000112816A - 半導体記憶装置

Info

Publication number: JP2000112816A
Application number: JP10278328A
Authority: JP
Inventors: Satoshi Tamaoki; 智玉置
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-09-30
Filing date: 1998-09-30
Publication date: 2000-04-21

Abstract

(57)【要約】【課題】複数の半導体記憶装置のレイテンシ（ｌａｔ
ｅｎｃｙ）を調整することによって、データ信号線群へ
のデータ信号転送効率を向上させる。【解決手段】メモリコントローラ７のコマンドクロッ
ク出力端子にコマンドクロック信号線７０１を、コマン
ドアドレス出力端子にコマンドアドレス信号線群７０２
をそれぞれ接続し、データクロック入力端子にデータク
ロック信号線７０５を、データ入出力端子にデータ信号
線群７０３をそれぞれ接続して、これらの信号線群７０
１〜７０５に半導体記憶装置１を直列に接続している。
半導体記憶装置１は、各信号線７０１〜７０５の信号伝
送遅延時間がメモリコントローラ７に入出力するコマン
ドクロック信号及びデータクロック信号の周波数を超え
る場合にレイテンシを調整制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関するものである。

【０００２】

【従来の技術】

【０００３】メモリ装置には図２に示すように、メモリ
コントローラ７のコマンドクロック出力端子にコマンド
クロック信号線７０１を、コマンドアドレス出力端子に
コマンドアドレス信号線群７０２をそれぞれ接続し、メ
モリコントローラ７のデータクロック入力端子にデータ
クロック信号線７０５を、データ入出力端子にデータ信
号線群７０３をそれぞれ接続し、これらの信号線群に複
数の半導体記憶装置１を直列に接続した構成のものがあ
る。

【０００４】図２に示すメモリ装置に用いる従来の半導
体記憶装置１は図４に示すように、コマンドクロック入
力端子１１に接続された内部コマンドクロック信号線１
０１と、アドレスコマンド入力端子群１２に接続した内
部コマンドアドレス信号線群１０２と、信号群１０１及
び１０２からの信号を入力として、ＤＲＡＭコントロー
ル信号線群１０６及びレイテンシ（ｌａｔｅｎｃｙ）制
御信号線１０７に信号を出力するコマンドデコーダ２
と、ＤＲＡＭコントロール信号線群１０６からの信号を
入力として、データ入出力信号線群１０８を介して信号
を入出力するＤＲＡＭメモリ３と、データ入力端子群１
３に接続した内部データ入力信号線１０３からの信号を
入力として、データ入出力信号線群１０８にデータ信号
を出力するデータラッチ回路６と、データクロック入力
端子１５に接続した内部データクロック信号線１０５か
らの信号を入力として、ＤＬＬ出力信号をＦＩＦＯメモ
リ４に出力するＤＬＬ回路８と、ＤＬＬ出力信号８０１
及びデータ入出力信号１０８を入力として、ＤＬＬ出力
信号８０１のクロックエッジにあわせてデータ信号をデ
ータ出力端子群１４に内部データ出力信号線群１０４を
介して出力するＦＩＦＯメモリ４とから構成されてい
る。

【０００５】図４に示す従来の半導体記憶装置の動作例
を図６に示している。図６に示す動作波形は、図４に示
す半導体記憶装置１のレイテンシ（ｌａｔｅｎｃｙ）
を”３”に設定した場合である。図６における動作波形
は、データ入出力信号線群１０８，コマンドクロック信
号線７０１，コマンドアドレス信号線群７０２，データ
信号線群７０３，データクロック信号線７０５，ＤＬＬ
出力信号８０１のそれぞれメモリコントロール端，近端
メモリ端，遠端メモリ端での波形を示している。

【０００６】

【発明が解決しようとする課題】図６から明らかなよう
に、メモリコントローラ７の近傍の半導体記憶装置１に
おいて、メモリコントローラ端では、コマンドアドレス
信号線群７０２からのリードコマンドがデータクロック
信号線７０５にリードデータとして出力するまでのレイ
テンシは”４”であるが、メモリコントローラ７の遠端
の半導体記憶装置１においては、レイテンシは”５”で
ある。

【０００７】このことは、メモリコントローラ７の近端
と遠端との半導体記憶装置１を交互に動作すると、図６
に示すように、データクロック信号線７０５に出力され
る信号にブランクが生じて、データ信号の転送効率が低
いという問題がある。

【０００８】また、図４に示す従来例の半導体記憶装置
を用いてデータ転送効率を向上するには、メモリコント
ローラ７からの距離に応じてリードコマンドを送信する
タイミングを前後させる必要が生じてしまい、メモリコ
ントローラ回路が複雑になるという問題がある。

【０００９】また、特開平８−１９４６０３号公報に開
示された半導体記憶装置においては、クロック同期式の
ＦＩＦＯメモリのように、データの転送効率を向上した
メモリ装置は、データの書き込み順序と読み出し順序と
に制限が生じてしまい、ランダムアクセスメモリには、
適用できないという問題がある。

【００１０】本発明の目的は、複数の半導体記憶装置の
レイテンシ（ｌａｔｅｎｃｙ）を調整することによっ
て、データ信号線群へのデータ信号転送効率を向上する
半導体記憶装置を提供することにある。

【００１１】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体記憶装置は、メモリコントロー
ラのコマンドクロック出力端子にコマンドクロック信号
線を、コマンドアドレス出力端子にコマンドアドレス信
号線群をそれぞれ接続し、データクロック入力端子にデ
ータクロック信号線を、データ入出力端子にデータ信号
線群をそれぞれ接続して、これらの信号線群に複数の半
導体記憶装置を直列に接続したメモリ装置において、前
記半導体記憶装置は、前記各信号線の信号伝送遅延時間
が前記メモリコントローラに入出力するコマンドクロッ
ク信号及びデータクロック信号の周波数を超える場合に
レイテンシを調整制御する手段を有するものである。

【００１２】また、前記レイテンシ調整制御手段は、前
記メモリコントローラからの前記半導体記憶装置の距離
に応じて、前記メモリコントローラのデータ入力端子上
での各半導体記憶装置のレイテンシを調整するものであ
る。

【００１３】また、前記レイテンシ調整制御手段は、前
記メモリコントローラからのコマンドクロック信号とコ
マンドアドレス信号とに基づいてデコードされたレイテ
ンシ制御信号と、前記データクロック信号線からのデー
タクロック信号とを入力として、半導体記憶装置のメモ
リコントローラに対する距離に応じたレイテンシの調整
制御用の出力クロック信号をデータ出力手段に出力する
ものである。

【００１４】また、前記レイテンシ調整制御手段は、前
記メモリコントローラからのコマンドクロック信号とコ
マンドアドレス信号とに基づいてデコードされたレイテ
ンシ制御信号と、前記データクロック信号線からのデー
タクロック信号に基づいて出力されるＤＬＬ信号とを入
力として、半導体記憶装置のメモリコントローラに対す
る距離に応じたレイテンシの調整制御用の出力クロック
信号をデータ出力手段に出力するものである。

【００１５】また、前記データ出力手段は、前記ＤＬＬ
出力信号のクロックエッジにあわせてデータ信号を出力
するものである。

【００１６】前記データ出力手段は、クロック同期式の
ＦＩＦＯメモリである。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。

【００１８】（実施形態１）図１は、本発明の実施形態
１に係る半導体記憶装置を示す構成図、図２は、本発明
の実施形態１に係る半導体記憶装置を信号線群に直列に
複数接続したメモリ装置を示す構成図である。

【００１９】図２に示すように、本発明の実施形態１に
係る半導体記憶装置を信号線群に直列に複数接続したメ
モリ装置は、メモリコントローラ７のコマンドクロック
出力端子にコマンドクロック信号線７０１を、コマンド
アドレス出力端子にコマンドアドレス信号線群７０２を
それぞれ接続し、メモリコントローラ７のデータクロッ
ク入力端子にデータクロック信号線７０５を、データ入
出力端子にデータ信号線群７０３をそれぞれ接続し、こ
れらの信号線群に複数の半導体記憶装置１を直列に接続
して構成されている。

【００２０】図２に示すメモリ装置に用いる本発明に係
る半導体記憶装置１は基本的構成として、メモリコント
ローラ７のコマンドクロック出力端子にコマンドクロッ
ク信号線７０１を、コマンドアドレス出力端子にコマン
ドアドレス信号線群７０２をそれぞれ接続し、データク
ロック入力端子にデータクロック信号線７０５を、デー
タ入出力端子にデータ信号線群７０３をそれぞれ接続し
て、これらの信号線群７０１〜７０５に直列に接続して
用いるものであり、半導体記憶装置１は、各信号線７０
１〜７０５の信号伝送遅延時間がメモリコントローラ７
に入出力するコマンドクロック信号及びデータクロック
信号の周波数を超える場合にレイテンシを調整制御する
手段（レイテンシ調整制御回路５）を有するものであ
る。

【００２１】レイテンシ調整制御手段５は、メモリコン
トローラ７からの半導体記憶装置１の距離に応じて、メ
モリコントローラ７のデータ入力端子上での各半導体記
憶装置１のレイテンシを調整するようになっている。

【００２２】また、本発明におけるレイテンシ調整制御
手段５は、２通りの構成になっている。

【００２３】第１のレイテンシ調整制御手段５の構成
は、メモリコントローラ７からのコマンドクロック信号
とコマンドアドレス信号とに基づいてデコードされたレ
イテンシ制御信号と、データクロック信号線７０５から
のデータクロック信号とを入力として、半導体記憶装置
１のメモリコントローラ７に対する距離に応じたレイテ
ンシの調整制御用の出力クロック信号をデータ出力手段
（ＦＩＦＯメモリ４）に出力するようになっている。

【００２４】また、第２のレイテンシ調整制御手段５の
構成は、メモリコントローラ７からのコマンドクロック
信号とコマンドアドレス信号とに基づいてデコードされ
たレイテンシ制御信号と、データクロック信号線７０５
からのデータクロック信号に基づいて出力されるＤＬＬ
信号８０１とを入力として、半導体記憶装置１のメモリ
コントローラ７に対する距離に応じたレイテンシの調整
制御用の出力クロック信号をデータ出力手段（ＦＩＦＯ
メモリ４）に出力するようになっている。

【００２５】本発明のデータ出力手段は、クロック同期
式のＦＩＦＯメモリを用いており、第２のレイテンシ調
整制御手段５の構成におけるデータ出力手段としてのＦ
ＩＦＯメモリ４は、ＤＬＬ出力信号８０１のクロックエ
ッジにあわせてデータ信号を出力するようになってい
る。

【００２６】次に、本発明の具体例を実施形態１として
説明する。

【００２７】図２に示すメモリ装置に用いる本発明に係
る半導体記憶装置１は図１に示すように、入出力端子と
して、コマンドクロック入力端子１１とコマンドアドレ
ス入力端子群１２とデータ入力端子群１３とデータ出力
端群１４とデータクロック入力端子１５を備えており、
さらに、コマンドデコーダ２と、ＤＲＡＭメモリ３と、
データラッチ回路６と、レイテンシ制御回路５と、ＦＩ
ＦＯメモリ４とを有している。

【００２８】コマンドデコーダ２は、コマンド入力端子
１１に接続した内部コマンドクロック信号線１０１から
のコマンドクロック信号と、コマンドアドレス入力端子
群１２に接続した内部コマンドアドレス信号線群１０２
からのコマンドアドレス信号とを入力として、ＤＲＡＭ
コントロール信号線群１０６とレイテンシ制御信号線１
０７とに信号を出力するようになっている。

【００２９】ＤＲＡＭメモリ３は、ＤＲＡＭコントロー
ル信号線群１０６からのコントロール信号を入力とし
て、データ入力信号線群１０８との間にデータの入出力
を行なうようになっている。

【００３０】レイテンシ制御回路５は、データクロック
入力端子１５に接続した内部データクロック信号線１０
５からのデータクロック信号と、レイテンシ制御信号線
１０７からのレイテンシ信号とを入力として、出力クロ
ック信号線１０９にデータ制御信号を出力するようにな
っている。

【００３１】ＦＩＦＯメモリ４は、出力クロック信号線
１０９からのデータ制御信号と、データ入出力信号線群
１０８からのデータ信号と、内部コマンドクロック信号
線群１０１からのコマンドクロック信号とを入力とし
て、調整されたレイテンシの下にデータ信号をデータ出
力端子群１４に接続した内部データ出力信号線群１０４
に出力するようになっている。

【００３２】データラッチ回路６は、データ入力端子群
１３に接続した内部データ入力信号線群１０３からのデ
ータ信号と、内部コマンドクロック信号線１０１からの
コマンドクロック信号とを入力として、内部データ入出
力信号線１０８にデータ信号を出力するようになってい
る。

【００３３】図１に示す本発明の実施形態１に係る半導
体記憶装置の動作例を図５に示している。

【００３４】図５における動作波形は、データ入出力信
号線群１０８，コマンドクロック信号線７０１，コマン
ドアドレス信号線群７０２，データ信号線群７０３，デ
ータクロック信号線７０５の信号、及びＤＬＬ出力信号
８０１のそれぞれメモリコントロール際，メモリコント
ロールの近端，メモリコントロールの遠端での波形を示
している。ここでコマンドクロック信号７０５はメモリ
コントローラ装置からメモリ装置遠端へ、データクロッ
ク信号はメモリ装置遠端からメモリコントローラ装置へ
伝送する同一周期のクロック信号である。ｔ１、ｔ２は
コマンドクロック信号７０１の各メモリ装置入力端での
遅延時間を示しており、ｔ３、ｔ４はデータクロック信
号７０５のメモリ端、及びメモリコントロール装置端で
の遅延時間を示している。また、ｔ５は遠端メモリ装置
の入力端でのコマンドクロック信号７０１とデータクロ
ック信号７０５との時間差を示している。したがって、
近端のメモリ装置１へのリードアクセスの際にメモリコ
ントローラ端子上でのコマンドからリードデータ返送ま
での時間は、ｔｄＮ＝ｔ１＋（レイテンシ）＋ｔ６＋ｔ１＝（レイテンシ）＋ｔ１＋ｔ１＋ｔ６ただしｔ６は（２ｘｔ２−２ｘｔ１＋ｔ５）を周期
Ｔで割ったあまり同様に遠端メモリ装置１へのリードア
クセスの場合、ｔｄＦ＝ｔ２＋（レイテンシ）＋ｔ５＋ｔ２＝（レイテンシ）＋ｔ２＋ｔ２＋ｔ５である。

【００３５】図１に示すメモリ装置に用いる本発明の実
施形態に係る半導体記憶装置１のコマンドクロック入力
端子１１には、コマンドクロック信号がメモリコントロ
ーラ７からコマンドクロック信号線７０１を介して入力
し、そのコマンドクロック信号は、内部コマンドクロッ
ク信号線１０１を介してコマンドデコーダ２に入力す
る。

【００３６】一方、半導体記憶装置１のコマンドクロッ
ク入力端子群１２には、コマンドアドレス信号がメモリ
コントローラ７からコマンドアドレス信号線群７０２を
介して入力し、そのコマンドアドレス信号は、内部コマ
ンドアドレス信号線群１０２を介してコマンドデコーダ
２に入力する。

【００３７】コマンドデコーダ２は、内部コマンドクロ
ック信号線１０１からのコマンドクロック信号と、内部
コマンドアドレス信号線群１０２からのコマンドアドレ
ス信号とを入力として、ＤＲＡＭコントロール信号及び
レイテンシ（ｌａｔｅｎｃｙ）制御信号をそれぞれ発生
し、ＤＲＡＭコントロール信号をＤＲＡＭコントロール
信号線群１０６に、レイテンシ（ｌａｔｅｎｃｙ）制御
信号をレイテンシ（ｌａｔｅｎｃｙ）制御信号線１０７
にそれぞれ出力する。

【００３８】また、半導体記憶装置１のデータ入力端子
１３には、データ信号線群７０３からデータが入力し、
このデータは内部データ入力信号線群１０３を通してデ
ータラッチ回路６に入力する。

【００３９】データラッチ回路６は、内部コマンドクロ
ック信号線１０１からのコマンドクロック信号に基づい
て、内部データ入力信号線群１０３からのデータをラッ
チし、データラッチ回路６は、データラッチ解除後に内
部データ入出力信号線１０８にデータ信号を出力する。

【００４０】ＤＲＡＭメモリ３は、内部データ入出力信
号線１０８からのデータ信号を記憶し、ＤＲＡＭコント
ロール信号１０６に基づいて、記憶していたデータ信号
をＦＩＦＯメモリ４に出力する。

【００４１】ここで、従来例では図４に示すように、デ
ータクロック入力端子１５に接続した内部データクロッ
ク信号線１０５からの信号に基づいてＤＬＬ回路８にて
ＤＬＬ出力信号８０１を出力しており、ＦＩＦＯメモリ
４は、ＤＬＬ出力信号８０１のクロックエッジにあわせ
て、内部データ入出力信号線１０８からのデータ信号を
データ出力端子群１４に出力させている。

【００４２】しかしながら、図４に示す従来例では、個
々に半導体記憶装置１からデータ信号の入出力を制御す
るのみであり、半導体記憶装置１のメモリコントローラ
７からの距離に拘らず、メモリコントローラ７のデータ
入力端子上でのレイテンシの調整が行なわれておらず、
上述したようにデータ信号の転送効率が低いという問題
がある。

【００４３】そこで、本発明の実施形態では、複数の半
導体記憶装置１のメモリコントローラ７に対する距離に
拘らず、複数の半導体記憶装置１のレイテンシが揃うよ
うに、レイテンシ制御回路５により、複数の半導体記憶
装置１のメモリコントローラ７に対する距離に応じてレ
イテンシの調整制御を行ない、データ信号の転送効率を
向上させることを特徴とするものである。

【００４４】本発明の実施形態では、メモリコントロー
ラ７に対する距離が異なって接続された各半導体記憶装
置１のレイテンシ制御回路５は、内部データクロック信
号線１０５からのデータクロック信号と、レイテンシ制
御信号線１０７からのレイテンシ制御信号とを入力とし
て、半導体記憶装置１のメモリコントローラ７に対する
距離に応じたレイテンシの調整制御を各半導体記憶装置
１毎に行ない、出力クロック信号線１０９にデータ制御
信号を出力する。

【００４５】本発明の実施形態におけるＦＩＦＯメモリ
４は、出力クロック信号線１０９からのデータ制御信号
と内部コマンドクロック信号線群１０１からのコマンド
クロック信号とに基づいて、データ入出力信号線群１０
８からのデータ信号をデータ出力端子群１４に出力す
る。

【００４６】したがって、本発明の実施形態１では、各
半導体記憶装置１のメモリコントール７に対する距離に
応じて、各半導体記憶装置１のＦＩＦＯメモリ４からの
データ信号は、調整されたレイテンシの下に出力するこ
ととなる。

【００４７】すなわち、図１に示す本発明の実施形態１
に係る半導体記憶装置１では、内部コマンドアドレス信
号線群１０２からのコマンドアドレス信号に基づいて設
定されたレイテンシ（ｌａｔｅｎｃｙ）をもつレイテン
シ制御信号（レイテンシ制御信号１０７で供給される）
に基づいて、各レイテンシ制御回路５は、メモリコント
ローラ７の近傍の半導体記憶装置１のレイテンシを例え
ば”４”に設定し、遠端の半導体記憶装置１のレイテン
シを例えば”３”に設定するデータ制御信号をＦＩＦＯ
Ｐメモリ４にそれぞれ出力し、各ＦＩＦＯＰメモリ４
は、レイテンシ制御回路５によって調整制御されたレイ
テンシの下に、データ信号を出力することとなる。

【００４８】そこで、遠端のメモリ装置１をレイテンシ
＝Ｎ１に設定した場合のリードデータの返送にかかる時
間は先に示したように、ｔｄＦ＝（Ｎ１）＋ｔ２＋ｔ２＋ｔ５である。第５図はたとえばＮ１＝３Ｔの場合でメモリコ
ントローラ端で４Ｔ＜ｔｄＦ＜５Ｔであり、メモリコン
トローラ７の入力端子上でレイテンシ＝５であることを
示している。一方、近端メモリ装置に対しては、ｔｄＮ＝（Ｎ２）＋ｔ１＋ｔ１＋ｔ６であり、この値が遠端部と同様に、４Ｔ＜ｔｄＮ＜５Ｔ
となるように近端のメモリ装置１のレイテンシＮ２を決
めることでメモリコントローラ入力端子上でのレイテン
シを５にそろえる事ができる。つまり、（２ｘｔ２―２
ｘｔ１＋ｔ５）を周期Ｔで割った商（整数部分）を遠端
のメモリ装置１のレイテンシに加えた値を近端メモリ装
置のレイテンシとすることで、近端のメモリ装置と遠端
のメモリ装置のレイテンシをメモリコントローラ入力端
子上でそろえる事が可能となる。また、第２図で示すよ
うに、複数のメモリ装置に対しても近端のメモリ装置の
レイテンシ調整方法と同様に遠端のメモリ装置との時間
差からレイテンシが決定できる。したがって本発明の実
施形態では、メモリコントローラ７に対する半導体記憶
装置１の距離に拘らず、複数の半導体記憶装置１のレイ
テンシは、例えば”５”に調整され、平均化される。

【００４９】本発明の実施形態では、半導体記憶装置１
に対してメモリコントローラ端に対してレイテンシが揃
うように、複数の半導体記憶装置１のレイテンシを調整
することにより、データクロック信号線群７０５のデー
タ信号転送効率を簡単なメモリコントローラ回路で向上
することができる。

【００５０】（実施形態２）図３は、本発明の実施形態
２に係る半導体記憶装置を示す構成図である。

【００５１】図３に示す本発明の実施形態２では、内部
データクロック信号１０５からのデータクロック信号を
入力として、ＤＬＬ出力信号８０１を出力するＤＬＬ回
路８を有し、ＤＬＬ回路８からのＤＬＬ出力信号８０１
をレイテンシ制御回路５に出力するようにしたものであ
る。

【００５２】図３に示す本発明の実施形態２によれば、
レイテンシ調整回路５にＤＬＬ回路８からのＤＬＬ出力
信号８０１を入力することにより、ＦＩＦＯメモリ４か
ら出力するデータ信号の位相を調整することができると
いう利点がある。

【００５３】

【発明の効果】以上のように本発明によれば、メモリコ
ントローラに対する半導体記憶装置の距離が異なる場合
に、そのレイテンシが揃うように、複数の半導体記憶装
置のレイテンシを調整することにより、データ出力信号
線群へデータ信号転送効率を簡単なメモリコントローラ
回路で向上することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る半導体記憶装置を示
す構成図である。

【図２】信号線群に複数の半導体記憶装置を直列に接続
したメモリ装置を示す構成図である。

【図３】本発明の実施形態２に係る半導体記憶装置を示
す構成図である。

【図４】図２に示されるメモリ装置に用いる従来例の半
導体記憶装置を示す構成図である。

【図５】図２に示されるメモリ装置に用いる本発明の実
施形態１に係る半導体記憶装置の動作波形である。

【図６】図２に示されるメモリ装置に用いる従来の実施
形態１に係る半導体記憶装置の動作波形である。

【符号の説明】

１半導体記憶装置２コマンドデコーダ３ＤＲＡＭメモリ４ＦＩＦＯメモリ５レイテンシ制御回路６データラッチ回路７メモリコントローラ８ＤＬＬ回路１１コマンドクロック入力端子１２コマンドアドレス入力端子群１３データ入力端子群１４データ出力端子群１５データクロック入力端子１０１内部コマンドクロック信号線１０２内部コマンドアドレス信号線群１０３内部データ入力信号線群１０４内部データ出力信号線群１０５内部データクロック信号線１０６ＤＲＡＭコントロール信号線群１０７レイテンシ制御信号線１０８データ入出力信号線群１０９出力クロック信号線７０１コマンドクロック７０２コマンドアドレス信号線群７０３データ信号線群７０５データクロック信号線８０１ＤＬＬ出力信号

Claims

【特許請求の範囲】

【請求項１】メモリコントローラのコマンドクロック
出力端子にコマンドクロック信号線を、コマンドアドレ
ス出力端子にコマンドアドレス信号線群をそれぞれ接続
し、データクロック入力端子にデータクロック信号線
を、データ入出力端子にデータ信号線群をそれぞれ接続
して、これらの信号線群に複数の半導体記憶装置を直列
に接続したメモリ装置において、前記半導体記憶装置は、前記各信号線の信号伝送遅延時
間が前記メモリコントローラに入出力するコマンドクロ
ック信号及びデータクロック信号の周波数を超える場合
にレイテンシを調整制御する手段を有するものであるこ
とを特徴とする半導体記憶装置。
【請求項２】前記レイテンシ調整制御手段は、前記メ
モリコントローラからの前記半導体記憶装置の距離に応
じて、前記メモリコントローラのデータ入力端子上での
各半導体記憶装置のレイテンシを調整するものであるこ
とを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】前記レイテンシ調整制御手段は、前記メ
モリコントローラからのコマンドクロック信号とコマン
ドアドレス信号とに基づいてデコードされたレイテンシ
制御信号と、前記データクロック信号線からのデータク
ロック信号とを入力として、半導体記憶装置のメモリコ
ントローラに対する距離に応じたレイテンシの調整制御
用の出力クロック信号をデータ出力手段に出力するもの
であることを特徴とする請求項２に記載の半導体記憶装
置。
【請求項４】前記レイテンシ調整制御手段は、前記メ
モリコントローラからのコマンドクロック信号とコマン
ドアドレス信号とに基づいてデコードされたレイテンシ
制御信号と、前記データクロック信号線からのデータク
ロック信号に基づいて出力されるＤＬＬ信号とを入力と
して、半導体記憶装置のメモリコントローラに対する距
離に応じたレイテンシの調整制御用の出力クロック信号
をデータ出力手段に出力するものであることを特徴とす
る請求項２に記載の半導体記憶装置。
【請求項５】前記データ出力手段は、前記ＤＬＬ出力
信号のクロックエッジにあわせてデータ信号を出力する
ものであることを特徴とする請求項４に記載の半導体記
憶装置。
【請求項６】前記データ出力手段は、クロック同期式
のＦＩＦＯメモリであることを特徴とする請求項３，４
又は５に記載の半導体記憶装置。