JP2002150776A - 命令及びアドレス専用ストローブ信号を用いる半導体メモリ装置並びにその命令及びアドレス入力方法 - Google Patents
命令及びアドレス専用ストローブ信号を用いる半導体メモリ装置並びにその命令及びアドレス入力方法Info
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Abstract
(57)【要約】
【課題】 命令及びアドレスの到着時間とシステムクロ
ックの到着時間との時間差だけの待ち時間を短縮し、か
つシステムクロックの周波数が増加しても１つのクロッ
クサイクルタイム内に命令及びアドレスをあらゆるSDRA
Mに安全に伝達可能にするSDRAM並びにその命令及びアド
レス入力方法を提供すること。 【解決手段】 命令及びアドレス入力方法によって動作
するSDRAMは、命令及びアドレスをストローブするため
にシステムクロックと異なる信号である命令及びアドレ
ス専用ストローブ信号を受信する。命令及びアドレス専
用ストローブ信号は命令及びアドレスがSDRAMに入力さ
れる区間の間にのみ活性化される信号であるか、トグル
し続けるフリーランニングクロックである。
ックの到着時間との時間差だけの待ち時間を短縮し、か
つシステムクロックの周波数が増加しても１つのクロッ
クサイクルタイム内に命令及びアドレスをあらゆるSDRA
Mに安全に伝達可能にするSDRAM並びにその命令及びアド
レス入力方法を提供すること。 【解決手段】 命令及びアドレス入力方法によって動作
するSDRAMは、命令及びアドレスをストローブするため
にシステムクロックと異なる信号である命令及びアドレ
ス専用ストローブ信号を受信する。命令及びアドレス専
用ストローブ信号は命令及びアドレスがSDRAMに入力さ
れる区間の間にのみ活性化される信号であるか、トグル
し続けるフリーランニングクロックである。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に命令及びアドレス専用ストローブ信号を用い
るSDRAM並びにその命令及びアドレス入力方法に関す
る。
係り、特に命令及びアドレス専用ストローブ信号を用い
るSDRAM並びにその命令及びアドレス入力方法に関す
る。
【０００２】
【従来の技術】システム性能の向上のために半導体メモ
リ装置、特にDRAMは高集積化及び高速化しつつある。す
なわち、より多くのデータをより高速で処理するDRAMが
要求されている。その一つとして、高速動作のためにシ
ステムクロックに同期して動作するSDRAM（synchronous
DRAM）が開発され、SDRAMの登場によってデータ伝送
速度が画期的に増加した。
リ装置、特にDRAMは高集積化及び高速化しつつある。す
なわち、より多くのデータをより高速で処理するDRAMが
要求されている。その一つとして、高速動作のためにシ
ステムクロックに同期して動作するSDRAM（synchronous
DRAM）が開発され、SDRAMの登場によってデータ伝送
速度が画期的に増加した。
【０００３】
【発明が解決しようとする課題】ところが、従来のSDRA
Mでは内部動作とデータ入出力とがシステムクロックに
同期して行われ、かつ命令及びアドレスもシステムクロ
ックに応答して入力されている。したがって、命令及び
アドレスは常にシステムクロックの所定のサイクルタイ
ム内にメモリコントローラからSDRAMに伝達されなけれ
ばならず、命令及びアドレスがシステムクロックより先
にSDRAMに到着しても、命令及びアドレスはシステムク
ロックの到着に応答して内部に入力されることになる。
したがって、従来のSDRAMでは命令及びアドレスの到着
時間とシステムクロックの到着時間との時間差だけの待
ち時間(Latency)が延びる短所がある。また、システム
クロックの周波数が増加してシステムクロックのサイク
ルタイムが減少する場合、複数のSDRAMを使用するメモ
リモジュールにおいて１つのクロックサイクルタイム内
に命令及びアドレスをあらゆるSDRAMに伝達しにくくな
る短所がある。
Mでは内部動作とデータ入出力とがシステムクロックに
同期して行われ、かつ命令及びアドレスもシステムクロ
ックに応答して入力されている。したがって、命令及び
アドレスは常にシステムクロックの所定のサイクルタイ
ム内にメモリコントローラからSDRAMに伝達されなけれ
ばならず、命令及びアドレスがシステムクロックより先
にSDRAMに到着しても、命令及びアドレスはシステムク
ロックの到着に応答して内部に入力されることになる。
したがって、従来のSDRAMでは命令及びアドレスの到着
時間とシステムクロックの到着時間との時間差だけの待
ち時間(Latency)が延びる短所がある。また、システム
クロックの周波数が増加してシステムクロックのサイク
ルタイムが減少する場合、複数のSDRAMを使用するメモ
リモジュールにおいて１つのクロックサイクルタイム内
に命令及びアドレスをあらゆるSDRAMに伝達しにくくな
る短所がある。
【０００４】したがって、本発明の目的は、命令及びア
ドレスの到着時間とシステムクロックの到着時間との時
間差だけの待ち時間を短縮し、かつシステムクロックの
周波数が増加しても１つのクロックサイクルタイム内に
命令及びアドレスをあらゆるSDRAMに安全に伝達可能に
するSDRAMを提供することである。本発明の他の目的
は、命令及びアドレスの到着時間とシステムクロックの
到着時間との時間差だけの待ち時間を短縮し、かつシス
テムクロックの周波数が増加しても１つのクロックサイ
クルタイム内に命令及びアドレスをあらゆるSDRAMに安
全に伝達可能にする命令及びアドレス入力方法を提供す
ることである。
ドレスの到着時間とシステムクロックの到着時間との時
間差だけの待ち時間を短縮し、かつシステムクロックの
周波数が増加しても１つのクロックサイクルタイム内に
命令及びアドレスをあらゆるSDRAMに安全に伝達可能に
するSDRAMを提供することである。本発明の他の目的
は、命令及びアドレスの到着時間とシステムクロックの
到着時間との時間差だけの待ち時間を短縮し、かつシス
テムクロックの周波数が増加しても１つのクロックサイ
クルタイム内に命令及びアドレスをあらゆるSDRAMに安
全に伝達可能にする命令及びアドレス入力方法を提供す
ることである。
【０００５】
【課題を解決するための手段】前記課題を達成するため
に、所定の命令及びアドレス専用ストローブ信号を受信
するストローブ信号入力バッファ回路、ストローブ信号
入力バッファ回路の出力信号に応答して命令を入力して
ラッチする命令入力バッファ回路、及びストローブ信号
入力バッファ回路の出力信号に応答してアドレスを入力
してラッチするアドレス入力バッファ回路を具備し、命
令及びアドレス専用ストローブ信号はシステムクロック
と異なる信号であることを特徴とする本発明に係るSDRA
Mを提供する。
に、所定の命令及びアドレス専用ストローブ信号を受信
するストローブ信号入力バッファ回路、ストローブ信号
入力バッファ回路の出力信号に応答して命令を入力して
ラッチする命令入力バッファ回路、及びストローブ信号
入力バッファ回路の出力信号に応答してアドレスを入力
してラッチするアドレス入力バッファ回路を具備し、命
令及びアドレス専用ストローブ信号はシステムクロック
と異なる信号であることを特徴とする本発明に係るSDRA
Mを提供する。
【０００６】命令及びアドレス専用ストローブ信号は命
令及びアドレスがSDRAMに入力される区間の間にのみ活
性化される信号であること、またはトグルし続けるフリ
ーランニングクロックであることが望ましい。また、前
記他の課題を達成するために、システムクロックに応答
して動作するSDRAMに対する命令/アドレス入力方法にお
いて、所定の命令及びアドレス専用ストローブ信号を受
信する段階、命令及びアドレス専用ストローブ信号の基
準エッジに応答して命令を入力してラッチする段階、及
び命令及びアドレス専用ストローブ信号の基準エッジに
応答してアドレスを入力してラッチする段階を具備し、
命令及びアドレス専用ストローブ信号がシステムクロッ
クと異なる信号であることを特徴とする命令/アドレス
入力方法を提供する。
令及びアドレスがSDRAMに入力される区間の間にのみ活
性化される信号であること、またはトグルし続けるフリ
ーランニングクロックであることが望ましい。また、前
記他の課題を達成するために、システムクロックに応答
して動作するSDRAMに対する命令/アドレス入力方法にお
いて、所定の命令及びアドレス専用ストローブ信号を受
信する段階、命令及びアドレス専用ストローブ信号の基
準エッジに応答して命令を入力してラッチする段階、及
び命令及びアドレス専用ストローブ信号の基準エッジに
応答してアドレスを入力してラッチする段階を具備し、
命令及びアドレス専用ストローブ信号がシステムクロッ
クと異なる信号であることを特徴とする命令/アドレス
入力方法を提供する。
【０００７】命令及びアドレス専用ストローブ信号は命
令及びアドレスがSDRAMに入力される区間の間にのみ活
性化される信号であること、またはトグルし続けるフリ
ーランニングクロックであることが望ましい。
令及びアドレスがSDRAMに入力される区間の間にのみ活
性化される信号であること、またはトグルし続けるフリ
ーランニングクロックであることが望ましい。
【０００８】
【発明の実施の形態】以下、添付した図面に基づいて本
発明の望ましい実施例を説明する。各図面において同じ
部材番号は同じ部材を示す。図1は本発明に係るSDRAMを
説明するための概略的なブロック図である。図1を参照
すれば、本発明に係るSDRAM10では内部動作とデータDQ
の入出力とがシステムクロックCLKに同期して行われ、
特に命令CMDとアドレスADDとは命令及びアドレス専用ス
トローブ信号CA_STBに応答して入力される。命令及びア
ドレス専用ストローブ信号CA_STBはシステムクロックCL
Kと異なる信号であって、命令CMDとアドレスADDとをス
トローブするための専用信号である。命令及びアドレス
専用ストローブ信号CA_STBはSDRAM10の内部動作とデー
タDQの入出力とには関与せず、命令CMD及びアドレスADD
の入力と、命令CMD及びアドレスADDのデコーディングと
にのみ関与する。命令CMD及びアドレスADDはSDRAM10を
制御するメモリコントローラ(図示せず)から入力され、
命令及びアドレス専用ストローブ信号CA_STBはメモリコ
ントローラから入力されるか或いは所定の他の回路から
入力されるかである。
発明の望ましい実施例を説明する。各図面において同じ
部材番号は同じ部材を示す。図1は本発明に係るSDRAMを
説明するための概略的なブロック図である。図1を参照
すれば、本発明に係るSDRAM10では内部動作とデータDQ
の入出力とがシステムクロックCLKに同期して行われ、
特に命令CMDとアドレスADDとは命令及びアドレス専用ス
トローブ信号CA_STBに応答して入力される。命令及びア
ドレス専用ストローブ信号CA_STBはシステムクロックCL
Kと異なる信号であって、命令CMDとアドレスADDとをス
トローブするための専用信号である。命令及びアドレス
専用ストローブ信号CA_STBはSDRAM10の内部動作とデー
タDQの入出力とには関与せず、命令CMD及びアドレスADD
の入力と、命令CMD及びアドレスADDのデコーディングと
にのみ関与する。命令CMD及びアドレスADDはSDRAM10を
制御するメモリコントローラ(図示せず)から入力され、
命令及びアドレス専用ストローブ信号CA_STBはメモリコ
ントローラから入力されるか或いは所定の他の回路から
入力されるかである。
【０００９】図2は図1に示された本発明に係るSDRAMの
各信号のタイミング図である。図2を参照すれば、命令
及びアドレス専用ストローブ信号CA_STBは命令CMD及び
アドレスADDがSDRAM10に入力される区間の間にのみ活性
化される信号である。しかし、命令及びアドレス専用ス
トローブ信号CA_STBとしてトグルし続けるフリーランニ
ングクロックを使用できる。
各信号のタイミング図である。図2を参照すれば、命令
及びアドレス専用ストローブ信号CA_STBは命令CMD及び
アドレスADDがSDRAM10に入力される区間の間にのみ活性
化される信号である。しかし、命令及びアドレス専用ス
トローブ信号CA_STBとしてトグルし続けるフリーランニ
ングクロックを使用できる。
【００１０】特に命令及びアドレス専用ストローブ信号
CA_STBの基準エッジ、すなわち命令CMDとアドレスADDと
をSDRAM内部にラッチするための基準エッジは、SDRAM10
がシステムクロックCLKの立上りエッジを使用するよう
に構成される場合、システムクロックCLKの所定の立上
りエッジと次の立上りエッジとの間で遷移されるように
する。図2では命令及びアドレス専用ストローブ信号CA_
STBの基準エッジが立上りエッジである場合が図示され
ている。tsは命令CMDとアドレスADDとのセットアップ時
間を、thは命令CMDとアドレスADDとのホールド時間を示
す。この場合には命令CMDとアドレスADDとが命令及びア
ドレス専用ストローブ信号CA_STBの立上りエッジに応答
してSDRAMの内部に入力される。また、命令及びアドレ
ス専用ストローブ信号CA_STBの基準エッジが立下りエッ
ジになるように構成でき、この場合には命令CMDとアド
レスADDとが命令及びアドレス専用ストローブ信号CA_ST
Bの立下りエッジに応答してSDRAMの内部に入力される。
CA_STBの基準エッジ、すなわち命令CMDとアドレスADDと
をSDRAM内部にラッチするための基準エッジは、SDRAM10
がシステムクロックCLKの立上りエッジを使用するよう
に構成される場合、システムクロックCLKの所定の立上
りエッジと次の立上りエッジとの間で遷移されるように
する。図2では命令及びアドレス専用ストローブ信号CA_
STBの基準エッジが立上りエッジである場合が図示され
ている。tsは命令CMDとアドレスADDとのセットアップ時
間を、thは命令CMDとアドレスADDとのホールド時間を示
す。この場合には命令CMDとアドレスADDとが命令及びア
ドレス専用ストローブ信号CA_STBの立上りエッジに応答
してSDRAMの内部に入力される。また、命令及びアドレ
ス専用ストローブ信号CA_STBの基準エッジが立下りエッ
ジになるように構成でき、この場合には命令CMDとアド
レスADDとが命令及びアドレス専用ストローブ信号CA_ST
Bの立下りエッジに応答してSDRAMの内部に入力される。
【００１１】一方、SDRAM10がシステムクロックCLKの立
下りエッジを使用するように構成される場合には、シス
テムクロックCLKの所定の立下りエッジと次の立下りエ
ッジとの間で命令及びアドレス専用ストローブ信号CA_S
TBの基準エッジが遷移されるようにする。また、SDRAM1
0がシステムクロックCLKの立上りエッジ及び立下りエッ
ジを両方共に使用するように構成される場合には、シス
テムクロックCLKの所定の立下りエッジと次の立上りエ
ッジとの間、または所定の立上りエッジと次の立下りエ
ッジとの間で命令及びアドレス専用ストローブ信号CA_S
TBの基準エッジが遷移されるようにする。
下りエッジを使用するように構成される場合には、シス
テムクロックCLKの所定の立下りエッジと次の立下りエ
ッジとの間で命令及びアドレス専用ストローブ信号CA_S
TBの基準エッジが遷移されるようにする。また、SDRAM1
0がシステムクロックCLKの立上りエッジ及び立下りエッ
ジを両方共に使用するように構成される場合には、シス
テムクロックCLKの所定の立下りエッジと次の立上りエ
ッジとの間、または所定の立上りエッジと次の立下りエ
ッジとの間で命令及びアドレス専用ストローブ信号CA_S
TBの基準エッジが遷移されるようにする。
【００１２】図3は図1に示された本発明に係るSDRAMの
命令及びアドレス入力回路を示すブロック図である。図
3を参照すれば、本発明に係るSDRAMの命令及びアドレス
入力回路は、ストローブ信号入力バッファ回路30、命令
入力バッファ回路32、及びアドレス入力バッファ回路34
を具備する。ストローブ信号入力バッファ回路30は前述
したような命令及びアドレス専用ストローブ信号CA_STB
を受信し、受信された信号をバッファリングして出力す
る。命令入力バッファ回路32はストローブ信号入力バッ
ファ回路30の出力信号CA_STBBに応答して命令CMDを入力
してラッチする。アドレス入力バッファ回路34はストロ
ーブ信号入力バッファ回路30の出力信号CA_STBBに応答
してアドレスADDを入力してラッチする。
命令及びアドレス入力回路を示すブロック図である。図
3を参照すれば、本発明に係るSDRAMの命令及びアドレス
入力回路は、ストローブ信号入力バッファ回路30、命令
入力バッファ回路32、及びアドレス入力バッファ回路34
を具備する。ストローブ信号入力バッファ回路30は前述
したような命令及びアドレス専用ストローブ信号CA_STB
を受信し、受信された信号をバッファリングして出力す
る。命令入力バッファ回路32はストローブ信号入力バッ
ファ回路30の出力信号CA_STBBに応答して命令CMDを入力
してラッチする。アドレス入力バッファ回路34はストロ
ーブ信号入力バッファ回路30の出力信号CA_STBBに応答
してアドレスADDを入力してラッチする。
【００１３】命令入力バッファ回路32の出力信号CMDB及
びアドレス入力バッファ回路34の出力信号ADDBはSDRAM
の内部回路に伝送される。前述したように本発明に係る
SDRAMでは内部動作とデータ入出力とはシステムクロッ
クCLKに同期して行われるが、命令CMD及びアドレスADD
はシステムクロックCLKと異なる命令及びアドレス専用
ストローブ信号CA_STBに応答して入力される。したがっ
て、システムクロックCLKの周波数に関係なく命令及び
アドレスをメモリモジュールのあらゆるSDRAMに安全に
伝達できる。また、システムクロックCLKの周波数が増
加しても命令CMD及びアドレスADDがシステムクロックCL
Kと無関係の命令及びアドレス専用ストローブ信号CA_ST
Bに応答して正確に入力されるので、命令及びアドレス
の到着時間とシステムクロックの到着時間との時間差だ
けの待ち時間が短縮される長所がある。
びアドレス入力バッファ回路34の出力信号ADDBはSDRAM
の内部回路に伝送される。前述したように本発明に係る
SDRAMでは内部動作とデータ入出力とはシステムクロッ
クCLKに同期して行われるが、命令CMD及びアドレスADD
はシステムクロックCLKと異なる命令及びアドレス専用
ストローブ信号CA_STBに応答して入力される。したがっ
て、システムクロックCLKの周波数に関係なく命令及び
アドレスをメモリモジュールのあらゆるSDRAMに安全に
伝達できる。また、システムクロックCLKの周波数が増
加しても命令CMD及びアドレスADDがシステムクロックCL
Kと無関係の命令及びアドレス専用ストローブ信号CA_ST
Bに応答して正確に入力されるので、命令及びアドレス
の到着時間とシステムクロックの到着時間との時間差だ
けの待ち時間が短縮される長所がある。
【００１４】以上、図面及び明細書によって最適の実施
例が開示された。ここで、特定の用語が使われたが、こ
れは単に本発明を説明するための目的で使われたものに
過ぎず、意味の限定や特許請求の範囲上に記載された本
発明の範囲を制限するために使われたものではない。し
たがって、当業者ならばこれより多様な変形及び均等な
他実施例が可能であるということが解かる。したがっ
て、本発明の真の技術的保護範囲は特許請求項の範囲の
技術的思想によって決まるべきである。
例が開示された。ここで、特定の用語が使われたが、こ
れは単に本発明を説明するための目的で使われたものに
過ぎず、意味の限定や特許請求の範囲上に記載された本
発明の範囲を制限するために使われたものではない。し
たがって、当業者ならばこれより多様な変形及び均等な
他実施例が可能であるということが解かる。したがっ
て、本発明の真の技術的保護範囲は特許請求項の範囲の
技術的思想によって決まるべきである。
【００１５】
【発明の効果】前述したように本発明に係るSDRAM及び
その命令/アドレス入力方法は、命令及びアドレスの到
着時間とシステムクロックの到着時間との時間差だけの
待ち時間を短縮し、かつシステムクロックの周波数が増
加しても１つのクロックサイクルタイム内に命令及びア
ドレスをあらゆるSDRAMに安全に伝達可能にする。
その命令/アドレス入力方法は、命令及びアドレスの到
着時間とシステムクロックの到着時間との時間差だけの
待ち時間を短縮し、かつシステムクロックの周波数が増
加しても１つのクロックサイクルタイム内に命令及びア
ドレスをあらゆるSDRAMに安全に伝達可能にする。
【図１】本発明に係るSDRAMを説明するための概略的な
ブロック図。
ブロック図。
【図２】図1に示された本発明に係るSDRAMの各信号のタ
イミング図。
イミング図。
【図３】図1に示された本発明に係るSDRAMの命令及びア
ドレス入力回路を示すブロック図。
ドレス入力回路を示すブロック図。
３０ ストローブ信号入力バッファ回路 ３２ 命令入力バッファ回路 ３４ アドレス入力バッファ回路
Claims (12)
- 【請求項１】 システムクロックに応答して動作する半
導体メモリ装置において、 所定の命令及びアドレス専用ストローブ信号を受信する
ストローブ信号入力バッファ回路と、 前記ストローブ信号入力バッファ回路の出力信号に応答
して命令を入力してラッチする命令入力バッファ回路
と、 前記ストローブ信号入力バッファ回路の出力信号に応答
してアドレスを入力してラッチするアドレス入力バッフ
ァ回路とを具備し、 前記命令及びアドレス専用ストローブ信号は、前記シス
テムクロックと異なる信号であることを特徴とする半導
体メモリ装置。 - 【請求項２】 前記命令及びアドレス専用ストローブ信
号は、前記命令及び前記アドレスが前記半導体メモリ装
置に入力される区間の間にのみ活性化される信号である
ことを特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項３】 前記命令及びアドレス専用ストローブ信
号は、トグルし続けるフリーランニングクロックである
ことを特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項４】 前記命令及び前記アドレスをラッチする
ための前記命令及びアドレス専用ストローブ信号の基準
エッジは、前記システムクロックの所定の立上りエッジ
と次の立上りエッジとの間で遷移されることを特徴とす
る請求項１に記載の半導体メモリ装置。 - 【請求項５】 前記命令及び前記アドレスをラッチする
ための前記命令及びアドレス専用ストローブ信号の基準
エッジは、前記システムクロックの所定の立下りエッジ
と次の立下りエッジとの間で遷移されることを特徴とす
る請求項１に記載の半導体メモリ装置。 - 【請求項６】 前記命令及び前記アドレスをラッチする
ための前記命令及びアドレス専用ストローブ信号の基準
エッジは、前記システムクロックの所定の立下りエッジ
と次の立上りエッジとの間、または所定の立上りエッジ
と次の立下りエッジとの間で遷移されることを特徴とす
る請求項１に記載の半導体メモリ装置。 - 【請求項７】 システムクロックに応答して動作する半
導体メモリ装置に対する命令/アドレス入力方法におい
て、 所定の命令及びアドレス専用ストローブ信号を受信する
段階と、 前記命令及びアドレス専用ストローブ信号の基準エッジ
に応答して命令を入力してラッチする段階と、 前記命令及びアドレス専用ストローブ信号の前記基準エ
ッジに応答してアドレスを入力してラッチする段階とを
具備し、 前記命令及びアドレス専用ストローブ信号は、前記シス
テムクロックと異なる信号であることを特徴とする命令
/アドレス入力方法。 - 【請求項８】 前記命令及びアドレス専用ストローブ信
号は、前記命令及び前記アドレスが前記半導体メモリ装
置に入力される区間の間にのみ活性化される信号である
ことを特徴とする請求項７に記載の命令/アドレス入力
方法。 - 【請求項９】 前記命令及びアドレス専用ストローブ信
号は、トグルし続けるフリーランニングクロックである
ことを特徴とする請求項７に記載の命令/アドレス入力
方法。 - 【請求項１０】 前記命令及びアドレス専用ストローブ
信号の前記基準エッジは、前記システムクロックの所定
の立上りエッジと次の立上りエッジとの間で遷移される
ことを特徴とする請求項７に記載の命令/アドレス入力
方法。 - 【請求項１１】 前記命令及びアドレス専用ストローブ
信号の前記基準エッジは、前記システムクロックの所定
の立下りエッジと次の立下りエッジとの間で遷移される
ことを特徴とする請求項７に記載の命令/アドレス入力
方法。 - 【請求項１２】 前記命令及びアドレス専用ストローブ
信号の前記基準エッジは、前記システムクロックの所定
の立下りエッジと次の立上りエッジとの間、または所定
の立上りエッジと次の立下りエッジとの間で遷移される
ことを特徴とする請求項７に記載の命令/アドレス入力
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000054431A KR100360409B1 (ko) | 2000-09-16 | 2000-09-16 | 명령 및 어드레스 전용 스트로브 신호를 이용하는 반도체메모리장치 및 이의 명령 및 어드레스 입력방법 |
| KR2000P-54431 | 2000-09-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002150776A true JP2002150776A (ja) | 2002-05-24 |
Family
ID=19688937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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