JP2000231787A - 半導体装置及び半導体装置に於ける信号遷移時期の調整方法 - Google Patents
半導体装置及び半導体装置に於ける信号遷移時期の調整方法Info
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Abstract
(57)【要約】
【課題】 製造プロセスがばらついた時に初段回路とラ
ッチ回路を接続する配線バスの影響により入力セットア
ップタイム、入力ホ―ルドタイムが悪化するのを防ぐ。 【解決手段】 外部信号が入力される入力回路１０と当
該入力回路１０の出力信号をラッチするラッチ回路１２
とから構成された信号伝達手段５０を有する半導体装置
１００であって、当該入力回路１０と当該ラッチ回路１
２との間に複数個のバッファ手段３−ｎが直列的に配置
されている半導体装置１００。
ッチ回路を接続する配線バスの影響により入力セットア
ップタイム、入力ホ―ルドタイムが悪化するのを防ぐ。 【解決手段】 外部信号が入力される入力回路１０と当
該入力回路１０の出力信号をラッチするラッチ回路１２
とから構成された信号伝達手段５０を有する半導体装置
１００であって、当該入力回路１０と当該ラッチ回路１
２との間に複数個のバッファ手段３−ｎが直列的に配置
されている半導体装置１００。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置に於ける信号遷移時期の調整方法に関するもの
であり、特に詳しくは、半導体装置に於ける初段回路の
出力信号のバッファリングに関し、トランジスタの製造
工程に於けるバラツキにより、各トランジスタの駆動能
力が変化した場合でも、ラッチ回路に入力される信号の
入力セットアップタイムと入力ホールドタイムを悪化さ
せることがない半導体装置及び当該半導体装置に於ける
信号遷移時期の調整方法に関するものである。
導体装置に於ける信号遷移時期の調整方法に関するもの
であり、特に詳しくは、半導体装置に於ける初段回路の
出力信号のバッファリングに関し、トランジスタの製造
工程に於けるバラツキにより、各トランジスタの駆動能
力が変化した場合でも、ラッチ回路に入力される信号の
入力セットアップタイムと入力ホールドタイムを悪化さ
せることがない半導体装置及び当該半導体装置に於ける
信号遷移時期の調整方法に関するものである。
【０００２】
【従来の技術】従来より、半導体装置を記憶装置として
使用する事は一般的であり、例えば、メモリコントロー
ラからのクロック信号を基準に動作する半導体記憶装置
として同期型ＤＲＡＭが知られている。図４は、上記し
た同期型ＤＲＡＭの一具体例の構成を説明するブロック
ダイアグラムである。
使用する事は一般的であり、例えば、メモリコントロー
ラからのクロック信号を基準に動作する半導体記憶装置
として同期型ＤＲＡＭが知られている。図４は、上記し
た同期型ＤＲＡＭの一具体例の構成を説明するブロック
ダイアグラムである。
【０００３】又、図５、図６、図７、図８はそれぞれ同
期型ＤＲＡＭのＡＣＴＩＶＡＴＥコマンド入力時、ＰＲ
ＥＣＨＲＡＧＥコマンド入力時、ＲＥＡＤコマンド入力
時、ＷＲＩＴＥコマンド入力時における信号波形図であ
る。以下に、図４、図５、図６、図７および図８を参照
して、一般的な同期型ＤＲＡＭの動作を説明する。
期型ＤＲＡＭのＡＣＴＩＶＡＴＥコマンド入力時、ＰＲ
ＥＣＨＲＡＧＥコマンド入力時、ＲＥＡＤコマンド入力
時、ＷＲＩＴＥコマンド入力時における信号波形図であ
る。以下に、図４、図５、図６、図７および図８を参照
して、一般的な同期型ＤＲＡＭの動作を説明する。
【０００４】即ち、図４および、図５（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）において、時
刻ｔ０で、端子群１１１にＡＣＴＩＶＡＴＥコマンド
（行アドレス選択コマンド、ＣＳバーとＲＡＳバーがＬ
ＯＷレベル、ＣＡＳバーとＷＥバーがＨＩＧＨレベル
（以下ＣＳバー、ＲＡＳバー，ＣＡＳバーおよびＷＥバ
ーをそれぞれＣＳＢ，ＲＡＳＢ，ＣＡＳＢおよびＷＥＢ
と呼ぶ）が端子１３６のクロック入力に対して定められ
た入力セットアップタイム、入力ホールドタイムの間入
力されると、ＡＣＴＩＶＡＴＥコマンドは入力回路１１
２を通してデコードされ、ラッチ回路１１３（Ｄ型フリ
ップフロップ回路）に入力される。
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）において、時
刻ｔ０で、端子群１１１にＡＣＴＩＶＡＴＥコマンド
（行アドレス選択コマンド、ＣＳバーとＲＡＳバーがＬ
ＯＷレベル、ＣＡＳバーとＷＥバーがＨＩＧＨレベル
（以下ＣＳバー、ＲＡＳバー，ＣＡＳバーおよびＷＥバ
ーをそれぞれＣＳＢ，ＲＡＳＢ，ＣＡＳＢおよびＷＥＢ
と呼ぶ）が端子１３６のクロック入力に対して定められ
た入力セットアップタイム、入力ホールドタイムの間入
力されると、ＡＣＴＩＶＡＴＥコマンドは入力回路１１
２を通してデコードされ、ラッチ回路１１３（Ｄ型フリ
ップフロップ回路）に入力される。
【０００５】また時刻ｔ０の端子１３６に対するクロッ
ク入力は、入力回路１３７を通して内部クロック信号発
生回路１３８に入力されて、内部クロック信号発生回路
１３８において内部クロック信号１３９が生成されて出
力され、ラッチ回路１０３、１１３および１３５、書き
込み制御回路１２５、読み出し制御回路１２６に送られ
る。
ク入力は、入力回路１３７を通して内部クロック信号発
生回路１３８に入力されて、内部クロック信号発生回路
１３８において内部クロック信号１３９が生成されて出
力され、ラッチ回路１０３、１１３および１３５、書き
込み制御回路１２５、読み出し制御回路１２６に送られ
る。
【０００６】一方、前記ＡＣＴＩＶＡＴＥコマンドは、
ラッチ回路１１３において内部クロック信号１３９によ
りラッチされ、ラッチされたＡＣＴＩＶＡＴＥコマンド
信号１１４は、行アドレス制御回路１１８へ入力され
て、行アドレス制御回路１１８からは行アドレス許可信
号１１９が出力される。また、図４及び５において時刻
ｔ０で端子群１０１に入力される行アドレス入力（Ｘ）
がクロック入力に対して定められた入力セットアップタ
イム、入力ホールドタイムの間入力されると入力回路１
０２を通してラッチ回路１０３（Ｄ型フリップフロップ
回路）に入力されて、ラッチ回路１０３において内部ク
ロック信号１３９によってラッチされる。
ラッチ回路１１３において内部クロック信号１３９によ
りラッチされ、ラッチされたＡＣＴＩＶＡＴＥコマンド
信号１１４は、行アドレス制御回路１１８へ入力され
て、行アドレス制御回路１１８からは行アドレス許可信
号１１９が出力される。また、図４及び５において時刻
ｔ０で端子群１０１に入力される行アドレス入力（Ｘ）
がクロック入力に対して定められた入力セットアップタ
イム、入力ホールドタイムの間入力されると入力回路１
０２を通してラッチ回路１０３（Ｄ型フリップフロップ
回路）に入力されて、ラッチ回路１０３において内部ク
ロック信号１３９によってラッチされる。
【０００７】ラッチされた行アドレス（Ｘ）は、その
後、行アドレスバッファ１０７を通して行デコーダ１０
８に入力され、行デコーダ１０８においては行アドレス
（Ｘ）に対応する行選択線１０９が選択される。その
後、センスアンプを活性化させるため行アドレス制御回
路１１８において、増幅開始信号１２２がある時間をお
いて活性化される。
後、行アドレスバッファ１０７を通して行デコーダ１０
８に入力され、行デコーダ１０８においては行アドレス
（Ｘ）に対応する行選択線１０９が選択される。その
後、センスアンプを活性化させるため行アドレス制御回
路１１８において、増幅開始信号１２２がある時間をお
いて活性化される。
【０００８】次に、データ読み出し時の動作について説
明する。図４および図７（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）にお
いて、時刻ｔ０で、端子群１１１にＲＥＡＤコマンド
（読み出し動作コマンド、ＣＳＢとＣＡＳＢがＬＯＷレ
ベル、ＲＡＳＢとＷＥＢがＨＩＧＨレベル）と端子群１
０１にアドレス（Ｙ１）がクロック入力に対して定めら
れた入力セットアップタイム、入力ホールドタイムの
間、入力されると、ＲＥＡＤコマンドは、入力回路１１
２を通してデコードされラッチ回路１１３へ入力され
る。
明する。図４および図７（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）にお
いて、時刻ｔ０で、端子群１１１にＲＥＡＤコマンド
（読み出し動作コマンド、ＣＳＢとＣＡＳＢがＬＯＷレ
ベル、ＲＡＳＢとＷＥＢがＨＩＧＨレベル）と端子群１
０１にアドレス（Ｙ１）がクロック入力に対して定めら
れた入力セットアップタイム、入力ホールドタイムの
間、入力されると、ＲＥＡＤコマンドは、入力回路１１
２を通してデコードされラッチ回路１１３へ入力され
る。
【０００９】前記ＲＥＡＤコマンドは、ラッチ回路１１
３において内部クロック信号１３９によりラッチされ，
ラッチされたＲＥＡＤコマンド信号１１７は、列アドレ
ス制御回路１２０に入力されるとともに、読み出し制御
回路１２６へ送られる。列アドレス制御回路１２０にお
いては、ＲＥＡＤコマンド信号１１７の入力を受けて列
アドレス許可信号１２１が出力され、列アドレスバッフ
ァ１０４に入力される。
３において内部クロック信号１３９によりラッチされ，
ラッチされたＲＥＡＤコマンド信号１１７は、列アドレ
ス制御回路１２０に入力されるとともに、読み出し制御
回路１２６へ送られる。列アドレス制御回路１２０にお
いては、ＲＥＡＤコマンド信号１１７の入力を受けて列
アドレス許可信号１２１が出力され、列アドレスバッフ
ァ１０４に入力される。
【００１０】また、前記アドレス（Ｙ１）は、入力回路
１０２を通してラッチ回路１０３（Ｄ型フリップフロッ
プ回路）に入力されて、内部クロック信号１３９により
ラッチされ、ラッチされたアドレス（Ｙ１）は、列アド
レスバッファ１０４を通して列デコーダ１０５に入力さ
れ、このアドレスに対応する列選択線１０６が選択され
る。これにより読み出すべきメモリセルが選択されたこ
とになる。
１０２を通してラッチ回路１０３（Ｄ型フリップフロッ
プ回路）に入力されて、内部クロック信号１３９により
ラッチされ、ラッチされたアドレス（Ｙ１）は、列アド
レスバッファ１０４を通して列デコーダ１０５に入力さ
れ、このアドレスに対応する列選択線１０６が選択され
る。これにより読み出すべきメモリセルが選択されたこ
とになる。
【００１１】次に、メモリセルアレイ１１０から、セン
スアンプ１２３を経由して読み出されるデータ出力はＩ
／Ｏ線対１２４を経由してデータアンプ１３０において
時刻ｔ０のクロック入力に対応する内部クロック信号１
３９により読み出し制御回路１２６で生成されるデータ
アンプ制御信号１２７によって増幅される。次に、時刻
ｔ１のクロック入力に対応する内部クロック信号１３９
から読み出し制御回路１２６で作成された出力データラ
ッチ信号１２８により、ラッチ回路１３１（Ｄ型フリッ
プフロップ回路）において出力データはラッチされて、
読み出し制御回路１２６で生成される出力許可信号１２
９により出力回路１３２を介して端子１３３に出力され
る。
スアンプ１２３を経由して読み出されるデータ出力はＩ
／Ｏ線対１２４を経由してデータアンプ１３０において
時刻ｔ０のクロック入力に対応する内部クロック信号１
３９により読み出し制御回路１２６で生成されるデータ
アンプ制御信号１２７によって増幅される。次に、時刻
ｔ１のクロック入力に対応する内部クロック信号１３９
から読み出し制御回路１２６で作成された出力データラ
ッチ信号１２８により、ラッチ回路１３１（Ｄ型フリッ
プフロップ回路）において出力データはラッチされて、
読み出し制御回路１２６で生成される出力許可信号１２
９により出力回路１３２を介して端子１３３に出力され
る。
【００１２】此処で、図７はバースト長（同時に読み出
し、書き込みを実行するビット長）が４ビットの場合の
動作波形図であり、一連の動作は、１サイクルごとに次
のビットの読み出し動作が実行され並列に処理される。
つまり２ビット目（Ｙ２）は時刻ｔ１〜ｔ２、３ビット
目（Ｙ３）は時刻ｔ２〜ｔ３、４ビット目（Ｙ４）は時
刻ｔ３〜ｔ４の２クロックでそれぞれ実行される。
し、書き込みを実行するビット長）が４ビットの場合の
動作波形図であり、一連の動作は、１サイクルごとに次
のビットの読み出し動作が実行され並列に処理される。
つまり２ビット目（Ｙ２）は時刻ｔ１〜ｔ２、３ビット
目（Ｙ３）は時刻ｔ２〜ｔ３、４ビット目（Ｙ４）は時
刻ｔ３〜ｔ４の２クロックでそれぞれ実行される。
【００１３】上述した読み出し動作ではＲＥＡＤコマン
ドが入力されてから２クロック目でデータが出力される
ために、“ＣＡＳ ＬＡＴＥＮＣＹ ２”と呼ばれてい
る。次に、データ書き込み時の動作について説明する。
即ち、図４および図８（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）にお
いて、時刻ｔ０で端子１１１からＷＲＩＴＥコマンド
（書き込み動作コマンド、ＣＳＢとＣＡＳＢとＷＥＢが
ＬＯＷレベル、ＲＡＳＢがＨＩＧＨレベル）、端子１３
３から書き込みデータ（ＤＱ）、端子１０１からアドレ
ス（Ｙ１）がクロック入力に対して定められた入力セッ
トアップタイム、入力ホールドタイムの間、入力され
る。ＷＲＩＴＥコマンドは、入力回路１１２を通してデ
コードされてラッチ回路１１３へ入力される。
ドが入力されてから２クロック目でデータが出力される
ために、“ＣＡＳ ＬＡＴＥＮＣＹ ２”と呼ばれてい
る。次に、データ書き込み時の動作について説明する。
即ち、図４および図８（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）にお
いて、時刻ｔ０で端子１１１からＷＲＩＴＥコマンド
（書き込み動作コマンド、ＣＳＢとＣＡＳＢとＷＥＢが
ＬＯＷレベル、ＲＡＳＢがＨＩＧＨレベル）、端子１３
３から書き込みデータ（ＤＱ）、端子１０１からアドレ
ス（Ｙ１）がクロック入力に対して定められた入力セッ
トアップタイム、入力ホールドタイムの間、入力され
る。ＷＲＩＴＥコマンドは、入力回路１１２を通してデ
コードされてラッチ回路１１３へ入力される。
【００１４】ラッチ回路１１３においては、ＷＲＩＴＥ
コマンドは時刻ｔ０のクロック入力に対応して内部クロ
ック信号発生回路１３８より出力される内部クロック信
号１３９によりラッチされ、ＷＲＩＴＥコマンド信号１
１６が出力され、列アドレス制御回路１２０と書き込み
制御回路１２５へ送られる。列アドレス制御回路１２０
においては、ＷＲＩＴＥコマンド信号１１６の入力を受
けて列アドレス許可信号１２１が出力され、列アドレス
バッファ１０４に入力される。
コマンドは時刻ｔ０のクロック入力に対応して内部クロ
ック信号発生回路１３８より出力される内部クロック信
号１３９によりラッチされ、ＷＲＩＴＥコマンド信号１
１６が出力され、列アドレス制御回路１２０と書き込み
制御回路１２５へ送られる。列アドレス制御回路１２０
においては、ＷＲＩＴＥコマンド信号１１６の入力を受
けて列アドレス許可信号１２１が出力され、列アドレス
バッファ１０４に入力される。
【００１５】読み出し時と同様に前期アドレス（Ｙ１）
は、入力回路１０２を通してラッチ回路１０３（Ｄ型フ
リップフロップ回路）に入力されて、内部クロック信号
１３９によりラッチされ、ラッチされたアドレス（Ｙ
１）は、列アドレスバッファ１０４を通して列デコーダ
１０５に入力され、このアドレスに対応する列選択線１
０６が選択される。
は、入力回路１０２を通してラッチ回路１０３（Ｄ型フ
リップフロップ回路）に入力されて、内部クロック信号
１３９によりラッチされ、ラッチされたアドレス（Ｙ
１）は、列アドレスバッファ１０４を通して列デコーダ
１０５に入力され、このアドレスに対応する列選択線１
０６が選択される。
【００１６】また、端子１３３より入力される書き込み
データ（ＤＱ）は、入力回路１３４を通してラッチ回路
１３５（Ｄ型フリップフロップ回路）に入力され、時刻
ｔ０のクロック入力に対応して内部クロック発生回路１
３８より出力される内部クロック信号１３９の立ち上が
りによりラッチされて、書き込み制御回路１２５に入力
される。さらに、時刻ｔ０のクロック入力に対応して内
部クロック発生回路１３８より出力される内部クロック
信号１３９の立ち下がりによって書き込み制御回路１２
５から出力される書き込みデータはＩ／Ｏ線対１２４、
センスアンプ１２３を経由してメモリセルアレイ１１０
の対応するメモリセルに書き込まれる。書き込み動作に
関しては、１サイクルで動作が終了する。
データ（ＤＱ）は、入力回路１３４を通してラッチ回路
１３５（Ｄ型フリップフロップ回路）に入力され、時刻
ｔ０のクロック入力に対応して内部クロック発生回路１
３８より出力される内部クロック信号１３９の立ち上が
りによりラッチされて、書き込み制御回路１２５に入力
される。さらに、時刻ｔ０のクロック入力に対応して内
部クロック発生回路１３８より出力される内部クロック
信号１３９の立ち下がりによって書き込み制御回路１２
５から出力される書き込みデータはＩ／Ｏ線対１２４、
センスアンプ１２３を経由してメモリセルアレイ１１０
の対応するメモリセルに書き込まれる。書き込み動作に
関しては、１サイクルで動作が終了する。
【００１７】次にＰＲＥＣＨＲＡＧＥコマンド入力時の
動作について説明する。即ち、図４および、図６
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、
（ｇ）において、時刻ｔ０で、端子群１１１にＰＲＥＣ
ＨＲＡＧＥコマンド（行アドレス非選択コマンド、ＣＳ
ＢとＲＡＳＢとＷＥＢがＬＯＷレベル、ＣＡＳＢがＨＩ
ＧＨレベル）が端子１３６のクロック入力に対して定め
られた入力セットアップタイム、入力ホールドタイムの
間入力されると、ＰＲＥＣＨＲＡＧＥコマンドは入力回
路１１２を通してデコードされ、ラッチ回路１１３（Ｄ
型フリップフロップ回路）に入力される。
動作について説明する。即ち、図４および、図６
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、
（ｇ）において、時刻ｔ０で、端子群１１１にＰＲＥＣ
ＨＲＡＧＥコマンド（行アドレス非選択コマンド、ＣＳ
ＢとＲＡＳＢとＷＥＢがＬＯＷレベル、ＣＡＳＢがＨＩ
ＧＨレベル）が端子１３６のクロック入力に対して定め
られた入力セットアップタイム、入力ホールドタイムの
間入力されると、ＰＲＥＣＨＲＡＧＥコマンドは入力回
路１１２を通してデコードされ、ラッチ回路１１３（Ｄ
型フリップフロップ回路）に入力される。
【００１８】また時刻ｔ０の端子１３６に対するクロッ
ク入力は前述したように、入力回路１３７を通して内部
クロック信号発生回路１３８に入力されて、内部クロッ
ク信号発生回路１３８において内部クロック信号１３９
が生成される。前記ＰＲＥＣＨＲＡＧＥコマンドは、ラ
ッチ回路１１３において内部クロック信号１３９により
ラッチされ、ラッチされたＰＲＥＣＨＲＡＧＥコマンド
信号１１５は、行アドレス制御回路１１８へ入力され
て、行アドレス制御回路１１８からは行アドレス許可信
号１１９がリセットされる。その後、行選択線１０９、
センスアンプの増幅開始信号２２もリセットされプリチ
ャージスタンバイ状態となる。
ク入力は前述したように、入力回路１３７を通して内部
クロック信号発生回路１３８に入力されて、内部クロッ
ク信号発生回路１３８において内部クロック信号１３９
が生成される。前記ＰＲＥＣＨＲＡＧＥコマンドは、ラ
ッチ回路１１３において内部クロック信号１３９により
ラッチされ、ラッチされたＰＲＥＣＨＲＡＧＥコマンド
信号１１５は、行アドレス制御回路１１８へ入力され
て、行アドレス制御回路１１８からは行アドレス許可信
号１１９がリセットされる。その後、行選択線１０９、
センスアンプの増幅開始信号２２もリセットされプリチ
ャージスタンバイ状態となる。
【００１９】次に同期型ＤＲＡＭの入力セットアップタ
イム、入力ホールドタイムについて詳細に説明する。図
９は入力セットアップタイム、入力ホールドタイムを説
明するための信号波形図である。時刻ｔ１で端子から入
力されるクロックが立ち上がり、時刻ｔ０からｔ２まで
アドレス端子などのデータが入力された時、ｔ０からｔ
１までの時間（図中Ａ）は同期型ＤＲＡＭの仕様によっ
て定められた値以上にする必要がある。
イム、入力ホールドタイムについて詳細に説明する。図
９は入力セットアップタイム、入力ホールドタイムを説
明するための信号波形図である。時刻ｔ１で端子から入
力されるクロックが立ち上がり、時刻ｔ０からｔ２まで
アドレス端子などのデータが入力された時、ｔ０からｔ
１までの時間（図中Ａ）は同期型ＤＲＡＭの仕様によっ
て定められた値以上にする必要がある。
【００２０】この値を入力セットアップタイムと呼ぶ。
また、ｔ１からｔ２までの時間（図中Ｂ）は同期型ＤＲ
ＡＭの仕様によって定められた値以上にする必要があ
る。この値を入力ホールドタイムと呼ぶ。クロックから
入力された信号の立ち上がりからデータをラッチするた
めの内部クロック信号が時刻ｔ５に生成される。
また、ｔ１からｔ２までの時間（図中Ｂ）は同期型ＤＲ
ＡＭの仕様によって定められた値以上にする必要があ
る。この値を入力ホールドタイムと呼ぶ。クロックから
入力された信号の立ち上がりからデータをラッチするた
めの内部クロック信号が時刻ｔ５に生成される。
【００２１】また、入力されたデータも入力回路の出力
信号が生成される。この時入力回路の出力信号は設計や
製造プロセスのばらつきなどでＬＯＷからＨＩＧＨとＨ
ＩＧＨからＬＯＷの差が生じたりして内部クロック信号
に対して速くずれたり、遅くずれたりする。また複数の
端子があればそのうち一番遅くずれる端子が入力セット
アップタイムの実力を決定し、一番速くずれる端子が入
力ホールドタイムの実力を決定することになる。
信号が生成される。この時入力回路の出力信号は設計や
製造プロセスのばらつきなどでＬＯＷからＨＩＧＨとＨ
ＩＧＨからＬＯＷの差が生じたりして内部クロック信号
に対して速くずれたり、遅くずれたりする。また複数の
端子があればそのうち一番遅くずれる端子が入力セット
アップタイムの実力を決定し、一番速くずれる端子が入
力ホールドタイムの実力を決定することになる。
【００２２】つまり、内部信号間のセットアップタイム
Ｃ（ｔ４からｔ５）やホールドタイムＤ（ｔ５からｔ
６）は外部の入力セットアップタイム、入力ホールドタ
イムの値とは異なる時間になり、Ａ−Ｃの時間が入力セ
ットアップタイムの実力値、Ｂ−Ｄの時間が入力ホール
ドタイムの実力値となる。一方、図１０は従来の初段回
路１１を有する入力回路１０とラッチ回路１２で構成さ
れた入力手段の一具体例の構成を示すブロック図であ
り、図１１はカレントミラ−回路で構成された一般的な
初段回路の一具体例の構成を示すブロックダイアグラム
である。
Ｃ（ｔ４からｔ５）やホールドタイムＤ（ｔ５からｔ
６）は外部の入力セットアップタイム、入力ホールドタ
イムの値とは異なる時間になり、Ａ−Ｃの時間が入力セ
ットアップタイムの実力値、Ｂ−Ｄの時間が入力ホール
ドタイムの実力値となる。一方、図１０は従来の初段回
路１１を有する入力回路１０とラッチ回路１２で構成さ
れた入力手段の一具体例の構成を示すブロック図であ
り、図１１はカレントミラ−回路で構成された一般的な
初段回路の一具体例の構成を示すブロックダイアグラム
である。
【００２３】又、図１２はＤ型フリップフロップ回路で
構成された一般的なラッチ回路の一具体例の構成を示す
ブロックダイアグラムである。図１０において、端子に
入力された信号は初段回路１１に入力され初段回路１１
の出力はバッファ２０１によって配線バス２０２に伝達
される。伝達された信号はラッチ回路１２に入力されそ
こで内部クロック信号によりラッチされる。
構成された一般的なラッチ回路の一具体例の構成を示す
ブロックダイアグラムである。図１０において、端子に
入力された信号は初段回路１１に入力され初段回路１１
の出力はバッファ２０１によって配線バス２０２に伝達
される。伝達された信号はラッチ回路１２に入力されそ
こで内部クロック信号によりラッチされる。
【００２４】
【発明が解決しようとする課題】処で、上述した従来の
技術には以下の様な問題点がある。即ち、図１１の初段
回路１１はＰチャネルＭＯＳトランジスタとＮチャネル
ＭＯＳトランジスタで構成されている。バッファ２０１
も通常ＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタからなるインバータである。
技術には以下の様な問題点がある。即ち、図１１の初段
回路１１はＰチャネルＭＯＳトランジスタとＮチャネル
ＭＯＳトランジスタで構成されている。バッファ２０１
も通常ＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタからなるインバータである。
【００２５】通常、当該ＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタは能力が均衡するよう
に設計されているが、半導体装置を製造する時の製造プ
ロセスは必ず時間の経過とともにずれを生じてＰチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
の能力に差がでてしまう。つまり、具体的にはトランジ
スタのしきい値（以下、Ｖｔという）や電流能力（ＩON
)に代表される特性が変化していく。そうなると初段回
路やバッファもＰチャネルＭＯＳトランジスタでドライ
ブする場合とＮチャネルＭＯＳトランジスタでドライブ
する場合とではスピードに差がついてしまう事になる。
とＮチャネルＭＯＳトランジスタは能力が均衡するよう
に設計されているが、半導体装置を製造する時の製造プ
ロセスは必ず時間の経過とともにずれを生じてＰチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
の能力に差がでてしまう。つまり、具体的にはトランジ
スタのしきい値（以下、Ｖｔという）や電流能力（ＩON
)に代表される特性が変化していく。そうなると初段回
路やバッファもＰチャネルＭＯＳトランジスタでドライ
ブする場合とＮチャネルＭＯＳトランジスタでドライブ
する場合とではスピードに差がついてしまう事になる。
【００２６】図１３は図１０の構成においてＰチャネル
ＭＯＳトランジスタのＶｔが高く、電流能力が低い、逆
にＮチャネルＭＯＳトランジスタのＶｔが低く、電流能
力が高い場合の信号波形図である。つまり、ｔ０で端子
に入力される信号はＬＯＷからＨＩＧＨへの変化もＨＩ
ＧＨからＬＯＷへの変化も時間が等しいときに、初段回
路の出力信号はＬＯＷからＨＩＧＨへの変化が遅くな
り、ＨＩＧＨからＬＯＷへの変化が早くなる。つまり、
ＨＩＧＨとＬＯＷの中間点での時間はＨＩＧＨからＬＯ
Ｗはｔ１、ＬＯＷからＨＩＧＨはｔ２となり、図中Ａだ
け差がでる。
ＭＯＳトランジスタのＶｔが高く、電流能力が低い、逆
にＮチャネルＭＯＳトランジスタのＶｔが低く、電流能
力が高い場合の信号波形図である。つまり、ｔ０で端子
に入力される信号はＬＯＷからＨＩＧＨへの変化もＨＩ
ＧＨからＬＯＷへの変化も時間が等しいときに、初段回
路の出力信号はＬＯＷからＨＩＧＨへの変化が遅くな
り、ＨＩＧＨからＬＯＷへの変化が早くなる。つまり、
ＨＩＧＨとＬＯＷの中間点での時間はＨＩＧＨからＬＯ
Ｗはｔ１、ＬＯＷからＨＩＧＨはｔ２となり、図中Ａだ
け差がでる。
【００２７】次のバッファ２０１の出力に関しても同様
にＬＯＷからＨＩＧＨへの変化が遅くなり、ＨＩＧＨか
らＬＯＷへの変化が早くなる。ここで初段回路の条件と
バッファの条件が等しければ、その差が相殺されてバッ
ファ２０１の出力信号はＬＯＷからＨＩＧＨとＨＩＧＨ
からＬＯＷは中間点でクロスするはずである。しかしな
がら、初段回路１１のトランジスタの負荷容量はバッフ
ァ等のゲート容量が中心で、バッファの負荷容量は配線
バス２０２の容量が中心である。
にＬＯＷからＨＩＧＨへの変化が遅くなり、ＨＩＧＨか
らＬＯＷへの変化が早くなる。ここで初段回路の条件と
バッファの条件が等しければ、その差が相殺されてバッ
ファ２０１の出力信号はＬＯＷからＨＩＧＨとＨＩＧＨ
からＬＯＷは中間点でクロスするはずである。しかしな
がら、初段回路１１のトランジスタの負荷容量はバッフ
ァ等のゲート容量が中心で、バッファの負荷容量は配線
バス２０２の容量が中心である。
【００２８】ゲート容量と配線バス容量は全く異なるパ
ラメータであり、製造プロセスの変化により大きく差が
でる。図１３は配線バスのほうが負荷容量が大きい場合
で、もともと能力のないＰチャネルＭＯＳトランジスタ
でドライブするＬＯＷからＨＩＧＨがさらに遅くなる。
ラメータであり、製造プロセスの変化により大きく差が
でる。図１３は配線バスのほうが負荷容量が大きい場合
で、もともと能力のないＰチャネルＭＯＳトランジスタ
でドライブするＬＯＷからＨＩＧＨがさらに遅くなる。
【００２９】つまり、ＨＩＧＨとＬＯＷの中間点での時
間はＨＩＧＨからＬＯＷはｔ３、ＬＯＷからＨＩＧＨは
ｔ４となり、図中Ｂだけ差がでる。この差は製造プロセ
スのばらつきによって大きくなったり、小さくなったり
する。このＬＯＷからＨＩＧＨとＨＩＧＨからＬＯＷの
時間がずれたままラッチ回路に入力されると端子に入力
される信号がＬＯＷからＨＩＧＨの時が入力セットアッ
プタイムをリミットし、ＨＩＧＨからＬＯＷの時が入力
ホールドタイムをリミットする。
間はＨＩＧＨからＬＯＷはｔ３、ＬＯＷからＨＩＧＨは
ｔ４となり、図中Ｂだけ差がでる。この差は製造プロセ
スのばらつきによって大きくなったり、小さくなったり
する。このＬＯＷからＨＩＧＨとＨＩＧＨからＬＯＷの
時間がずれたままラッチ回路に入力されると端子に入力
される信号がＬＯＷからＨＩＧＨの時が入力セットアッ
プタイムをリミットし、ＨＩＧＨからＬＯＷの時が入力
ホールドタイムをリミットする。
【００３０】つまりＬＯＷからＨＩＧＨとＨＩＧＨから
ＬＯＷの時間がずれによって入力セットアップタイム、
入力ホールドタイムが悪化することになる。尚、他の従
来例として特開平２−３７６３６号公報が見られるが、
同公報は、１段のバッファ手段を入力信号に対する遅延
回路手段として使用するもので、遅延された入力信号
に、所定の遅延時間を持つ書き込み制御信号を使用して
データの書き込みを行うメモリ回路に関して記載されて
おり、又特開平２−１３００２０号公報には、外部信号
により個別に制御される複数のバッファからなる遅延回
路を並列に配置し、遅延時間を変更する様に構成された
遅延回路に関して記載されているが、何れの公知例も、
遅延時間そのものを変更する様に構成されたものであ
り、信号レベルの遷移期間における、信号レベルが中間
電位レベルに到達するタイミングを調整する技術に関し
ては開示がない。
ＬＯＷの時間がずれによって入力セットアップタイム、
入力ホールドタイムが悪化することになる。尚、他の従
来例として特開平２−３７６３６号公報が見られるが、
同公報は、１段のバッファ手段を入力信号に対する遅延
回路手段として使用するもので、遅延された入力信号
に、所定の遅延時間を持つ書き込み制御信号を使用して
データの書き込みを行うメモリ回路に関して記載されて
おり、又特開平２−１３００２０号公報には、外部信号
により個別に制御される複数のバッファからなる遅延回
路を並列に配置し、遅延時間を変更する様に構成された
遅延回路に関して記載されているが、何れの公知例も、
遅延時間そのものを変更する様に構成されたものであ
り、信号レベルの遷移期間における、信号レベルが中間
電位レベルに到達するタイミングを調整する技術に関し
ては開示がない。
【００３１】従って、本発明の目的は、上記した従来技
術の欠点を改良し、簡易な構成によって、トランジスタ
の製造工程に於いて、当該トランジスタの特性に関して
バラツキが発生した場合でも、ラッチ回路に入力される
信号の入力セットアップタイムと入力ホールドタイムを
悪化させることがない半導体装置及び当該半導体装置に
於ける信号遷移時期の調整方法を提供するものである。
術の欠点を改良し、簡易な構成によって、トランジスタ
の製造工程に於いて、当該トランジスタの特性に関して
バラツキが発生した場合でも、ラッチ回路に入力される
信号の入力セットアップタイムと入力ホールドタイムを
悪化させることがない半導体装置及び当該半導体装置に
於ける信号遷移時期の調整方法を提供するものである。
【００３２】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係る第１の態様として
は、外部信号が入力される入力回路と当該入力回路の出
力信号をラッチするラッチ回路とから構成された信号伝
達手段を有する半導体装置であって、当該入力回路と当
該ラッチ回路との間に複数個のバッファ手段が直列的に
配置されている半導体装置であり、又本発明に係る第２
の態様としては、外部信号が入力され、少なくとも一つ
のバッファ手段を出力端側に配置した入力回路と当該入
力回路の出力信号をラッチするラッチ回路とから構成さ
れた信号伝達手段を有する半導体装置であって、当該入
力回路と当該ラッチ回路との間に、更に複数個のバッフ
ァ手段を直列的に配置せしめ、当該バッファ手段を構成
する個々のトランジスタの電流駆動能力の差を利用し
て、伝達すべき信号の遷移状態を調整する信号遷移時期
の調整方法である。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係る第１の態様として
は、外部信号が入力される入力回路と当該入力回路の出
力信号をラッチするラッチ回路とから構成された信号伝
達手段を有する半導体装置であって、当該入力回路と当
該ラッチ回路との間に複数個のバッファ手段が直列的に
配置されている半導体装置であり、又本発明に係る第２
の態様としては、外部信号が入力され、少なくとも一つ
のバッファ手段を出力端側に配置した入力回路と当該入
力回路の出力信号をラッチするラッチ回路とから構成さ
れた信号伝達手段を有する半導体装置であって、当該入
力回路と当該ラッチ回路との間に、更に複数個のバッフ
ァ手段を直列的に配置せしめ、当該バッファ手段を構成
する個々のトランジスタの電流駆動能力の差を利用し
て、伝達すべき信号の遷移状態を調整する信号遷移時期
の調整方法である。
【００３３】
【発明の実施の形態】即ち、本発明に係る当該半導体装
置及び当該半導体装置に於ける信号遷移時期の調整方法
は、上記した様な基本的な技術構成を採用しているもの
であって、より具体的な構成としては、外部信号が入力
される入力回路とその入力回路の出力が入力される第１
のバッファとその第１のバッファの出力が入力される第
２のバッファとその第２のバッファの出力が入力される
ラッチ回路と前記、入力回路と第１のバッファを接続す
る配線バスと第１のバッファと第２のバッファとを接続
する配線バスとを備えている構成をとるものである。
置及び当該半導体装置に於ける信号遷移時期の調整方法
は、上記した様な基本的な技術構成を採用しているもの
であって、より具体的な構成としては、外部信号が入力
される入力回路とその入力回路の出力が入力される第１
のバッファとその第１のバッファの出力が入力される第
２のバッファとその第２のバッファの出力が入力される
ラッチ回路と前記、入力回路と第１のバッファを接続す
る配線バスと第１のバッファと第２のバッファとを接続
する配線バスとを備えている構成をとるものである。
【００３４】又、別の具体例としては、例えば、外部信
号が入力される入力回路とその入力回路の出力が入力さ
れる第１のバッファとその第１のバッファの出力が入力
される第２のバッファとその第２のバッファの出力が入
力される第３のバッファとその第３のバッファの出力が
入力される第４のバッファとその第４のバッファの出力
が入力されるラッチ回路と前記、入力回路と第１のバッ
ファを接続する配線バスと第１のバッファと第２のバッ
ファとを接続する配線バスと第２のバッファと第３のバ
ッファとを接続する配線バスと第３のバッファと第４の
バッファとを接続する配線バスとを備えている構成をと
るものである。
号が入力される入力回路とその入力回路の出力が入力さ
れる第１のバッファとその第１のバッファの出力が入力
される第２のバッファとその第２のバッファの出力が入
力される第３のバッファとその第３のバッファの出力が
入力される第４のバッファとその第４のバッファの出力
が入力されるラッチ回路と前記、入力回路と第１のバッ
ファを接続する配線バスと第１のバッファと第２のバッ
ファとを接続する配線バスと第２のバッファと第３のバ
ッファとを接続する配線バスと第３のバッファと第４の
バッファとを接続する配線バスとを備えている構成をと
るものである。
【００３５】
【実施例】以下に、本発明に係る当該半導体装置及び当
該半導体装置に於ける信号遷移時期の調整方法の具体例
を、図面を参照しながら、詳細に説明する。即ち、図１
は、本発明に係る当該半導体装置の一具体例の構成を示
すブロックダイアグラムであり、図中、外部信号が入力
される入力回路１０と当該入力回路１０の出力信号をラ
ッチするラッチ回路１２とから構成された信号伝達手段
５０を有する半導体装置１００であって、当該入力回路
１０と当該ラッチ回路１２との間に複数個のバッファ手
段３−ｎが直列的に配置されている半導体装置１００が
示されている。
該半導体装置に於ける信号遷移時期の調整方法の具体例
を、図面を参照しながら、詳細に説明する。即ち、図１
は、本発明に係る当該半導体装置の一具体例の構成を示
すブロックダイアグラムであり、図中、外部信号が入力
される入力回路１０と当該入力回路１０の出力信号をラ
ッチするラッチ回路１２とから構成された信号伝達手段
５０を有する半導体装置１００であって、当該入力回路
１０と当該ラッチ回路１２との間に複数個のバッファ手
段３−ｎが直列的に配置されている半導体装置１００が
示されている。
【００３６】より具体的には、当該半導体装置１００の
信号伝達手段５０に於いては、入力信号ＤINが入力され
る入力端子６０を有する入力回路１０の出力が入力され
る第１のバッファ３−１とその第１のバッファ３−１の
出力が入力される第２のバッファ３−２とその第２のバ
ッファ３−２の出力が入力されるラッチ回路１２とを有
し、前記、入力回路１０と第１のバッファ３−１を接続
する配線バス長２−１と第１のバッファ３−１と第２の
バッファ３−２とを接続する配線バス２−２長が等し
く、第２のバッファ３−２とラッチ回路１２とは、隣接
して配置されていることを半導体装置１００である。
信号伝達手段５０に於いては、入力信号ＤINが入力され
る入力端子６０を有する入力回路１０の出力が入力され
る第１のバッファ３−１とその第１のバッファ３−１の
出力が入力される第２のバッファ３−２とその第２のバ
ッファ３−２の出力が入力されるラッチ回路１２とを有
し、前記、入力回路１０と第１のバッファ３−１を接続
する配線バス長２−１と第１のバッファ３−１と第２の
バッファ３−２とを接続する配線バス２−２長が等し
く、第２のバッファ３−２とラッチ回路１２とは、隣接
して配置されていることを半導体装置１００である。
【００３７】本発明に於ける当該半導体装置に於いて
は、当該入力回路１０中には、一つ若しくは複数のバッ
ファ手段が設けられていても良く、特に、当該入力回路
１０に於ける最終段のバッファ３−０と前記した第１の
バッファ３−１のトランジスタサイズが、互いに等しく
なるように構成する事が望ましい。即ち、本発明に於け
る当該半導体装置１００に於いては、当該入力回路１０
に設けられている最終段の当該入力回路バッファ手段３
−０を構成するトランジスタのサイズと当該入力回路１
０に隣接する当該第１のバッファ手段３−１を構成する
トランジスタのサイズとは、互いに等しくなる様に構成
されている事が望ましい。
は、当該入力回路１０中には、一つ若しくは複数のバッ
ファ手段が設けられていても良く、特に、当該入力回路
１０に於ける最終段のバッファ３−０と前記した第１の
バッファ３−１のトランジスタサイズが、互いに等しく
なるように構成する事が望ましい。即ち、本発明に於け
る当該半導体装置１００に於いては、当該入力回路１０
に設けられている最終段の当該入力回路バッファ手段３
−０を構成するトランジスタのサイズと当該入力回路１
０に隣接する当該第１のバッファ手段３−１を構成する
トランジスタのサイズとは、互いに等しくなる様に構成
されている事が望ましい。
【００３８】更に、本発明に於ては、当該入力回路１０
に設けられている最終段の当該入力回路バッファ手段３
−０を構成するトランジスタのサイズと当該入力回路１
０と当該ラッチ回路１２の間に設けられている複数個の
バッファ手段３−１、３−２、・・・・３−（ｎ─１）
の内、全てのバッファ手段を構成するトランジスタのサ
イズとは、互いに等しくなる様に構成されている事が好
ましい。
に設けられている最終段の当該入力回路バッファ手段３
−０を構成するトランジスタのサイズと当該入力回路１
０と当該ラッチ回路１２の間に設けられている複数個の
バッファ手段３−１、３−２、・・・・３−（ｎ─１）
の内、全てのバッファ手段を構成するトランジスタのサ
イズとは、互いに等しくなる様に構成されている事が好
ましい。
【００３９】本発明に於て使用される当該入力回路バッ
ファ手段３−０及び当該入力回路１０とラッチ回路１２
との間に配置される当該バッファ手段３−１、３−２、
・・・・３−ｎとは、ＰチャネルトランジスタとＮチャ
ネルトランジスタとで構成されたＣＭＯＳ構造を有して
いる事が望ましい。又、本発明に於ける当該半導体装置
１００に於いては、当該入力回路１０と当該ラッチ回路
１２との間に配置される複数の当該バッファ手段３−
１、３−２、・・・・３−ｎの個数は偶数である事が望
ましい。
ファ手段３−０及び当該入力回路１０とラッチ回路１２
との間に配置される当該バッファ手段３−１、３−２、
・・・・３−ｎとは、ＰチャネルトランジスタとＮチャ
ネルトランジスタとで構成されたＣＭＯＳ構造を有して
いる事が望ましい。又、本発明に於ける当該半導体装置
１００に於いては、当該入力回路１０と当該ラッチ回路
１２との間に配置される複数の当該バッファ手段３−
１、３−２、・・・・３−ｎの個数は偶数である事が望
ましい。
【００４０】又、本発明に於ける当該半導体装置１００
に於いては、当該入力回路１０と当該入力回路１０に隣
接するバッファ手段３−１との間の配線長２−１、及び
当該各バッファ手段３−１、３−２、・・・・３−ｎ間
の配線長２−２、２−３、２−４、・・・２−ｎとが互
いに等しくなる様に構成されている事が必要である。一
方、本発明に於ける当該半導体装置１００に於いては、
当該ラッチ回路１２に最も接近して配置されている当該
バッファ手段３−ｎは、当該ラッチ回路に隣接した状態
で配置されている事を特徴とする請求項１乃至７の何れ
かに記載の半導体装置。
に於いては、当該入力回路１０と当該入力回路１０に隣
接するバッファ手段３−１との間の配線長２−１、及び
当該各バッファ手段３−１、３−２、・・・・３−ｎ間
の配線長２−２、２−３、２−４、・・・２−ｎとが互
いに等しくなる様に構成されている事が必要である。一
方、本発明に於ける当該半導体装置１００に於いては、
当該ラッチ回路１２に最も接近して配置されている当該
バッファ手段３−ｎは、当該ラッチ回路に隣接した状態
で配置されている事を特徴とする請求項１乃至７の何れ
かに記載の半導体装置。
【００４１】本発明に於て、当該入力回路１０に於ける
最終段のバッファ手段３−０のゲート容量と当該ラッチ
回路１２に最も近接して配置されている当該バッファ手
段３−ｎに接続されたラッチ回路のゲート容量を等しく
なる様に構成する事も望ましい。上記した本発明に係る
当該半導体装置１００の他の具体例としては、例えば、
外部信号ＤINが入力される入力回路１０とその入力回路
１０の出力が入力される第１のバッファ手段３−１とそ
の第１のバッファ手段３−１の出力が入力される第２の
バッファ手段３−２とその第２のバッファ手段３−２の
出力が入力される第３のバッファ手段３−３と、その第
３のバッファ手段３−３の出力が入力される第４のバッ
ファ手段３−４とその第４のバッファ手段３−４の出力
が入力されるラッチ回路１２とを有し、前記入力回路１
０と第１のバッファ手段３−１を接続する配線バス長２
−１と第１のバッファ手段３−１と第２のバッファ手段
３−２とを接続する配線バス長２−２と第２のバッファ
手段３−２と第３のバッファ手段３−３とを接続する配
線バス長２−３と第３のバッファ手段３−３と第４のバ
ッファ手段３−４とを接続する配線バス長２−４とが等
しく、第４のバッファ手段３−４とラッチ回路１２は隣
接して配置されているものである。 係る具体例に於い
ては、前記入力回路１０中の最終段の入力回路バッファ
手段３−０と前記第１、第２、第３のバッファ手段３−
１、３−２、３−３のを構成するそれぞれのトランジス
タサイズが等しくなるように構成されている事が望まし
い。
最終段のバッファ手段３−０のゲート容量と当該ラッチ
回路１２に最も近接して配置されている当該バッファ手
段３−ｎに接続されたラッチ回路のゲート容量を等しく
なる様に構成する事も望ましい。上記した本発明に係る
当該半導体装置１００の他の具体例としては、例えば、
外部信号ＤINが入力される入力回路１０とその入力回路
１０の出力が入力される第１のバッファ手段３−１とそ
の第１のバッファ手段３−１の出力が入力される第２の
バッファ手段３−２とその第２のバッファ手段３−２の
出力が入力される第３のバッファ手段３−３と、その第
３のバッファ手段３−３の出力が入力される第４のバッ
ファ手段３−４とその第４のバッファ手段３−４の出力
が入力されるラッチ回路１２とを有し、前記入力回路１
０と第１のバッファ手段３−１を接続する配線バス長２
−１と第１のバッファ手段３−１と第２のバッファ手段
３−２とを接続する配線バス長２−２と第２のバッファ
手段３−２と第３のバッファ手段３−３とを接続する配
線バス長２−３と第３のバッファ手段３−３と第４のバ
ッファ手段３−４とを接続する配線バス長２−４とが等
しく、第４のバッファ手段３−４とラッチ回路１２は隣
接して配置されているものである。 係る具体例に於い
ては、前記入力回路１０中の最終段の入力回路バッファ
手段３−０と前記第１、第２、第３のバッファ手段３−
１、３−２、３−３のを構成するそれぞれのトランジス
タサイズが等しくなるように構成されている事が望まし
い。
【００４２】此処で、本発明に係る当該半導体装置１０
０のより具体的な構成に付いて説明するならば、図１に
示す本発明に係る当該半導体装置１００の一実施例によ
れば、従来の半導体装置として示されている図１０の構
成との差はバッファ手段３−１、３−２が追加されてい
る点である。
０のより具体的な構成に付いて説明するならば、図１に
示す本発明に係る当該半導体装置１００の一実施例によ
れば、従来の半導体装置として示されている図１０の構
成との差はバッファ手段３−１、３−２が追加されてい
る点である。
【００４３】つまり、図１において、入力端子６０に入
力された信号ＤINは初段回路１１に入力され、初段回路
１１の出力は、入力回路バッファ手段３−０によって配
線バス２−１に伝達される。当該配線バス２−１に伝達
された信号は、バッファ手段３−１によって配線バス２
−２に伝達される。
力された信号ＤINは初段回路１１に入力され、初段回路
１１の出力は、入力回路バッファ手段３−０によって配
線バス２−１に伝達される。当該配線バス２−１に伝達
された信号は、バッファ手段３−１によって配線バス２
−２に伝達される。
【００４４】その後、当該配線バス２−２に伝達された
信号は、バッファ手段３−２によってラッチ回路１２に
入力され、そこで内部クロック信号によりラッチされ
る。図３は、図１の構成においてＰチャネルＭＯＳトラ
ンジスタのＶｔが高く、電流能力が低い、逆にＮチャネ
ルＭＯＳトランジスタのＶｔが低く、電流能力が高い場
合の信号波形図である。
信号は、バッファ手段３−２によってラッチ回路１２に
入力され、そこで内部クロック信号によりラッチされ
る。図３は、図１の構成においてＰチャネルＭＯＳトラ
ンジスタのＶｔが高く、電流能力が低い、逆にＮチャネ
ルＭＯＳトランジスタのＶｔが低く、電流能力が高い場
合の信号波形図である。
【００４５】つまり、時刻ｔ０で端子６０に入力される
信号ＤINは、ＬＯＷからＨＩＧＨへの変化も、ＨＩＧＨ
からＬＯＷへの変化も時間が等しいときに、初段回路１
１の出力信号は、ＬＯＷからＨＩＧＨへの変化が遅くな
り、ＨＩＧＨからＬＯＷへの変化が早くなる。つまり、
ＨＩＧＨとＬＯＷの中間点での時間は、ＨＩＧＨからＬ
ＯＷは時刻ｔ１、ＬＯＷからＨＩＧＨは時刻ｔ２とな
り、図中Ａだけ差がでる。
信号ＤINは、ＬＯＷからＨＩＧＨへの変化も、ＨＩＧＨ
からＬＯＷへの変化も時間が等しいときに、初段回路１
１の出力信号は、ＬＯＷからＨＩＧＨへの変化が遅くな
り、ＨＩＧＨからＬＯＷへの変化が早くなる。つまり、
ＨＩＧＨとＬＯＷの中間点での時間は、ＨＩＧＨからＬ
ＯＷは時刻ｔ１、ＬＯＷからＨＩＧＨは時刻ｔ２とな
り、図中Ａだけ差がでる。
【００４６】次の入力回路バッファ手段３−０の出力に
関しても同様に、ＬＯＷからＨＩＧＨへの変化が遅くな
り、ＨＩＧＨからＬＯＷへの変化が早くなる。従来例と
同様に初段回路１１の条件とバッファ手段の条件が等し
ければ、その差は相殺されて入力回路バッファ手段３−
０の出力信号はＬＯＷからＨＩＧＨとＨＩＧＨからＬＯ
Ｗは中間点でクロスするはずであるが、配線バス２−ｎ
のほうが負荷容量が大きい場合では、もともと能力のな
いＰチャネルＭＯＳトランジスタでドライブするＬＯＷ
からＨＩＧＨがさらに遅くなる。
関しても同様に、ＬＯＷからＨＩＧＨへの変化が遅くな
り、ＨＩＧＨからＬＯＷへの変化が早くなる。従来例と
同様に初段回路１１の条件とバッファ手段の条件が等し
ければ、その差は相殺されて入力回路バッファ手段３−
０の出力信号はＬＯＷからＨＩＧＨとＨＩＧＨからＬＯ
Ｗは中間点でクロスするはずであるが、配線バス２−ｎ
のほうが負荷容量が大きい場合では、もともと能力のな
いＰチャネルＭＯＳトランジスタでドライブするＬＯＷ
からＨＩＧＨがさらに遅くなる。
【００４７】つまり、ＨＩＧＨとＬＯＷの中間点での時
間はＨＩＧＨからＬＯＷは時刻ｔ３、ＬＯＷからＨＩＧ
Ｈは時刻ｔ４となり、図中Ｂだけ差が出る。次にバッフ
ァ手段３−１の出力に関しても、同様にＬＯＷからＨＩ
ＧＨへの変化が遅くなり、ＨＩＧＨからＬＯＷへの変化
が早くなる。したがって、ＨＩＧＨとＬＯＷの中間点で
の時間はＨＩＧＨからＬＯＷは時刻ｔ５、ＬＯＷからＨ
ＩＧＨは時刻ｔ６となり、図中Ｃだけ差がでる。バッフ
ァ手段３−２も同様にＬＯＷからＨＩＧＨへの変化が遅
くなり、ＨＩＧＨからＬＯＷへの変化が早くなるが、バ
ッファ手段３−２のＨＩＧＨとＬＯＷの中間点での時間
はＨＩＧＨからＬＯＷとＬＯＷからＨＩＧＨで等しくな
っている。
間はＨＩＧＨからＬＯＷは時刻ｔ３、ＬＯＷからＨＩＧ
Ｈは時刻ｔ４となり、図中Ｂだけ差が出る。次にバッフ
ァ手段３−１の出力に関しても、同様にＬＯＷからＨＩ
ＧＨへの変化が遅くなり、ＨＩＧＨからＬＯＷへの変化
が早くなる。したがって、ＨＩＧＨとＬＯＷの中間点で
の時間はＨＩＧＨからＬＯＷは時刻ｔ５、ＬＯＷからＨ
ＩＧＨは時刻ｔ６となり、図中Ｃだけ差がでる。バッフ
ァ手段３−２も同様にＬＯＷからＨＩＧＨへの変化が遅
くなり、ＨＩＧＨからＬＯＷへの変化が早くなるが、バ
ッファ手段３−２のＨＩＧＨとＬＯＷの中間点での時間
はＨＩＧＨからＬＯＷとＬＯＷからＨＩＧＨで等しくな
っている。
【００４８】これは入力回路バッファ３−０とバッファ
手段３−１は配線バスの負荷容量中心、初段回路１１と
バッファ手段３−２がゲート容量中心であり、入力回路
バッファ３−０とバッファ手段３−１を同じサイズに設
定し、且つ当該配線バス２−１と配線バス２−２を同じ
長さに設定すると共に、初段回路１１の一部、特に出力
端に接続されているトランジスタとバッファ手段３−２
を同じサイズに、又、入力回路バッファ手段３−０とバ
ッファ手段３−２に接続されたラッチ回路の一部のゲー
ト容量を、例えばダミートランジスタを配置するなどし
て同じにすれば、入力回路バッファ手段３−０とバッフ
ァ手段３−１、初段回路１１とバッファ手段３−２はそ
れぞれが同じ条件になりスピードの差が相殺されるから
である。
手段３−１は配線バスの負荷容量中心、初段回路１１と
バッファ手段３−２がゲート容量中心であり、入力回路
バッファ３−０とバッファ手段３−１を同じサイズに設
定し、且つ当該配線バス２−１と配線バス２−２を同じ
長さに設定すると共に、初段回路１１の一部、特に出力
端に接続されているトランジスタとバッファ手段３−２
を同じサイズに、又、入力回路バッファ手段３−０とバ
ッファ手段３−２に接続されたラッチ回路の一部のゲー
ト容量を、例えばダミートランジスタを配置するなどし
て同じにすれば、入力回路バッファ手段３−０とバッフ
ァ手段３−１、初段回路１１とバッファ手段３−２はそ
れぞれが同じ条件になりスピードの差が相殺されるから
である。
【００４９】つまり、最初のバッファ手段３−１に於
て、例えば、Ｎチャネルトランジスタで“Ｈ”レベルの
信号を“Ｌ”レベルの信号レベルに遷移させ、且つ
“Ｌ”レベルの信号をＰチャネルトランジスタを使用し
て“Ｈ”レベルの信号レベルに遷移させた場合には、次
のバッファ手段３−２に於て、当該“Ｈ”レベルの信号
をＮチャネルトランジスタで“Ｌ”レベルに迄遷移させ
ると共に、当該“Ｌ”レベルの信号をＰチャネルトラン
ジスタを使用して“Ｈ”レベルの信号レベルに遷移させ
る様にして、係る操作を偶数回繰り返す事によって、ラ
ッチ回路１２に入力される信号はＬＯＷからＨＩＧＨと
ＨＩＧＨからＬＯＷが、中間電圧レベルに遷移される時
刻が同じタイミングとなり、入力セットアップタイム、
入力ホールドタイムを悪化させることがない。
て、例えば、Ｎチャネルトランジスタで“Ｈ”レベルの
信号を“Ｌ”レベルの信号レベルに遷移させ、且つ
“Ｌ”レベルの信号をＰチャネルトランジスタを使用し
て“Ｈ”レベルの信号レベルに遷移させた場合には、次
のバッファ手段３−２に於て、当該“Ｈ”レベルの信号
をＮチャネルトランジスタで“Ｌ”レベルに迄遷移させ
ると共に、当該“Ｌ”レベルの信号をＰチャネルトラン
ジスタを使用して“Ｈ”レベルの信号レベルに遷移させ
る様にして、係る操作を偶数回繰り返す事によって、ラ
ッチ回路１２に入力される信号はＬＯＷからＨＩＧＨと
ＨＩＧＨからＬＯＷが、中間電圧レベルに遷移される時
刻が同じタイミングとなり、入力セットアップタイム、
入力ホールドタイムを悪化させることがない。
【００５０】上記の説明はＰチャネルＭＯＳトランジス
タのＶｔが高く、電流能力が低く、ＮチャネルＭＯＳト
ランジスタのＶｔが低く電流能力が高い場合であるが、
逆の場合も同様である。次に本発明の他の実施例につい
て図面を参照して説明する。図２は本発明の他の実施例
の構成を示すブロック図である。図１との差は配線バス
を２分割ではなく４分割しており、バッファ手段３−
１、３−２、３−３、３−４、と配線バス２−１、２−
２、２−３、２−４で構成されていることである。
タのＶｔが高く、電流能力が低く、ＮチャネルＭＯＳト
ランジスタのＶｔが低く電流能力が高い場合であるが、
逆の場合も同様である。次に本発明の他の実施例につい
て図面を参照して説明する。図２は本発明の他の実施例
の構成を示すブロック図である。図１との差は配線バス
を２分割ではなく４分割しており、バッファ手段３−
１、３−２、３−３、３−４、と配線バス２−１、２−
２、２−３、２−４で構成されていることである。
【００５１】図２において、入力端子６０に入力された
信号ＤINは、初段回路１１に入力され初段回路１１の出
力は入力回路バッファ手段３−０によって配線バス２−
１に伝達される。配線バス２−１に伝達された信号は、
バッファ手段３−１によって配線バス２−２に伝達され
る。配線バス２−２に伝達された信号はバッファ手段３
−２によって配線バス２−３に伝達される。
信号ＤINは、初段回路１１に入力され初段回路１１の出
力は入力回路バッファ手段３−０によって配線バス２−
１に伝達される。配線バス２−１に伝達された信号は、
バッファ手段３−１によって配線バス２−２に伝達され
る。配線バス２−２に伝達された信号はバッファ手段３
−２によって配線バス２−３に伝達される。
【００５２】配線バス２−３に伝達された信号はバッフ
ァ手段３−３によって配線バス２−４に伝達される。配
線バス２−４に伝達された信号はバッファ手段３−４に
よってラッチ回路１２に入力され、そこで内部クロック
信号によりラッチされる。図２の実施例においては、入
力回路バッファ手段３−０とバッファ手段３−１、バッ
ファ手段３−２、バッファ手段３−３を同じサイズに、
配線バス２−１と配線バス２−２と配線バス２−３と配
線バス２−４を同じ長さに、又、初段回路１１の一部で
ある出力端に接続されたトランジスタとバッファ手段３
─４を同じサイズにし、入力回路バッファ手段３−０と
バッファ手段３−４に接続されたラッチ回路の一部のゲ
ート容量をダミートランジスタを配置するなどして同じ
にすれば、バッファ手段３−１、バッファ手段３−２、
バッファ手段３−３と初段回路１１の入力回路バッファ
手段３−０はそれぞれ同じ条件になり、またバッファ手
段３−４は初段回路１１の一部と同じ条件になり、上記
した原理に基づいて、信号の遷移タイミングに於けるス
ピードの差が相殺される。
ァ手段３−３によって配線バス２−４に伝達される。配
線バス２−４に伝達された信号はバッファ手段３−４に
よってラッチ回路１２に入力され、そこで内部クロック
信号によりラッチされる。図２の実施例においては、入
力回路バッファ手段３−０とバッファ手段３−１、バッ
ファ手段３−２、バッファ手段３−３を同じサイズに、
配線バス２−１と配線バス２−２と配線バス２−３と配
線バス２−４を同じ長さに、又、初段回路１１の一部で
ある出力端に接続されたトランジスタとバッファ手段３
─４を同じサイズにし、入力回路バッファ手段３−０と
バッファ手段３−４に接続されたラッチ回路の一部のゲ
ート容量をダミートランジスタを配置するなどして同じ
にすれば、バッファ手段３−１、バッファ手段３−２、
バッファ手段３−３と初段回路１１の入力回路バッファ
手段３−０はそれぞれ同じ条件になり、またバッファ手
段３−４は初段回路１１の一部と同じ条件になり、上記
した原理に基づいて、信号の遷移タイミングに於けるス
ピードの差が相殺される。
【００５３】したがって、図１の実施例と同様にラッチ
回路１２に入力される信号はＬＯＷからＨＩＧＨとＨＩ
ＧＨからＬＯＷが同じタイミングとなり、入力セットア
ップタイム、入力ホールドタイムを悪化させることがな
い。上記した各具体例の説明から明らかな様に、本発明
に係る半導体装置に於ける信号遷移時期の調整方法とし
ては、例えば、外部信号が入力され、少なくとも一つの
バッファ手段を出力端側に配置した入力回路と当該入力
回路の出力信号をラッチするラッチ回路とから構成され
た信号伝達手段を有する半導体装置であって、当該入力
回路と当該ラッチ回路との間に、更に複数個のバッファ
手段を直列的に配置せしめ、当該バッファ手段を構成す
る個々のトランジスタの電流駆動能力の差を利用して、
伝達すべき信号の遷移状態を調整する様に構成された信
号遷移時期の調整方法であり、当該信号遷移時期の調整
方法に於いては、好ましくは、当該入力回路に設けられ
ている最終段の当該入力回路バッファ手段を構成するト
ランジスタのサイズと当該入力回路と当該ラッチ回路の
間に設けられているラッチ回路に隣接するバッファ手段
を除く全てのバッファ手段を構成するトランジスタのサ
イズとは、互いに等しくする事、又、初段回路を構成す
る出力端のトランジスタとラッチ回路に隣接したバッフ
ァ手段を構成するトランジスタのサイズとは互いに等し
くする事が望ましい。
回路１２に入力される信号はＬＯＷからＨＩＧＨとＨＩ
ＧＨからＬＯＷが同じタイミングとなり、入力セットア
ップタイム、入力ホールドタイムを悪化させることがな
い。上記した各具体例の説明から明らかな様に、本発明
に係る半導体装置に於ける信号遷移時期の調整方法とし
ては、例えば、外部信号が入力され、少なくとも一つの
バッファ手段を出力端側に配置した入力回路と当該入力
回路の出力信号をラッチするラッチ回路とから構成され
た信号伝達手段を有する半導体装置であって、当該入力
回路と当該ラッチ回路との間に、更に複数個のバッファ
手段を直列的に配置せしめ、当該バッファ手段を構成す
る個々のトランジスタの電流駆動能力の差を利用して、
伝達すべき信号の遷移状態を調整する様に構成された信
号遷移時期の調整方法であり、当該信号遷移時期の調整
方法に於いては、好ましくは、当該入力回路に設けられ
ている最終段の当該入力回路バッファ手段を構成するト
ランジスタのサイズと当該入力回路と当該ラッチ回路の
間に設けられているラッチ回路に隣接するバッファ手段
を除く全てのバッファ手段を構成するトランジスタのサ
イズとは、互いに等しくする事、又、初段回路を構成す
る出力端のトランジスタとラッチ回路に隣接したバッフ
ァ手段を構成するトランジスタのサイズとは互いに等し
くする事が望ましい。
【００５４】更に、本発明に於ける当該信号遷移時期の
調整方法に於いては、当該バッファ手段は、Ｐチャネル
トランジスタとＮチャネルトランジスタとで構成された
ＣＭＯＳ構造とする事が好ましく、更には、当該入力回
路と当該ラッチ回路との間に配置される複数の当該バッ
ファ手段の個数を偶数個とする事が望ましい。又、本発
明に係る当該信号遷移時期の調整方法に於いては、当該
入力回路と当該入力回路に隣接するバッファ手段との間
の配線長、及び当該各バッファ手段間の配線長とを互い
に等しくなる様にする事が望ましく、又、当該ラッチ回
路の最も接近して配置されている当該バッファ手段は、
当該ラッチ回路に隣接した状態で配置する事も望まし
い。
調整方法に於いては、当該バッファ手段は、Ｐチャネル
トランジスタとＮチャネルトランジスタとで構成された
ＣＭＯＳ構造とする事が好ましく、更には、当該入力回
路と当該ラッチ回路との間に配置される複数の当該バッ
ファ手段の個数を偶数個とする事が望ましい。又、本発
明に係る当該信号遷移時期の調整方法に於いては、当該
入力回路と当該入力回路に隣接するバッファ手段との間
の配線長、及び当該各バッファ手段間の配線長とを互い
に等しくなる様にする事が望ましく、又、当該ラッチ回
路の最も接近して配置されている当該バッファ手段は、
当該ラッチ回路に隣接した状態で配置する事も望まし
い。
【００５５】更には、当該入力回路に於ける入力回路バ
ッファ手段のゲート容量と当該ラッチ回路に最も近接し
て配置されている当該バッファ手段に接続されたラッチ
回路の一部のゲート容量を等しくする事も好ましい。
ッファ手段のゲート容量と当該ラッチ回路に最も近接し
て配置されている当該バッファ手段に接続されたラッチ
回路の一部のゲート容量を等しくする事も好ましい。
【００５６】
【発明の効果】上述したように、本発明の半導体装置
は、外部信号が入力される入力回路とその入力回路の出
力が入力される第１のバッファ手段とその第１のバッフ
ァ手段の出力が入力される第２のバッファ手段とその第
２のバッファ手段の出力が入力されるラッチ回路と前
記、入力回路と第１のバッファ手段を接続する配線バス
と第１のバッファ手段と第２のバッファ手段とを接続す
る配線バス、または、外部信号が入力される入力回路と
その入力回路の出力が入力される第１のバッファ手段と
その第１のバッファ手段の出力が入力される第２のバッ
ファ手段とその第２のバッファ手段の出力が入力される
第３のバッファ手段とその第３のバッファ手段の出力が
入力される第４のバッファ手段とその第４のバッファ手
段の出力が入力されるラッチ回路と前記、入力回路と第
１のバッファ手段を接続する配線バスと第１のバッファ
手段と第２のバッファ手段とを接続する配線バスと第２
のバッファ手段と第３のバッファ手段とを接続する配線
バスと第３のバッファ手段と第４のバッファ手段とを接
続する配線バスとを備えているため、プロセスがばらつ
いた時でもラッチ回路に入力する信号のＬＯＷからＨＩ
ＧＨとＨＩＧＨからＬＯＷのタイミングが同じに出来る
ため入力セットアップタイム、入力ホールドタイムを改
善することができる。
は、外部信号が入力される入力回路とその入力回路の出
力が入力される第１のバッファ手段とその第１のバッフ
ァ手段の出力が入力される第２のバッファ手段とその第
２のバッファ手段の出力が入力されるラッチ回路と前
記、入力回路と第１のバッファ手段を接続する配線バス
と第１のバッファ手段と第２のバッファ手段とを接続す
る配線バス、または、外部信号が入力される入力回路と
その入力回路の出力が入力される第１のバッファ手段と
その第１のバッファ手段の出力が入力される第２のバッ
ファ手段とその第２のバッファ手段の出力が入力される
第３のバッファ手段とその第３のバッファ手段の出力が
入力される第４のバッファ手段とその第４のバッファ手
段の出力が入力されるラッチ回路と前記、入力回路と第
１のバッファ手段を接続する配線バスと第１のバッファ
手段と第２のバッファ手段とを接続する配線バスと第２
のバッファ手段と第３のバッファ手段とを接続する配線
バスと第３のバッファ手段と第４のバッファ手段とを接
続する配線バスとを備えているため、プロセスがばらつ
いた時でもラッチ回路に入力する信号のＬＯＷからＨＩ
ＧＨとＨＩＧＨからＬＯＷのタイミングが同じに出来る
ため入力セットアップタイム、入力ホールドタイムを改
善することができる。
【図１】図１は、本発明に係る半導体装置の一具体例の
構成を示すブロックダイアグラムである。
構成を示すブロックダイアグラムである。
【図２】図２は、本発明に係る半導体装置の他の具体例
に於ける他の具体例の構成を示すブロックダイアグラム
である。
に於ける他の具体例の構成を示すブロックダイアグラム
である。
【図３】図３は、本発明に係る半導体装置の一具体例に
於ける構成を示す動作時の信号波形図である。
於ける構成を示す動作時の信号波形図である。
【図４】図４は、従来例の同期型ＤＲＡＭ構成を示すブ
ロックダイアグラムである。
ロックダイアグラムである。
【図５】図５は、図４に示す従来例の同期型ＤＲＡＭに
於けるＡＣＴＩＶＡＴＥコマンド入力時における信号波
形図である。
於けるＡＣＴＩＶＡＴＥコマンド入力時における信号波
形図である。
【図６】図６は、図４に示す従来例の同期型ＤＲＡＭに
於けるＰＲＥＣＨＡＲＧＥコマンド入力時における信号
波形図である。
於けるＰＲＥＣＨＡＲＧＥコマンド入力時における信号
波形図である。
【図７】図７は、図４に示す従来例の同期型ＤＲＡＭに
於けるＲＥＡＤコマンド入力時における信号波形図であ
る。
於けるＲＥＡＤコマンド入力時における信号波形図であ
る。
【図８】図８は、図４に示す従来例の同期型ＤＲＡＭに
於けるＷＲＩＴＥコマンド入力時における信号波形図で
ある。
於けるＷＲＩＴＥコマンド入力時における信号波形図で
ある。
【図９】図９は、本発明に於ける半導体装置の入力セッ
トアップタイム、入力ホールドタイムを説明するタイミ
ングチャートである。
トアップタイム、入力ホールドタイムを説明するタイミ
ングチャートである。
【図１０】図１０は、従来例の入力回路とラッチ回路の
構成を示すブロックダイアグラムである。
構成を示すブロックダイアグラムである。
【図１１】図１１は、従来例に於ける初段回路の一例を
示すブロックダイアグラムである。
示すブロックダイアグラムである。
【図１２】図１２は、従来例に於けるラッチ回路の一例
を示すブロックダイアグラムである。
を示すブロックダイアグラムである。
【図１３】図１３は、従来例に於けるの半導体装置の動
作時の信号波形図の例を示す図である。
作時の信号波形図の例を示す図である。
１０…入力回路 １２…ラッチ回路 ５０…信号伝達手段 １００…半導体装置 ３−１、３−２、・・・・３−ｎ…バッファ手段 ６０…入力端子 ２−１、２−２、２−３、２−４…配線バス長 ３−０…入力回路バッファ手段 １１…初段回路 ２、４、７、９、１１、１３、２０２…配線バス １０１、１１１、１３３、１３６…端子 １０２、１１２、１３４、１３７…入力回路 １０３、１１３、１３１、１３５…ラッチ回路 １０４…列アドレスバッファ手段 １０５…列デコーダ １０６…列選択線 １０７…行アドレスバッファ手段 １０８…行デコーダ １０９…行選択線 １１０…メモリセルアレイ １１４…ＡＣＴＩＶＡＴＥコマンド信号 １１５…ＰＲＥＣＨＲＡＧＥコマンド信号 １１６…ＷＲＩＴＥコマンド信号 １１７…ＲＥＡＤコマンド信号 １１８…行アドレス制御回路 １１９…行アドレス許可信号 １２０…列アドレス制御回路 １２１…アドレス許可信号 １２２…増幅開始信号 １２３…センスアンプ １２４…Ｉ／Ｏ線対 １２５…書き込み制御回路 １２６…読み出し制御回路 １２７…データアンプ制御信号 １２８…出力データラッチ信号 １２９…出力許可信号 １３０…データアンプ １３２…出力回路 １３８…内部クロック信号発生回路 １３９…内部クロック信号 ２０３、２０４、２０８、２１０、２１５、２１７…Ｐ
チャネルＭＯＳトランジスタ ２０３、２０４、２０８、２１０、２１５、２１７…Ｐ
チャネルＭＯＳトランジスタ ２０５、２０６、２０９、２１１、２１４、２１６…Ｎ
チャネルＭＯＳトランジスタ
チャネルＭＯＳトランジスタ ２０３、２０４、２０８、２１０、２１５、２１７…Ｐ
チャネルＭＯＳトランジスタ ２０５、２０６、２０９、２１１、２１４、２１６…Ｎ
チャネルＭＯＳトランジスタ
Claims (16)
- 【請求項１】 外部信号が入力される入力回路と当該入
力回路の出力信号をラッチするラッチ回路とから構成さ
れた信号伝達手段を有する半導体装置であって、当該入
力回路と当該ラッチ回路との間に複数個のバッファ手段
が直列的に配置されている事を特徴とする半導体装置。 - 【請求項２】 当該入力回路には、初段回路と少なくと
も一つの入力回路バッファ手段が含まれている事を特徴
とする請求項１記載の半導体装置。 - 【請求項３】 当該入力回路に設けられている最終段の
当該入力回路バッファ手段を構成するトランジスタのサ
イズと当該入力回路に隣接する当該バッファ手段を構成
するトランジスタのサイズとは、互いに等しくなる様に
構成されている事を特徴とする請求項１又は２に記載の
半導体装置。 - 【請求項４】 当該入力回路に設けられている初段回路
の出力端に接続された初段回路を構成するトランジスタ
のサイズと当該入力回路と、当該ラッチ回路に最も接近
して配置させている当該バッファ手段を構成するトラン
ジスタのサイズとは、互いに等しくなる様に構成されて
いる事を特徴とする請求項３に記載の半導体装置。 - 【請求項５】 当該バッファ手段は、Ｐチャネルトラン
ジスタとＮチャネルトランジスタとで構成されたＣＭＯ
Ｓ構造を有している事を特徴とする請求項１乃至４の何
れかに記載の半導体装置。 - 【請求項６】 当該入力回路と当該ラッチ回路との間に
配置される複数の当該バッファ手段の個数は偶数である
事を特徴とする請求項１乃至５の何れかに記載の半導体
装置。 - 【請求項７】 当該入力回路と当該入力回路に隣接する
バッファ手段との間の配線長、及び当該各バッファ手段
間の配線長とが互いに等しくなる様に構成されている事
を特徴とする請求項１乃至６の何れかに記載の半導体装
置。 - 【請求項８】 当該ラッチ回路に最も接近して配置され
ている当該バッファ手段は、当該ラッチ回路に隣接した
状態で配置されている事を特徴とする請求項１乃至７の
何れかに記載の半導体装置。 - 【請求項９】 当該入力回路に設けられている入力回路
バッファ手段に於けるゲート容量と当該ラッチ回路に最
も近接して配置されている当該バッファ手段に接続され
たラッチ回路のゲート容量を等しくなる様に構成する事
を特徴とする請求項１乃至８の何れかに記載の半導体装
置。 - 【請求項１０】 外部信号が入力され、少なくとも一つ
のバッファ手段を出力端側に配置した入力回路と当該入
力回路の出力信号をラッチするラッチ回路とから構成さ
れた信号伝達手段を有する半導体装置であって、当該入
力回路と当該ラッチ回路との間に、更に複数個のバッフ
ァ手段を直列的に配置せしめ、当該バッファ手段を構成
する個々のトランジスタの電流駆動能力の差を利用し
て、伝達すべき信号の遷移状態を調整する事を特徴とす
る信号遷移時期の調整方法。 - 【請求項１１】 当該入力回路に設けられている最終段
の当該入力回路バッファ手段を構成するトランジスタの
サイズと当該入力回路と当該ラッチ回路の間に設けられ
ている当該ラッチ回路に最も接近して配置されている当
該バッファ手段を除く全てのバッファ手段を構成するト
ランジスタのサイズとは、互いに等しく、さらに、当該
入力回路の設けられている初段回路の出力端に接続され
た初段回路を構成するトランジスタのサイズと、当該ラ
ッチ回路に最も接近して配置されている当該バッファ手
段を構成するトランジスタのサイズとは互いに等しくす
る事を特徴とする請求項１０に記載の半導体装置に於け
る信号遷移時期の調整方法。 - 【請求項１２】 当該バッファ手段は、Ｐチャネルトラ
ンジスタとＮチャネルトランジスタとで構成されたＣＭ
ＯＳ構造とする事を特徴とする請求項１０又は１１に記
載の半導体装置に於ける信号遷移時期の調整方法。 - 【請求項１３】 当該入力回路と当該ラッチ回路との間
に配置される複数の当該バッファ手段の個数を偶数個と
する事を特徴とする請求項１０乃至１２の何れかに記載
の半導体装置に於ける信号遷移時期の調整方法。 - 【請求項１４】 当該入力回路と当該入力回路に隣接す
るバッファ手段との間の配線長、及び当該各バッファ手
段間の配線長とを互いに等しくなる様にする事を特徴と
する請求項１０乃至１３の何れかに記載の半導体装置に
於ける信号遷移時期の調整方法。 - 【請求項１５】 当該ラッチ回路の最も接近して配置さ
れている当該バッファ手段は、当該ラッチ回路に隣接し
た状態で配置する事を特徴とする請求項１０乃至１４の
何れかに記載の半導体装置に於ける信号遷移時期の調整
方法。 - 【請求項１６】 当該入力回路に設けられている入力回
路バッファ手段に於けるゲート容量と当該ラッチ回路に
最も近接して配置されている当該バッファ手段に接続さ
れたラッチ回路のゲート容量を等しくする事を特徴とす
る請求項１０乃至１５の何れかに記載の半導体装置に於
ける信号遷移時期の調整方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11030997A JP2000231787A (ja) | 1999-02-09 | 1999-02-09 | 半導体装置及び半導体装置に於ける信号遷移時期の調整方法 |
| KR1020000005841A KR20000057969A (ko) | 1999-02-09 | 2000-02-08 | 반도체 장치 및 반도체 장치의 신호천이시간 조정방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11030997A JP2000231787A (ja) | 1999-02-09 | 1999-02-09 | 半導体装置及び半導体装置に於ける信号遷移時期の調整方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000231787A true JP2000231787A (ja) | 2000-08-22 |
Family
ID=12319244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11030997A Pending JP2000231787A (ja) | 1999-02-09 | 1999-02-09 | 半導体装置及び半導体装置に於ける信号遷移時期の調整方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2000231787A (ja) |
| KR (1) | KR20000057969A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7710792B2 (en) | 2007-06-01 | 2010-05-04 | Elpida Memory, Inc. | Semiconductor device |
-
1999
- 1999-02-09 JP JP11030997A patent/JP2000231787A/ja active Pending
-
2000
- 2000-02-08 KR KR1020000005841A patent/KR20000057969A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7710792B2 (en) | 2007-06-01 | 2010-05-04 | Elpida Memory, Inc. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000057969A (ko) | 2000-09-25 |
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