JP4159402B2 - データストローブ入力バッファ、半導体メモリ装置、データ入力バッファ、および半導体メモリの伝播遅延時間制御方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、伝播遅延時間を制御するマルチモードデータバッファ及びその制御方法に関す。
【0002】
【従来の技術】
本発明はシステム性能を改善するために、一般的に半導体メモリ装置の設計、特に、DRAMの設計においてより高い集積度とより速い動作速度に焦点をおいた考案が持続されている。すなわち、より速い速度で、より多くのデータを処理できるDRAMが要求される。より速い速度の動作のために、システムクロックに同期されたDRAMが開発されている。DRAMのこの同期的な特徴は増加されたデータ伝送速度を有する。
【0003】
しかし、SDRAM(SDRAM)において、データ入/出力動作は、システムクロックの1つのサイクル内に実行されるべきなので、SDRAMとDRAMコントローラ間の帯域幅の増加に制限がある。すなわち、単位時間にメモリ装置より入/出力されるデータ量が制限される。データ伝送速度を増加させるために、クロックの立上りエッジと立下りエッジ共に同期されてデータが入/出力されるDDR SDRAMが開発されている。
【0004】
一般的に、DRAMがこのメモリコントローラよりデータを受信したりまたは前記メモリコントローラにデータを送る時、DDR SDRAMはデータストローブ信号を使用する。例えば、データ受信動作において、前記DDR SDRAMは前記メモリコントローラよりデータストローブ信号と共にデータを受信する。また、データ出力動作において、前記DDR SDRAMは前記メモリコントローラにデータストローブ信号と共にデータを出力する。
DDRSDRAMのような高速の半導体メモリ装置において、データストローブ信号を基準電圧に比較するシングルモード(SM)タイプ入力バッファがデータストローブ入力バッファとして使われる。しかし、SMタイプデータストローブ信号入力バッファを有するDDR SDRAMにおいて、データストローブ信号または基準電圧にノイズが含まれれば、データセットアップ/ホールドマージンが減少できる。
【0005】
このような問題を補償するために、基準電圧の代りに前記データストローブ信号の反転信号にデータストローブ信号を比較するデュアルモード(DM)タイプデータストローブ信号入力バッファが紹介された。
DMタイプデータストローブ信号入力バッファにおいて、前記二つの信号、すなわち、前記データストローブ信号と前記データストローブ信号の反転信号との交差点で出力信号が決定されるために、ノイズ耐性が改善される。
【0006】
また、最近には、使用者の多様な要求に応えるために、SM/DMデュアルユーズデータストローブ信号入力バッファが開発されている。SM/DMデュアルユーズデータストローブ信号入力バッファにおいて、入力端子から出力端子への伝播遅延時間は前記SMと前記DMの両方で実質的に同一である。しかし、前記シングルモードで差動増幅器の利得は前記デュアルモードでの利得と違うために、前記シングルモードでの前記伝播遅延時間は前記デュアルモードでの前記伝播遅延時間と違う。
【0007】
図1は、前記従来技術によって生成される波形を示す。図1に図示されたことのように、前記SMモードで前記差動出力信号DSの伝播遅延時間は、前記DMモードでの時間より長い。前記SMモードと前記DMモードで、違う時間に前記差動出力信号DSを出力することは図1に図示されたように、前記データセットアップ時間tDSと前記データホールド時間tDHとの均一性を減少させる。各モードにおける前記伝播遅延時間の差は、前記セットアップ/ホールドタイミングの差を誘発することができるので、データセットアップ/ホールドマージンが減少される。
【0008】
【発明が解決しようとする課題】
本発明が解決しようとする技術的な課題は、伝播遅延時間を制御するマルチモードデータバッファ及びその制御方法を提供するところにある。
【0009】
【課題を解決するための手段】
本発明の代表的な実施例は、SMとDMとで各々動作できるデータストローブ入力バッファまたはデータ入力バッファのようなマルチモードで動作するデータバッファに指示され、モードは、信号、例えば、アドレス信号または外部コマンド信号のような外部信号を提供することによって選択される。前記信号は、内部モードレジスタセット、ヒューズ回路、またはボンディングパッド回路のような多数のソースによって供給できる。
【0010】
本発明の代表的な実施例はまた、SM/DMデュアルユーズで使え、データセットアップ/ホールドマージンを改善できるデータバッファに指示される。
本発明の代表的な実施例はまた、1つまたはそれ以上の前述したデータバッファを含む半導体メモリ装置に指示される。
また、本発明の代表的な実施例は、SM/DMデュアルユーズデータバッファでデータセットアップ/ホールドマージンを改善できる伝播遅延時間を制御する方法に指示される。
【0011】
本発明の代表的な実施例はまた、制御信号のレベルによって反転データ信号または基準電圧を各々通過させる、少なくとも二つのスイッチを含む差動増幅器回路と、データ信号と前記反転データ信号または前記基準電圧を受信し、少なくとも二つの他の差動的に増幅された信号を出力する差動増幅器と、を含むデータバッファに指示される。本発明の代表的な実施例において、前記データバッファはデータストローブ入力バッファであり、前記反転データ信号は反転データストローブ信号であり、前記データ信号はデータストローブ信号である。
また、この差動増幅信号は、制御信号に応答して二つの伝送パスを通じ、少なくとも二つのデータストローブ信号として出力端子に伝送される。
【0012】
本発明の代表的な実施例において、前記データストローブ入力バッファはSMとDM両方で動作でき、前記シングルモードで前記基準電圧は少なくとも二つのスイッチの中、第1スイッチに印加され、前記制御信号のレベルは第1論理状態であり、前記デュアルモードで前記反転データストローブ信号は前記少なくとも二つのスイッチの中、第2スイッチ212に提供され、前記制御信号のレベルは第2論理状態である。
【0013】
本発明の代表的な実施例において、前記データストローブ入力バッファは半導体メモリ装置の部分である。
本発明の代表的な実施例において、前記半導体メモリ装置はまた前記制御信号を前記データストローブ入力バッファに出力する制御回路を含む。
本発明の代表的な実施例において、前記制御回路は外部コマンドとアドレスを受信し、前記制御信号を発生するモードレジスタセットを含み、前記制御信号のレベルは半導体メモリ装置のモードを決定する。
本発明の代表的な実施例において、前記制御回路はヒューズを含むヒューズ回路を具備し、前記ヒューズの状態は前記制御信号のレベルを決定する。
本発明の代表的な実施例において、前記制御回路はボンディングパッド回路を含み、Vccまたはグラウンドへの連結が前記制御信号のレベルを決定する。
本発明の代表的な実施例において、前記差動増幅器ユニットはシングル差動増幅器を含む。
【0014】
本発明の代表的な実施例において、前記半導体メモリ装置は前記反転データストローブ信号、前記基準電圧、または前記データストローブ信号、または少なくとも二つの他の差動的に増幅された信号のうち何れか1つを補償し、少なくとも二つの差動出力信号の各々が実質的に同じ遅延時間を有するようにする補償回路をさらに含む。
本発明の代表的な実施例において、前記補償回路は前記差動増幅回路より前記差動的に増幅された信号を受信する遅延回路を含み、前記遅延回路は前記差動的に増幅された信号を遅延させるディレーと、前記制御信号のレベルによって少なくとも二つの差動出力信号のうち何れか1つとして、前記差動増幅信号または前記遅延された差動増幅信号を通過させる、少なくとも二つの追加スイッチと、を含む。
【0015】
本発明の代表的な実施例において、前記補償回路は前記反転データストローブ信号、前記基準電圧、または前記データストローブ信号のうち何れか1つに適用されるダミーロードを含む。
本発明の代表的な実施例において、前記差動増幅器ユニットは少なくとも二つの差動増幅器を含む。
【0016】
本発明の代表的な実施例において、前記少なくとも二つの差動増幅器の中、第1差動増幅器の利得が前記少なくとも二つの差動増幅器の中、第2差動増幅器の利得と実質的に違うので、少なくとも二つの差動出力信号の中、各々が実質的に同じ遅延時間を有する。
本発明の代表的な実施例において、前記少なくとも二つの差動増幅器の中、第1差動増幅器の利得は前記少なくとも二つの差動増幅器の中、第2差動増幅器の利得と実質的に同一である。
【0017】
本発明の代表的な実施例において、前記半導体メモリ装置は前記反転データストローブ信号、前記基準電圧、または前記データストローブ信号のうち何れか1つ、または前記少なくとも二つの他の差動的に増幅された信号のうち何れか1つを補償し、少なくとも二つの差動出力信号の各々が実質的に同じ遅延時間を有するようにする補償回路をさらに含む。
【0018】
本発明の代表的な実施例において、前記補償回路は前記差動増幅器回路より前記差動増幅信号を受信する遅延回路を含み、前記遅延回路は前記差動増幅信号を遅延させるディレーと、前記制御信号のレベルによって少なくとも二つの差動出力信号のうち何れか1つとして、前記差動増幅信号または前記遅延された差動増幅信号を通過させる少なくとも二つの追加スイッチとを含む。
本発明の代表的な実施例で、前記補償回路は前記反転データストローブ信号、前記基準電圧、または前記データストローブ信号のうち何れか1つに適用されるダミーロードを含む。
【0019】
本発明の代表的な実施例において、前記半導体メモリ装置はデータ信号と基準電圧を受信し、データ入力信号を出力するデータ入力バッファと、データストローブ入力バッファに制御信号を出力する制御回路、及び前記データ入力バッファより前記データ入力信号を受信し、前記出力データストローブ信号の立上りエッジに応答して前記データ入力信号の偶数データを第1ラッチに記入し、前記出力データストローブ信号の立下りエッジに応答して前記データ入力信号の奇数データを第2ラッチに記入するデータ記入回路をさらに含む。
【0020】
本発明の代表的な実施例において、前記第1ラッチは選択的に配列される複数のラッチと複数のスイッチとを含む。
本発明の代表的な実施例において、前記複数のスイッチは前記差動出力信号の反転信号の立上り及び立下りエッジでトリガできるように配列される。
本発明の代表的な実施例において、第1スイッチは前記データ入力バッファの前記出力信号の偶数データを受信し、前記出力信号の偶数データを複数のラッチの中の第1ラッチに伝える。
本発明の代表的な実施例において、前記第2ラッチは選択的に配列される複数のラッチと複数のスイッチとを含む。
本発明の代表的な実施例において、前記複数のスイッチは前記差動出力信号の反転信号の立上り及び立下りエッジでトリガできるように配列される。
【0021】
本発明の代表的な実施例において、第1スイッチは前記データ入力バッファの前記出力信号の奇数データを受信し、前記出力信号の奇数データを前記複数のラッチの中の第1ラッチに伝える。
本発明の代表的な実施例において、前記データバッファはデータストローブバッファの代わりに、またはデータストローブバッファに追加されるデータ入力バッファである。
【0022】
本発明の代表的な実施例において、前記半導体装置は制御信号のレベルによって反転データ信号または基準電圧を各々受信し、少なくとも二つの差動出力信号を出力するデータストローブ入力バッファと、前記データストローブ入力バッファに前記制御信号を出力する制御回路、及び前記データ入力バッファより前記データ入力信号を受信し、前記出力データストローブ信号の立上りエッジに応答して前記データ入力信号の偶数データを第1ラッチに記入し、前記出力データストローブ信号の立下りエッジに応答して前記データ入力信号の奇数データを第2ラッチに記入するデータ記入回路とをさらに含む。
【0023】
本発明の代表的な実施例はまた制御信号のレベルによって反転データ信号または基準電圧を各々受信する段階、データ信号と前記反転データ信号または前記基準電圧を受信する段階、及び少なくとも二つの他の差動増幅信号を増幅して出力する段階を含む半導体メモリの伝播遅延時間制御方法に指示される。
本発明の代表的な方法の実施例において、前記反転データ信号は反転データストローブ信号であり、前記データ信号はデータストローブ信号である。
本発明の代表的な方法の実施例において、SMで、前記基準電圧が受信されれば、前記制御信号のレベルは第1論理状態であり、DMで、前記反転データストローブ信号が受信されれば、前記制御信号のレベルは第2論理状態である。
本発明の代表的な方法の実施例において、前記制御信号は外部ソースより受信される。
【0024】
本発明の代表的な方法の実施例において、前記方法はまた外部のコマンドとアドレスとを受信して前記制御信号を発生する段階を含み、前記制御信号のレベルは前記半導体メモリの動作モードを決定する。
本発明の代表的な方法の実施例において、ヒューズの状態は前記制御信号のレベルを決定する。
本発明の代表的な方法の実施例において、ボンディングパッドを通じたVccまたはグラウンドへの連結は前記制御信号のレベルを決定する。
本発明の代表的な方法の実施例において、前記増幅はシングル差動増幅器により遂行される。
【0025】
本発明の代表的な方法の実施例において、前記方法は少なくとも二つの差動出力信号の各々が実質的に同じ遅延時間を有するように、前記反転データストローブ信号、前記基準電圧、または前記データストローブ信号のうち何れかの1つ、または前記少なくとも二つの他の差動増幅信号のうち何れかの1つを補償する段階をさらに含む。
【0026】
本発明の代表的な方法の実施例において、前記補償段階は前記差動増幅信号を受信して前記差動増幅信号を遅延させる段階、及び前記制御信号のレベルによって前記少なくとも二つの差動出力信号のうち何れかの1つとして前記差動増幅信号または前記遅延された差動増幅信号を出力する段階を含む。
本発明の代表的な方法の実施例において、前記補償は前記反転データストローブ信号、前記基準電圧、または前記データストローブ信号のうち何れか1つに適用されるダミーロードで遂行される。
本発明の代表的な方法の実施例において、前記増幅は少なくとも二つの差動増幅器により遂行される。
【0027】
本発明の代表的な方法の実施例いおいて、前記少なくとも二つの差動増幅器の中、第1差動増幅器の利得が前記少なくとも二つの差動増幅器の中、第2差動増幅器の利得と実質的に違うので、少なくとも二つの差動出力信号の各々が実質的に同じ遅延時間を有する。
本発明の代表的な方法の実施例において、前記少なくとも二つの差動増幅器の中、第1差動増幅器の利得は前記少なくとも二つの差動増幅器の中、第2差動増幅器の利得と実質的に同一である。
【0028】
本発明の代表的な方法の実施例において、前記方法は少なくとも二つの差動出力信号の各々が実質的に同じ遅延時間を有するように、前記反転データストローブ信号、前記基準電圧、または前記データストローブ信号のうち何れか1つ、または前記少なくとも二つの他の差動増幅信号のうち何れか1つを補償する段階をさらに含む。
本発明の代表的な方法の実施例において、前記補償段階は前記差動増幅信号を受信する段階、前記差動増幅信号を遅延させる段階、及び前記制御信号のレベルによって前記少なくとも二つの差動出力信号のうち何れか1つとして前記差動増幅信号または前記遅延された差動増幅信号を出力する段階を含む。
【0029】
本発明の代表的な方法の実施例において、前記補償は前記反転データストローブ信号、前記基準電圧、または前記データストローブ信号のうち何れか1つに適用されるダミーロードで遂行される。
本発明の代表的な方法の実施例において、前記方法はデータ信号と基準電圧を受信してデータ入力信号を出力する段階、前記制御信号を出力する段階、及び前記データ入力信号を受信し、前記出力データストローブ信号の立上りエッジに応答して前記データ入力信号の偶数データを第1ラッチに記入し、前記出力データストローブ信号の立下りエッジに応答して前記データ入力信号の奇数データを第2ラッチに記入する段階をさらに含む。
【0030】
本発明の代表的な方法の実施例において、前記第1ラッチは選択的に配列される複数のラッチと複数のスイッチとを含む。
本発明の代表的な方法の実施例において、前記複数のスイッチは前記差動出力信号の反転信号の立上り及び立下りエッジでトリガできるように配列される。
本発明の代表的な方法の実施例において、第1スイッチは前記出力信号の偶数データを受信し、前記出力信号の偶数データを前記複数のラッチの中、第1ラッチに伝える。
本発明の代表的な方法の実施例において、前記第2ラッチは選択的に配列される複数のラッチと複数のスイッチとを含む。
【0031】
本発明の代表的な方法実施例において、前記複数のスイッチは前記差動出力信号の反転信号の立上り及び立下りエッジでトリガできるように配列される。
本発明の代表的な方法の実施例で、第1スイッチは前記出力信号の奇数データを受信し、前記出力信号の奇数データを前記複数のラッチの中、第1ラッチに伝える。
本発明の代表的な方法の実施例において、前記データバッファはデータストローブバッファの代わりのまたはデータストローブバッファに追加されるデータ入力バッファである。
【0032】
本発明の代表的な方法の実施例において、前記方法はデータ信号と基準電圧を受信してデータ入力信号を出力する段階、前記制御信号を出力する段階、及び前記データ入力信号を受信し、前記出力データストローブ信号の立上りエッジに応答し、前記データ入力信号の偶数データを第1ラッチに記入し、前記出力データストローブ信号の立下りエッジに応答し、前記データ入力信号の奇数データを第2ラッチに記入する段階をさらに含む。
【0033】
【発明の実施の形態】
以下、添付した図面に基づき、本発明を詳細に説明する。
図2は、本発明の一実施例によるデータストローブ入力バッファのブロック図である。前記データストローブ入力バッファ13はマルチモードデータストローブ入力バッファ、例えば、SM/DMダブルユーズデータストローブ入力バッファである。制御信号CNT/CNTBに応答し、前記データストローブ入力バッファ13はデータストローブ信号DQSと基準電圧VREF、または前記データストローブ信号DQSと反転データストローブ信号DQSBとを差動的に増幅する。
【0034】
特に、前記データストローブ入力バッファ13は差動増幅回路21を含む。前記差動増幅回路21は1つまたはそれ以上のスイッチ211、212と、差動増幅器213とをさらに含む。代表的な実施例で、前記スイッチ211、212は伝送ゲートよりなる。
前記制御信号CNTが第1論理状態、例えば、“ハイ”論理レベルであれば、前記スイッチ211がターンオンされ、前記スイッチ212はターンオフされる。したがって、前記差動増幅器213が前記データストローブ信号DQSと前記基準電圧VREFを差動的に増幅し、前記差動的に増幅された信号DOが出力される。これは前記SMでの動作である。
【0035】
前記制御信号CNTが“ロー”論理レベルならば、例えば、前記反転制御信号CNTBが“ハイ”論理レベルならば、前記スイッチ212がターンオンされ、前記スイッチ211はターンオフされる。したがって、前記差動増幅器213は前記データストローブ信号DQSと前記反転データストローブ信号DQSBとを差動的に増幅し、前記差動的に増幅された信号DOが出力される。これは前記DMでの動作である。
【0036】
図3Aは、本発明の一実施例による前記スイッチ211、212のブロック図であり、前記スイッチ211、212の各々は伝送ゲートに実行される。図示されたように、各々の伝送ゲートは前記制御信号CNT及び前記反転制御信号CNTBと前記反転データストローブ信号DQSBまたは前記基準電圧VREFを受信する。図示されたように、本発明の代表的な実施例によれば、前記伝送ゲートは前記制御信号CNTと前記反転制御信号CNTBのパルスの立上りエッジによりトリガされる。図3Bは、インバータゲートにより遂行される前記制御信号CNTから前記反転制御信号CNTBへの変換を図示するブロック図である。
前述した本発明の代表的な実施例による前記データストローブ入力バッファ13はSDRAMのような半導体メモリ装置に含まれる。前記データストローブ入力バッファはまた前記制御信号CNTと前記反転制御信号CNTBとを提供する制御回路によって制御できる。
【0037】
図4は、本発明の代表的な実施例による制御回路のブロック図である。図4に図示されたように、前記制御回路はモードレジスタセット15で実行される。前記モードレジスタセット15は外部のアドレス信号ADD及び/またはコマンド信号を受信し、前記制御信号CNTと前記反転制御信号CNTBとを発生する。すなわち、本発明の代表的な実施例による前記半導体メモリ装置で、前記データストローブ入力バッファ13のいくつかのモード、例えば、前記SM及びDMモードのうち何れか一つが前記モードレジスタセット15を通じて外部的に容易に選択される。
【0038】
図5Aは、本発明のさらに他の代表的な実施例による他の制御回路のブロック図である。図5Aに図示されたように、前記制御回路は二つのPMOSトランジスタP3、P4、一つのNMOSトランジスタN6、及び二つのインバータ712、714だけでなく、ヒューズ710も含む。図5Bは、図5Aの回路についてのVCCHに関連した時間対電圧レベルのグラフを示す。
【0039】
図6は、本発明のさらに他の代表的な実施例による他の制御回路のブロック図である。図6に図示されたように、前記制御回路は複数のボンディングパッド1410a、1420a、1430aとインバータ1440aとを含む。VCCまたはグラウンドへの連結は前記制御信号CNTと前記反転制御信号CNTBとのレベルを決定する。
【0040】
図7は、本発明のさらに他の代表的な実施例によるデータストローブ入力バッファ13のブロック図である。図7の前記データストローブ入力バッファ13は図2の代表的な実施例のあらゆる要素を含むことができる。図7の前記データストローブ入力バッファ13はまた補償回路23とシングル差動増幅器21とを含むことができる。図7の代表的な実施例で、前記補償回路23はディレー231と1つまたはそれ以上のスイッチ232、233を含むことができる。代表的な実施例で、前記スイッチ232、233は伝送ゲートよりなる。
【0041】
前記制御信号CNTが第1論理状態、例えば、“ハイ”論理レベルならば、前記スイッチ211、232はターンオンされ、前記スイッチ212、233はターンオフされる。したがって、前記差動増幅器213は前記データストローブ信号DQSと前記基準電圧VREFを差動的に増幅し、前記差動増幅された信号DOが遅延なく差動出力信号DSとして出力される(SM動作)。前記制御信号CNTが“ロー”論理レベルならば、例えば、前記制御信号の反転信号CNTBが“ハイ”論理レベルならば、前記スイッチ212、233はターンオンされ、前記スイッチ211、232はターンオフされる。したがって、前記差動増幅器213は前記データストローブ信号DQSとその反転信号DQSBを差動的に増幅し、前記差動的に増幅された信号DOが前記ディレー231を通じて所定時間遅延されて前記出力信号DSとして出力される(DM動作)。
【0042】
前記所定時間は前記DMモードで前記データストローブ入力バッファ13の伝播遅延時間が前記SMモードでの前記伝播遅延と実質的に同一になるように設定される。すなわち、前記SMモードで前記差動増幅器213が前記データストローブ信号DQSと前記基準電圧VREFとを差動的に増幅する時の利得が、前記DMモードで前記差動増幅器213が前記データストローブ信号DQSとその反転信号DQSBとを差動的に増幅する時の利得より少ない。
【0043】
したがって、前記DMモードでの前記データストローブ入力バッファ13の前記伝播遅延時間は前記SMモードでの前記データストローブ入力バッファ13の前記伝播遅延時間より短い。それゆえに、本発明の他の代表的な実施例による前記データストローブ入力バッファ13で、前記DMモードで前記データストローブ入力バッファ13の前記伝播遅延時間が前記SMモードでの前記伝播遅延時間と実質的に同一になるように、前記DMモードで前記差動的に増幅された信号が前記ディレー231を通じて所定時間遅延される。したがって、前記SMモードでの前記セットアップ/ホールド時間は前記DMモードでの前記セットアップ/ホールド時間と実質的に同一であり、その結果、前記データセットアップ/ホールドマージンが改善される。
【0044】
図8は、本発明の代表的な実施例によるスイッチ232、233のブロック図であり、前記スイッチ232、233の各々は伝送ゲートで実行される。図示されたように、各々の伝送ゲートは前記差動増幅信号DO、前記制御信号CNT及び/または前記反転制御信号CNTBを受信し、前記差動出力信号DSを出力する。また図示されたように、本発明の代表的な実施例によれば、前記伝送ゲートは前記制御信号CNTと前記反転制御信号CNTBのパルスの立上りエッジによってトリガされる。
【0045】
図9は、本発明の1つまたはそれ以上の代表的な実施例によって生成される波形を示す。図9に図示されたように、前記差動出力信号DSは前記ディレー231の結果として前記SMモードと前記DMモードで実質的に同一時間に出力される。これは前記DMモードでの前記差動出力信号DSが前記SMモードでの前記差動出力信号DSに実質的に先立つ図1に図示された波形と対照される。前記SMモードと前記DMモードとで実質的に同一時間に前記差動出力信号DSを出力することは図1と比較する時、前記データセットアップ時間tDSと前記データホールド時間tDHとの均一性を改善する。
【0046】
図10は、本発明のさらに他の代表的な実施例によるデータストローブ入力バッファ13のブロック図である。図10の前記データストローブ入力バッファ13は図2の代表的な実施例のあらゆる要素を含むことができる。図10の前記データストローブ入力バッファ13はまた補償回路23とシングル差動増幅回路21とを含むことができる。図10の前記データストローブ入力バッファ13はまた補償回路23とシングル差動増幅回路21とを含むことができる。図10の代表的な実施例で、前記補償回路23はダミーロードキャパシタCdummyを含むことができる。特に、前記データストローブ信号DQSが入力されるラインのロードと同じロードを有するために、前記反転信号DQSBが入力されるラインに前記ダミーロードキャパシタCdummyが追加される。
【0047】
図11は、本発明のさらに他の代表的な実施例によるデータストローブ入力バッファ13aのブロック図である。図11を参照すれば、さらに他の代表的な実施例による前記データストローブ入力バッファ13aは第1差動増幅器31、第2差動増幅器32、及び1つまたはそれ以上のスイッチ33、34を含む。前記スイッチ33、34はスイッチ211、212、232、233について前述したように実行できる。
第1差動増幅器31は前記データストローブ信号DQSと前記基準電圧VREFを差動的に増幅する。前記第2差動増幅器32は前記データストローブ信号DQSと前記反転データストローブ信号DQSBとを差動的に増幅する。
【0048】
前記制御信号CNTが第1論理状態、例えば、“ハイ”論理レベルならば、前記スイッチ33がターンオンされ、前記スイッチ34はターンオフされる。その結果、前記第1差動増幅器31の前記出力信号は差動出力信号DSとして出力される(SMモード)。前記制御信号CNTが“ロー”論理レベルならば、例えば、前記制御信号の前記反転データストローブ信号CNTBが“ハイ”論理レベルならば、前記スイッチ33はターンオフされ、前記スイッチ34はターンオンされる。したがって、前記第2差動増幅器32の前記出力信号は前記差動出力信号DSとして出力される(DMモード)。
【0049】
この代表的な実施例において、前記第1差動増幅器31の有効利得が前記第2差動増幅器32の有効利得と実質的に違うように設定され、前記DMモードにおける前記データストローブ入力バッファ13aの前記伝播遅延時間が、前記SMモードにおける前記データストローブ入力バッファ13aの前記伝播遅延時間と実質的に同一になりうる。前記SMモードと前記DMモードとで実質的に同一時間に前記差動出力信号DSを出力することは前記データセットアップ時間tDSと前記データホールド時間tDHとの均一性を改善する。
【0050】
図12は、本発明のさらに他の代表的な実施例によるデータストローブ入力バッファ13aのブロック図である。図12の前記データストローブ入力バッファ13aは図11の代表的な実施例のあらゆる要素を含むことができる。図12の前記データストローブ入力バッファ13aはまた図7と関連して説明されたようなディレー231を含むことができる。前記第2差動増幅器32は前記データストローブ信号DQSとその反転信号DQSBを差動的に増幅し、前記差動的に増幅された信号は前記ディレー231を通じて所定時間遅延されて前記出力信号DSとして出力される(DM動作)。
【0051】
前記所定時間は、前記DMモードで前記データストローブ入力バッファ13aの伝播遅延時間が前記SMモードでの伝播遅延と実質的に同一になるように、設定される。すなわち、前記SMモードで前記第1差動増幅器31が前記データストローブ信号DQSと前記基準電圧VREFとを差動的に増幅するのにおける利得が、前記DMモードで前記第2差動増幅器32が前記データストローブ信号DQSとその反転信号DQSBとを差動的に増幅するのにおける利得より少ない。
【0052】
したがって、前記DMモードで前記データストローブ入力バッファ13aの伝播遅延時間は、前記SMモードで前記データストローブ入力バッファ13aの伝播遅延時間より短い。したがって、本発明の他の代表的な実施例によるデータストローブ入力バッファ13aにおいて、前記DMモードで前記データストローブ入力バッファ13aの伝播遅延時間が前記SMモードでの前記伝播遅延時間と実質的に同一になるように、前記差動的に増幅された信号が前記DMモードで前記ディレー231を通じて所定時間遅延される。したがって、前記SMモードでの前記セットアップ/ホールド時間が前記DMモードでの前記セットアップ/ホールド時間と実質的に同一であり、その結果、前記データセットアップ/ホールドマージンが改善される。
【0053】
図13は、本発明のさらに他の代表的な実施例によるデータストローブ入力バッファ13aのブロック図である。図13の前記データストローブ入力バッファ13aは図11の代表的な実施例のあらゆる要素を含むことができる。図13の前記データストローブ入力バッファ13aはまた、図10と関連して説明したようなダミーロードキャパシタCdummyを含むことができる。特に、前記データストローブ信号DQSが入力されるラインのロードと同じロードを有するために、前記反転信号DQSBが入力されるラインに前記ダミーロードキャパシタDdummyが追加される。その後、前記第2差動増幅器32は前記データストローブ信号DQSとその反転信号DQSBとを差動的に増幅する。したがって、前記SMモードでの前記セットアップ/ホールド時間は前記DMモードでの前記セットアップ/ホールド時間と実質的に同一であり、その結果、前記データセットアップ/ホールドマージンが改善される。
SDRAMのような半導体メモリ装置は、データストローブ入力バッファ、例えば、データ入力バッファとは違うバッファを含むことができる。
【0054】
図14は、本発明の代表的な実施例によるデータ入力バッファ11のブロック図である。前記データ入力バッファ11はマルチモードデータ入力バッファ、例えば、SM/DMダブルユーズデータ入力バッファである。制御信号CNT/CNTBに応答し、前記データ入力バッファ11は、データ信号DQと基準電圧VREF、または前記データ信号DQと反転データ信号DQBとを差動的に増幅する。
より具体的に、前記データ入力バッファ11は差動増幅回路21を含む。前記差動増幅回路21は、1つまたはそれ以上のスイッチ21、212と、差動増幅器213とをさらに含む。代表的な実施例で、前記スイッチ211、212は伝送ゲートよりなる。
【0055】
前記制御信号CNTが第1論理状態、例えば、“ハイ”論理レベルならば、前記スイッチ211がターンオンされ、前記スイッチ212はターンオフされる。したがって、前記差動増幅器213は前記データ信号DQと前記基準電圧VREFを差動的に増幅し、前記差動増幅信号DOが出力される。これは前記SMでの動作である。
前記制御信号CNTが“ロー”論理レベルならば、例えば、前記反転制御信号CNTBが“ハイ”論理レベルならば、前記スイッチ212がターンオンされ、前記スイッチ211はターンオフされる。したがって、前記差動増幅器213は前記データ信号DQと前記反転データ信号DQBとを差動的に増幅し、前記差動的に増幅された信号DOが出力される。これは前記DMでの動作である。
【0056】
前述した本発明の代表的な実施例による前記データ入力バッファ11は、SDRAMのような半導体メモリ装置に含まれる。前記データ入力バッファ11はまた、前記制御信号CNTと前記反転制御信号CNTBとを提供する制御回路によって制御できる。
前記データストローブ入力バッファ13、13aの多様で代表的な実施例、すなわち、図4、図5A及び図6の典型的な制御回路と関連して前述した各々の前記制御回路またデータ入力バッファに適用できる。
【0057】
例えば、前記データ入力バッファの前記制御回路は前記モードレジスタセット15に実行でき、ヒューズ710、二つのPMOSトランジスタP3、P4、一つのNMOSトランジスタN6、及び二つのインバータ712、714に実行され、または複数のボンディングパッド1410a、1420a、1430aとインバータ1440aで実行できる。
【0058】
図15は、本発明のさらに他の代表的な実施例によるデータ入力バッファ11のブロック図である。図15の前記データ入力バッファ11は図14の代表的な実施例のあらゆる要素を含むことができる。図15の前記データ入力バッファ11はまた、補償回路23とシングル差動増幅器213とを含むことができる。図15の代表的な実施例で、前記補償回路23はディレー231と、1つまたはそれ以上のスイッチ232、233とを含むことができる。代表的な実施例で、前記スイッチ232、233は伝送ゲートよりなる。
【0059】
前記制御信号CNTが第1論理状態、例えば、“ハイ”論理レベルならば、前記スイッチ211、232がターンオンされ、前記スイッチ212、233はターンオフされる。したがって、前記差動増幅器213は、前記データ信号DQと前記基準電圧VREFとを差動的に増幅し、前記差動増幅された信号DOがディレーなく差動出力信号DINとして出力される(SM動作)。前記制御信号CNTが“ロー”論理レベルならば、例えば、前記制御信号の反転信号CNTBが“ハイ”論理レベルならば、前記スイッチ212、233がターンオンされ、前記スイッチ211、232がターンオフされる。したがって、前記差動増幅器213は、前記データ信号DQとその反転信号DQBとを差動的に増幅し、前記差動的に増幅された信号DOが前記ディレー231を通じて所定時間遅延され、前記出力信号DINとして出力される(DM動作)。
【0060】
前記所定時間は前記DMモードでの前記データ入力バッファ11の前記伝播遅延時間が前記SMモードでの前記伝播遅延と実質的に同一になるように設定される。すなわち、前記SMモードで前記差動増幅器213が前記データ信号DQと前記基準電圧VREFとを差動的に増幅するのにおける利得が、前記DMモードで前記差動増幅器213が前記データ信号DQとその反転信号DQBを差動的に増幅するのにおける利得より少ない。
【0061】
したがって、前記DMモードで前記データ入力バッファ11の前記伝播遅延時間は、前記SMモードで前記データ入力バッファ11の前記伝播遅延時間より短い。それゆえに、本発明の他の代表的な実施例による前記データ入力バッファ11で、前記DMモードでの前記データ入力バッファ11の伝播遅延時間が前記SMモードでの前記伝播遅延時間と実質的に同一になるように、前記DMモードで前記差動的に増幅された信号が、前記ディレー231を通じて所定時間遅延される。したがって、前記SMモードでの前記セットアップ/ホールド時間が、前記DMモードでの前記セットアップ/ホールド時間と実質的に同一であり、その結果、前記データセットアップ/ホールドマージンが改善される。
【0062】
図16は、本発明のさらに他の代表的な実施例によるデータ入力バッファ11のブロック図である。図16の前記データ入力バッファ11は、図14の代表的な実施例のあらゆる要素を含むことができる。図16の前記データ入力バッファ11はまた、補償回路23とシングル差動増幅器21とを含むことができる。図16の代表的な実施例で、前記補償回路23はダミーロードキャパシタCdummyを含むことができる。特に、前記データ信号DQが入力されるラインのロードと同じロードを有するために、前記反転信号DQBが入力されるラインに前記ダミーロードキャパシタCdummyが追加される。
【0063】
図17は、本発明のさらに他の代表的な実施例によるデータ入力バッファ11aのブロック図である。図17を参照すれば、また、他の代表的な実施例による前記データ入力バッファ11aは、第1差動増幅器31、第2差動増幅器32、及び1つまたはそれ以上のスイッチ33、34を含む。前記スイッチ33、34は、スイッチ211、212、232、233と関連して前述したように実行できる。前記第1差動増幅器31は、前記データ信号DQと前記基準電圧VREFとを差動的に増幅する。前記第2差動増幅器32は、前記データ信号DQと前記反転データ信号DQBとを差動的に増幅する。
【0064】
前記制御信号CNTが第1論理状態、例えば、“ハイ”論理レベルならば、前記スイッチ33がターンオンされ、前記スイッチ34はターンオフされる。その結果、前記第1差動増幅器31の出力信号が前記差動出力信号DINとして出力される(SMモード)。前記制御信号CNTが“ロー”論理レベルならば、例えば、前記制御信号の反転データ信号CNTBが“ハイ”論理レベルならば、前記スイッチ33がターンオフされ、前記スイッチ34はターンオンされる。したがって、前記第2差動増幅器32の出力信号が前記差動出力信号DINとして出力される(DMモード)。
【0065】
この代表的な実施例で、前記第1差動増幅器31の有効利得は、前記第2差動増幅器32の有効利得と実質的に違うように設定され、前記DMモードで前記データ入力バッファ11aの伝播遅延時間は、前記SMモードで前記データ入力バッファ11aの伝播遅延時間と実質的に同一になりうる。前記SMモードと前記DMモードとで実質的に同一時間に前記差動出力信号DINを出力することは、前記データセットアップ時間tDSと前記データホールド時間tDHとの均一性を改善する。
【0066】
図18は、本発明のさらに他の代表的な実施例によるデータ入力バッファ11aのブロック図である。図18の前記データ入力バッファ11aは図14の代表的な実施例のあらゆる要素を含むことができる。図18の前記データ入力バッファ11aは、また図15と関連して説明したようなディレー231を含むことができる。前記第2差動増幅器32は前記データ信号DQとその反転信号DQBとを差動的に増幅し、前記差動的に増幅された信号は、前記ディレー231を通じて所定時間遅延され、前記出力信号DINとして出力される(DM動作)。
【0067】
前記所定時間は、前記DMモードで前記データ入力バッファ11aの前記伝播遅延時間が前記SMモードでの前記伝播遅延時間と実質的に同一になるように設定される。すなわち、前記SMモードで前記第1差動増幅器31が前記データ信号DQと前記基準電圧VREFとを差動的に増幅するのにおける利得が、前記DMモードで前記第2差動増幅器32が前記データ信号DQとその反転信号DQBとを差動的に増幅するのにおける利得より少ない。
【0068】
したがって、前記DMモードにおける前記データ入力バッファ11aの前記伝播遅延時間が、前記SMモードにおける前記データ入力バッファ11aの前記伝播遅延時間より短い。それゆえに、本発明の他の代表的な実施例による前記データ入力バッファ11aで、前記DMモードでの前記データ入力バッファ11aの前記伝播遅延時間が、前記SMモードでの前記伝播遅延時間と実質的に同一になるように、前記DMモードで前記差動的に増幅された信号が前記ディレー231を通じて所定時間遅延される。したがって、前記SMモードでの前記セットアップ/ホールド時間が、前記DMモードでの前記セットアップ/ホールド時間と実質的に同一であり、その結果、前記データセットアップ/ホールドマージンが改善される。
【0069】
図19は、本発明のさらに他の代表的な実施例によるデータ入力バッファ11aのブロック図である。図19の前記データ入力バッファ11aは、図14の代表的な実施例のあらゆる要素を含むことができる。
図19の前記データ入力バッファ11aはまた、図16と関連して説明したようなダミーロードキャパシタCdummyを含むことができる。特に、前記データストローブ信号DQが入力されるラインのロードと同じロードを有するために、前記反転信号DQBが入力されるラインに前記ダミーロードキャパシタCdummyが追加される。その後、前記第2差動増幅器32は、前記データ信号DQとその反転信号DQBとを差動的に増幅する。したがって、前記SMモードでの前記セットアップ/ホールド時間は、前記DMモードでの前記セットアップ/ホールド時間と実質的に同一であり、その結果、前記データセットアップ/ホールドマージンが改善される。
【0070】
図20は、本発明のさらに他の代表的な実施例による半導体メモリ装置1のブロック図である。前記半導体メモリ装置1は、前記データ入力バッファ11、11aと、データストローブ入力バッファ13、13aと、モードレジスタセットMRS15のような制御回路及びデータ記入回路17とを含むことができる。
前記データ入力バッファ11、11aは、データDQを受信してバッファリングする。前記データストローブ入力バッファ13、13aはSM/DMダブルユーズデータバッファのようなマルチモードバッファでありうる。前記モードレジスタセット15から出力される制御信号CNT/CNTBに応答し、前記データストローブ入力バッファ13は、データストローブ信号DQSと基準電圧VREF、または前記データストローブ信号DQSとその反転信号DQSBとを差動的に増幅する。前記モードレジスタセット15は、外部アドレス信号ADD及び/または外部コマンド信号を受信し、前記制御信号CNT/CNTBを発生する。
【0071】
すなわち、本発明の代表的な実施例による前記半導体メモリ装置1で、前記データストローブ入力バッファ13、13aの二つのモードである、前記SMやDMモードのうち何れか1つが前記モードレジスタセット15を通じて外部的に選択され、前記データストローブ入力バッファ13、13aが動作する。前記SMモードで前記データストローブ信号DQSと前記基準電圧VREFとが差動的に増幅されれば、前記データストローブ入力バッファ13は前記差動的に増幅された信号を遅延なく出力し、前記DMモードで前記データストローブ信号DQSとその反転信号DQSBとが差動的に増幅されれば、前記差動的に増幅された信号を所定時間遅延させた後、出力する。
【0072】
より具体的に、前記SMモードとDMモードとで実質的に一定のセットアップ/ホールド時間を維持するために、前記データストローブ入力バッファ13の入力端子から出力端子への前記伝播遅延時間は、前記SMモードとDMモードとで実質的に一定であるべきである。しかし、前記SMモードで前記データストローブ入力バッファ13に含まれる差動増幅器の利得は、前記DMモードでの利得と違う。すなわち、前記SMモードで前記差動増幅器が前記データストローブ信号DQSと前記基準電圧VREFとを差動的に増幅するのにおける利得が、前記DMモードで前記差動増幅器が前記データストローブ信号DQSとその反転信号DQSBとを差動的に増幅するのにおける利得より少ない。したがって、前記DMモードで前記データストローブ入力バッファ13の前記伝播遅延時間が、前記SMモードで前記データストローブ入力バッファ13の前記伝播遅延時間より短い。
【0073】
それゆえに、前述したように本発明の多様で代表的な実施例において、前記DMモードで前記データストローブ入力バッファ13の伝播遅延時間が、前記SMモードでの前記伝播遅延時間と実質的に同一になるように、前記差動的に増幅された信号が前記DMモードで所定時間遅延される。したがって、前記SMモードでの前記セットアップ/ホールド時間が、前記DMモードでの前記セットアップ/ホールド時間と実質的に同一となり、前記データのセットアップ/ホールドマージンが改善される。
【0074】
前述したように、前記データストローブ入力バッファ13は前記モードレジスタセット15によって制御される。前記モードレジスタセット15は前記半導体メモリ装置1の外部アドレス信号ADDによって設定でき、前記データストローブ入力バッファ13を制御する制御信号CNT/CNTBが発生できる。前記モードレジスタセット15の出力信号が第1論理状態ならば、前記データストローブ入力バッファ13は前記データストローブ信号DQSと基準電圧VREFとを差動的に増幅し、前記差動的に増幅された信号を遅延なく出力する。前記モードレジスタセット15の出力信号が第2論理状態ならば、前記データストローブ信号入力バッファ13は、前記データストローブ信号DQSとその反転信号DQSBとを差動的に増幅し、前記差動的に増幅された信号を所定時間遅延後、出力する。
【0075】
図20に図示されたように、前記データ記入回路17は前記データストローブ入力バッファ13の出力信号に応答し、前記データ入力バッファ11の出力信号DINをラッチする。前記データ記入回路17は第1ラッチ17aと第2ラッチ17bとを含むことができる。前記第1ラッチ17aは前記データストローブ入力バッファ13の出力信号DSの立上りエッジに応答し、前記データ入力バッファ11の出力信号DINの偶数データをラッチし、前記第2ラッチ17bは前記データストローブ入力バッファ13の出力信号の立下りエッジに応答し、前記データ入力バッファ11の出力信号DINの奇数データをラッチ一する。その結果、前記半導体装置1はDDR SDRAMとして動作する。図21は、前記半導体メモリ装置1のDDR動作の間、前記データストローブ信号DQSと前記データ信号DQの出力を示す。
【0076】
図22は、本発明の代表的な実施例による前記データ記入回路17のブロック図である。前記ラッチ回路は前記データストローブ入力バッファ13の出力信号DSの立上りエッジに応答し、前記データ入力バッファ11の出力信号DINの偶数データをラッチする第1ラッチ17aと、前記データストローブ入力バッファ13の出力信号DSの立下りエッジに応答し、前記データ入力バッファ11の出力信号DINの奇数データをラッチする第2ラッチ17bと、を含むことができる。
【0077】
前記第1ラッチ17aは、選択的に配列される複数のラッチ217aと複数のスイッチ229aとを含むことができる。それに加え、前記第1ラッチ17aの前記複数のスイッチ229aは、前記差動出力信号DSの反転信号の立上り及び立下りエッジでトリガできるように(DDR動作)配列される。前記第1スイッチ229aは、前記データ入力バッファ11の出力信号DINの偶数データを受信し、前記出力信号DINの偶数データを前記複数のラッチ217aの中、前記第1ラッチに伝達する。
【0078】
前記第2ラッチ17bは、選択的に配列される複数のラッチ217bと複数のスイッチ229bとを含むことができる。それに加え、前記第2ラッチ17bの前記複数のスイッチ229bは、前記差動出力信号DSの反転信号の立上り及び立下りエッジでトリガされるように(DDR動作)配列される。前記第1スイッチ229bは、前記データ入力バッファ11の出力信号DINの奇数データを受信し、前記出力信号DINの奇数データを前記複数のラッチ217bの中、第1ラッチに伝える。
【0079】
図23は、本発明のさらに他の代表的な実施例による半導体メモリ装置1のブロック図である。前記半導体メモリ装置1は、データ入力バッファ11、11a、データストローブ入力バッファ13、13a、モードレジスタセットMRS15のような制御回路、及びデータ記入回路17を含むことができる。図23に図示された代表的な実施例において、前記データ入力バッファ11、11aとデータストローブ入力バッファ13、13aとは、SM/DMダブルユーズデータバッファのようなマルチモードバッファであり、全て前記制御信号CNT/CNTBによって制御される。
本発明は代表的な実施例を参照の上、説明されているが、本発明の精神と範囲を逸脱しない限り、前記説明された実施例の変更が行われることは当業者には明白であろう。
【0080】
【発明の効果】
以上述べたように、本発明によれば、伝播遅延時間を制御するマルチモードデータバッファ及びその制御方法は、SMモードでのセットアップ/ホールド時間とDMモードでのセットアップ/ホールド時間とを実質的に同一にして、SM/DMデュアルユーズデータバッファのデータセットアップ/ホールドマージンを改善する長所がある。
【図面の簡単な説明】
【図1】従来技術によって生成される波形を示す図面である。
【図2】本発明の代表的な実施例によるデータストローブ入力バッファのブロック図である。
【図3】Aは本発明の代表的な実施例によるスイッチのブロック図であり、Bは本発明の代表的な実施例による制御信号CNTから反転制御信号CNTBへの変換を示すブロック図である。
【図4】本発明の代表的な実施例による制御回路のブロック図である。
【図5】Aは本発明のさらに他の代表的な実施例による制御回路のブロック図であり、Bは図5Aの代表的な回路に対するVCCHと関連した時間対電圧レベルを示すグラフである。
【図6】本発明のさらに他の代表的な実施例による他の制御回路のブロック図である。
【図7】本発明のさらに他の代表的な実施例によるデータストローブ入力バッファのブロック図である。
【図8】本発明の代表的な実施例によるスイッチのブロック図である。
【図9】本発明の1つまたはそれ以上の代表的な実施例によって生成される波形を示す図面である。
【図10】本発明のさらに他の代表的な実施例によるデータストローブ入力バッファのブロック図である。
【図11】本発明のさらに他の代表的な実施例によるデータストローブ入力バッファのブロック図である。
【図12】本発明のさらに他の代表的な実施例によるデータストローブ入力バッファのブロック図である。
【図13】本発明のさらに他の代表的な実施例によるデータストローブ入力バッファのブロック図である。
【図14】本発明の代表的な実施例によるデータ入力バッファのブロック図である。
【図15】本発明のさらに他の代表的な実施例によるデータ入力バッファのブロック図である。
【図16】本発明のさらに他の代表的な実施例によるデータ入力バッファのブロック図である。
【図17】本発明のさらに他の代表的な実施例によるデータ入力バッファのブロック図である。
【図18】本発明のさらに他の代表的な実施例によるデータ入力バッファのブロック図である。
【図19】本発明のさらに他の代表的な実施例によるデータ入力バッファのブロック図である。
【図20】本発明の代表的な実施例による半導体メモリ装置のブロック図である。
【図21】本発明の代表的な実施例による半導体メモリ装置によるDDR動作の間のデータストローブ信号DQSとデータ信号DQの出力を示す図面である。
【図22】本発明の代表的な実施例によるラッチ回路のブロック図である。
【図23】本発明のさらに他の代表的な実施例による半導体メモリ装置のブロック図である。
【符号の説明】
13 データストローブ入力バッファ
21 シングル自動増幅器
211、212 スイッチ
213 差動増幅器
DO 差動増幅信号
DQS データストローブ信号
DQSB 反転信号
VREF 基準電圧
CNT 制御信号
CNTB 反転制御信号
Claims (7)
- 制御信号のレベルによって反転データ信号または基準電圧を各々通過させる少なくとも二つのスイッチと、データ信号と前記反転データ信号または前記基準電圧とを受信し、前記制御信号に応答して差動的に増幅されたデータ入力信号を出力する差動増幅器とを含むデータ入力バッファと、
前記制御信号のレベルによって反転データストローブ信号または基準電圧を通過させる少なくとも二つのスイッチと、データストローブ信号と前記反転データストローブ信号または前記基準電圧とを受信し、前記制御信号に応答して差動的に増幅されたデータストローブ信号を出力する差動増幅器と、を含むデータストローブ入力バッファと、を具備し、
前記差動的に増幅されたデータ入力信号は、前記制御信号に応答して二つの伝送パスを通じ、少なくとも二つのデータ入力信号として出力端子に伝送され、
前記差動的に増幅されたデータストローブ信号は、前記制御信号に応答して二つの伝送パスを通じ、少なくとも二つのデータストローブ信号として出力端子に伝送され、
前記制御信号を前記データ入力バッファと前記データストローブ入力バッファに出力する制御回路と、
前記データ入力バッファより前記データ入力信号を受信し、前記データストローブ信号の立上りエッジに応答し、第1ラッチに前記データ入力信号の偶数データをラッチし、前記データストローブ信号の立下りエッジに応答して第2ラッチに前記データ入力信号の奇数データをラッチするデータラッチ回路と、を具備することを特徴とするDDR型半導体メモリ装置。 - 前記第1ラッチは、選択的に配列される複数のラッチと複数のスイッチとを含む、ことを特徴とする請求項1に記載のDDR型半導体メモリ装置。
- 前記複数のスイッチは、前記データストローブ信号の反転信号の立上り及び立下りエッジでトリガされるように配列される、ことを特徴とする請求項2に記載のDDR型半導体メモリ装置。
- 第1スイッチは、前記データ入力バッファの出力信号の偶数データを受信し、前記出力信号の偶数データを前記複数のラッチの中、第1ラッチに伝える、ことを特徴とする請求項3に記載のDDR型半導体メモリ装置。
- 前記第2ラッチは、選択的に配列される複数のラッチと複数のスイッチとを含む、ことを特徴とする請求項1に記載のDDR型半導体メモリ装置。
- 前記複数のスイッチは、前記データストローブ信号の反転信号の立上り及び立下りエッジでトリガされるように配列される、ことを特徴とする請求項5に記載のDDR型半導体メモリ装置。
- 第1スイッチは、前記データ入力バッファの前記出力信号の奇数データを受信し、前記出力信号の奇数データを複数のラッチの中、第1ラッチに伝える、ことを特徴とする請求項6に記載のDDR型半導体メモリ装置。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US37966502P | 2002-05-10 | 2002-05-10 | |
US60/379665 | 2002-05-10 | ||
US10/278071 | 2002-10-23 | ||
US10/278,071 US6819602B2 (en) | 2002-05-10 | 2002-10-23 | Multimode data buffer and method for controlling propagation delay time |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003331580A JP2003331580A (ja) | 2003-11-21 |
JP4159402B2 true JP4159402B2 (ja) | 2008-10-01 |
Family
ID=29406479
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003130825A Expired - Fee Related JP4159402B2 (ja) | 2002-05-10 | 2003-05-08 | データストローブ入力バッファ、半導体メモリ装置、データ入力バッファ、および半導体メモリの伝播遅延時間制御方法 |
Country Status (7)
Country | Link |
---|---|
US (3) | US6819602B2 (ja) |
JP (1) | JP4159402B2 (ja) |
KR (1) | KR100524960B1 (ja) |
DE (1) | DE10322364B4 (ja) |
GB (1) | GB2391369B (ja) |
IT (1) | ITMI20030913A1 (ja) |
TW (1) | TWI222084B (ja) |
Families Citing this family (62)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4216415B2 (ja) * | 1999-08-31 | 2009-01-28 | 株式会社ルネサステクノロジ | 半導体装置 |
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-
2002
- 2002-10-23 US US10/278,071 patent/US6819602B2/en not_active Expired - Lifetime
-
2003
- 2003-04-22 KR KR10-2003-0025532A patent/KR100524960B1/ko active IP Right Grant
- 2003-04-24 GB GB0309349A patent/GB2391369B/en not_active Expired - Lifetime
- 2003-05-06 IT IT000913A patent/ITMI20030913A1/it unknown
- 2003-05-06 TW TW092112345A patent/TWI222084B/zh not_active IP Right Cessation
- 2003-05-08 JP JP2003130825A patent/JP4159402B2/ja not_active Expired - Fee Related
- 2003-05-08 DE DE10322364A patent/DE10322364B4/de not_active Expired - Lifetime
-
2004
- 2004-09-15 US US10/940,927 patent/US7602653B2/en not_active Expired - Lifetime
-
2007
- 2007-11-05 US US11/979,496 patent/US7515486B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20080106952A1 (en) | 2008-05-08 |
US6819602B2 (en) | 2004-11-16 |
TWI222084B (en) | 2004-10-11 |
KR20030087922A (ko) | 2003-11-15 |
KR100524960B1 (ko) | 2005-11-01 |
JP2003331580A (ja) | 2003-11-21 |
DE10322364A1 (de) | 2003-11-27 |
US7515486B2 (en) | 2009-04-07 |
GB2391369B (en) | 2004-08-11 |
TW200307953A (en) | 2003-12-16 |
US20050041451A1 (en) | 2005-02-24 |
US20030210575A1 (en) | 2003-11-13 |
GB2391369A (en) | 2004-02-04 |
ITMI20030913A1 (it) | 2003-11-11 |
DE10322364B4 (de) | 2008-09-25 |
US7602653B2 (en) | 2009-10-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050318 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070306 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070320 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070620 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070625 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070719 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080115 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080415 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080418 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080513 |
|
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