KR20000057969A - 반도체 장치 및 반도체 장치의 신호천이시간 조정방법 - Google Patents

반도체 장치 및 반도체 장치의 신호천이시간 조정방법 Download PDF

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Abstract

초단회로와 래치회로 사이에 배선 버스들을 구비하는 구조에 있어서, 공정상의 오차로 기인한 입력 셋업시간 및 입력 유지시간에 대한 악영향을 감소시킬 수 있는 반도체 장치가 개시된다. 반도체 장치 (100) 는 입력신호를 수신하는 입력회로 (010) 를 구비하는 신호 전달회로 (050), 입력회로 (010) 의 출력신호를 래치시키기 위한 래치회로 (012) 및 입력회로와 래치회로 사이에 직렬로 배열된 복수개의 버퍼회로 (3-n) 를 포함한다.

Description

반도체 장치 및 반도체 장치의 신호 천이시간 조정방법{SEMICONDUCTOR DEVICE AND METHOD FOR ADJUSTING SIGNAL TRANSITION TIME IN A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치의 입력 셋업시간 및 입력 유지시간과 관련한 장치 및 방법에 관한 것이다.
반도체 장치의 유형으로는 저장장치가 있다. 이러한 저장장치의 한 유형으로는 동기식 저장장치가 있다. 이 동기식 저장장치는 외부에서 인가되는 클록신호에 따라 동작하게 된다. 예를 들어, 그러한 클록신호는 메모리 컨트롤러로부터 인가되게 된다.
도 4 는 종래의 동기식 반도체 장치를 나타낸다. 특히, 도 4 에서는 동기식 DRAM 의 블록도를 나타낸다.
도 5 내지 도 8 은 동기식 DRAM 의 신호 파형도이다. 이 파형들은 DRAM 에서 수행되는 각종 동작들을 나타낸다. 세부적으로, 도 5 는 활성 명령의 인가를 나타내고, 도 6 은 프리차아지 명령의 인가를, 도 7 은 독출명령의 인가를, 도 8 은 기입명령의 인가를 나타낸다.
이하, 도 4 내지 도 8 을 참조하여 동기식 DRAM 의 일반적인 동작을 설명한다.
세부적으로, 도 4 및 도 5 에 따라 활성 명령을 설명한다. 도 5 는 클록신호, 명령신호, 어드레스 신호, 내부 클록신호, 활성 신호, 라인 어드레스 제어신호, 라인 선택신호 등의 파형들을 나타낸다. 클록신호의 파형은 동기식 DRAM 에 인가되는 동기 클록신호를 나타낸다. 명령신호의 파형은 동기식 DRAM 으로 인가되는 특정의 명령을 나타낸다. 어드레스 신호의 파형은 동기식 DRAM 으로 인가되는 특정의 어드레스 값을 나타낸다. 내부 클록신호의 파형은 동기식 DRAM 내부의 클록신호를 나타낸다. 활성 신호는 동기식 DRAM 내부의 활성신호를 나타낸다. 라인 선택신호 (LINE SELECT) 는 동기식 DRAM 내부의 라인 선택신호를 나타낸다.
활성 명령은 특정의 입력신호들을 소정의 값으로 하여 인가되게 된다. 예를 들어, "엑티브 로우" 칩 선택신호 ("active low" chip select : CS "bar" 또는 CSB) 를 L 레벨, 로우 어드레스 스트로브 신호 (row address strobe : RASB) 를 L 레벨, 칼럼 어드레스 스트로브 신호 (column address strobe : CASB) 를 H 레벨, 기입 허가신호 (Write Enable : WEB) 를 H 레벨로 하여 인가되게 된다.
도 5 와 관련하여 도 4 를 설명하면, 활성 명령이 입력 셋업시간과 입력 유지시간 사이의 시각 t0 에 인가되게 된다. 입력 셋업시간과 입력 유지시간은 클록 신호에 따라서 결정된다. 즉, 입력 셋업시간과 입력 유지시간은 클록신호의 L 레벨에서 H 레벨로의 천이(L-H)에 따라서 결정된다.
도 4 를 설명하면, 활성 명령이 단자그룹 (111) 에 인가되게 된다. 클록신호가 클록 입력단자 (136) 에 인가되게 된다. 인가된 활성 명령은 입력회로 (112) 를 경유하여 디코딩되게 된다. 디코딩된 결과는 래치회로 (113) 에 인가되게 된다. 래치회로 (113) 는 D 형 플립플롭을 구비한다.
입력단자 (136) 에서 수신된 클록신호는 입력회로 (137) 로 인가되게 된다. 입력회로 (137) 의 출력은 클록발생회로 (138) 로 인가되게 된다. 클록발생회로 (138) 는 입력 클록신호 (139) 를 생성시킨다. 입력 클록신호 (139) 는 래치회로 (113, 103 및 135), 기입 제어회로 (125) 및 독출 제어회로 (126) 로 인가되게 된다.
전술한 활성 명령이 래치회로 (113) 에서 입력 클록신호 (139) 에 의해 래치될 때, 라인 어드레스 제어회로 (118) 로 활성 명령신호 (114) 가 입력되게 된다. 라인 어드레스 제어회로 (118) 는 라인 어드레스 허가신호 (119) 를 출력하게 된다.
도 4 및 도 5 에서도 어드레스 신호파형으로 나타낸 라인 어드레스 (X) 가 어떻게 시각 t0 에서 입력 단자그룹 (101) 에 인가되는지를 나타낸다. 라인 어드레스 (X) 는 입력 셋업시간과 입력 유지시간 사이에서도 수신되게 된다. 전술한 바와 같이, 입력 셋업시간과 입력 유지시간은 클록신호 (본 예에서는 입력단자 (136) 에 인가된 클록신호) 에 따라 결정되게 된다. 이 라인 어드레스 (X) 는 입력회로 (102) 로 전송되어, 래치회로 (103) 에서 내부 클록신호 (139) 에 따라 래치되게 된다. 이 래치회로 (103) 는 예컨대 D 형 플립플롭 회로를 포함할 수도 있다.
래치된 어드레스 (X) 는 라인 어드레스 버퍼 (107) 로 전송되어 라인 디코더 (108) 로 인가되게 된다. 소정의 시간이 경과된 후, 라인 어드레스 제어회로 (118) 는 센스 증폭기 (123) 들을 활성화 하는데 사용되는 증폭 개시신호 (122) 를 활성화시킨다.
이하, 도 4 및 도 7 을 참조하여, 데이터 독출동작을 설명한다. 도 7 의 일부 파형은 도 5 와 동일하다. 또한, 도 7 은 독출명령, 입출력 (I/O) 라인 쌍 및 DQ 파형들을 포함한다. 독출명령의 파형은 동기식 DRAM 내부의 독출명령 신호에 대한 응답을 나타낸다. 입출력 (I/O) 라인 쌍 신호의 파형은 동기식 DRAM 내의 독출 데이터를 전송하는 입출력 (I/O) 라인 쌍 신호에 대한 응답을 나타낸다. DQ 신호의 파형은 동기식 DRAM 으로부터 독출 데이터를 제공하는 데이터 입출력 라인의 응답을 나타낸다.
독출명령을 인가하는 한 가지 유형은, CSB 및 CASB 를 L 레벨로, RASB 및 WEB 신호를 H 레벨로 하여 인가하는 것을 포함한다.
도 7 과 관련하여 도 4 를 설명하면, 독출명령과 어드레스 신호 Y1 이 입력 셋업시간과 입력 유지시간 사이의 시각 t0 에 인가되게 된다. 이 독출명령은 단자그룹 111 에 인가되며, 어드레스 (Y1) 는 단자그룹 101 에 입력되게 된다. 이 독출명령은 입력회로 (112) 에 의해 디코딩되고, 래치회로 (113) 에서 래치되게 된다.
독출명령은 내부 클록신호 (139) 에 의해 래치회로 (113) 에서 래치되게 된다. 그 후, 래치된 독출명령 신호 (117) 는 로우 어드레스 제어회로 (120) 에서 래치되고, 독출 제어회로 (126) 로 전송되게 된다. 독출명령 신호 (117) 를 수신하게 되면, 어드레스 제어회로 (120) 는 로우 어드레스 버퍼 (104) 에 입력되는 로우 어드레스 허가신호 (121) 를 출력하게 된다.
데이터 독출동작시에, 어드레스 (Y1) 는 입력회로 (102) 를 경유하여 래치회로 (103) 로 입력되게 된다. 어드레스 (Y1) 는 래치회로 (103) 에서 내부 클록신호 (139) 에 의해 래치되게 된다. 래치된 어드레스 (Y1) 는 로우 어드레스 버퍼 (104) 를 경유하여 로우 디코더 (105) 로 입력되게 된다. 로우 디코더 (105) 는 대응 로우 선택라인 (106) 을 선택하게 된다. 이러한 방법으로, 독출동작을 위한 메모리 셀 어레이 (110) 내의 대응 메모리 셀이 선택되게 된다.
그 후, 메모리 셀 어레이 (110) 로 부터 독출된 데이터는 센스 증폭기 (123) 에 의해 증폭되게 된다. 독출된 데이터는 증폭기 제어신호 (127) 에 따라서 데이터 증폭기 (130) 에 의해 증폭되게 된다. 증폭기 제어신호 (127) 는 내부 클록신호 (139) 의 천이에 따라 독출 제어회로 (126) 에서 생성된다. 내부 클록신호 (139) 의 천이는 시간 t0 에서의 클록신호 천이에 대응한다.
데이터 증폭기 (130) 의 출력 데이터는 출력 데이터 래치신호 (128) 에 의해 래치회로 (131) 에서 래치되게 된다. 래치회로 (131) 는 D 형 플립플롭을 포함한다. 데이터 래치신호 (128) 는 독출 제어회로 (126) 에서 생성되게 된다. 데이터 래치신호 (128) 는 t1 에서의 클록신호 천이에 대응하는 내부 클록신호 (139) 에 응답하여 활성화되게 된다.
래치된 독출 데이터는 출력 허가신호 (129) 에 따라 출력회로 (132) 를 경유하여 단자 133 에서 출력되게 된다. 출력 허가신호 (129) 는 독출 제어회로 (126) 에 의해 생성되게 된다.
도 7 는 버스트 독출동작의 특정예를 나타낸다. 즉, 버스트 단위길이가 4 인 버스트 독출동작을 나타낸다. 이 구성에서, "후속" 독출 비트는 각 사이클에서 현재의 독출 비트와 병행하여 처리되게 된다. 더 자세하게는, 제 2 비트 (Y2) 의 독출동작은 t1 에서 시작하여 t2 사이클까지 2 개의 클록사이클에서 발생하게 된다. 제 3 비트 (Y3) 의 독출동작은 t2 에서 시작하여 t3 사이클까지의 2 개의 클록 사이클에서 발생하게 된다. 제 4 비트 (Y4) 의 비트동작은 t3 에서 시작하여 t4 사이클까지의 2 개의 클록 사이클에서 발생하게 된다. 독출명령의 인가후 2 개의 사이클 경과후 데이터가 출력되므로, 도 7 의 독출동작의 예에서는 "CAS 레이턴시"가 "2" 라고 볼 수 있다.
이하, 도 4 및 도 8 을 참조하여 데이터 기입 동작을 설명한다. 도 8 은 도 5 의 파형과 대부분 동일하다. 그러나, 도 8 은 독출명령 대신 기입명령의 파형을 나타낸다. 기입명령의 파형은 동기식 DRAM 내부로 인가되는 기입명령의 파형을 나타낸다. 또한, DQ 파형은 동기식 DRAM 으로 입력되는 기입 데이터 신호를 나타낸다.
기입명령이 인가되는 한 가지 방법으로는 CSB, CASB, WEB 신호가 L 레벨을 갖고, RASB 신호가 H 레벨을 갖도록 하는 것이다.
이하, 도 8 과 관련하여 도 4 를 설명하면, 기입명령과 어드레스 (Y1) 이 입력 셋업시간과 입력 유지시간 사이의 시각 t0 에 인가되게 된다. 기입명령이 단자그룹 111 에 인가되고 어드레스 (Y1) 이 단자그룹 101 에 입력되게 된다. 기입명령 (WRITE) 이 입력회로 (112) 에 의해 디코딩되고, 래치회로 (113) 에서 래치되게 된다.
이 기입명령은 내부 클록신호 (139) 에 의해 래치회로 (113) 에서 래치되게 된다. 래치된 기입명령 신호 (116) 는 로우 어드레스 제어회로 (120) 에서 래치되고 독출 제어회로 (125) 로 전송되게 된다. 기입명령신호 (116) 가 인가되게 되면, 로우 어드레스 제어회로 (120) 는 로우 어드레스 버퍼 (104) 로 입력되는 로우 어드레스 허가신호 (121) 를 출력하게 된다.
데이터 독출동작에서와 마찬가지로, 기입 동작에서도 어드레스 (Y1) 이 입력회로 (102) 를 경유하여 래치회로 (103) 로 입력되어, 내부 클록신호 (139) 에 의해 래치되게 된다. 래치된 어드레스 (Y1) 는 로우 어드레스 버퍼 (104) 를 경유하여 로우 디코더 (105) 로 입력되게 된다. 로우 디코더 (105) 는 대응 로우 선택라인 (106) 을 선택하고, 기입 동작을 위한 메모리 셀 어레이 (110) 의 대응 메모리 셀을 선택하게 된다.
기입 동작은 단자 133 에서 기입 데이터 (DQ) 를 입력할 수도 있다. 이 기입 데이터 (DQ) 는 입력회로 (134) 를 경유하여 래치회로 (135) 에서 래치되게 된다. 래치회로 (135) 는 예컨대 D 형 플립플롭을 포함할 수 있다. 이 기입 데이터 (DQ) 는 시각 t0 에서의 클록입력에 대응하는 내부 클록신호 (139) 의 상승에지에서 래치되게 된다. 또한, 이 기입 데이터 (DQ) 는 내부 클록신호의 하강에지에서 래치회로 (135) 로부터 출력되게 된다. 또한, 이 기입 데이터 (DQ) 는 센스 증폭기 (123) 에 의해 선택된 메모리 셀로 기입되게 된다. 도 8 에서와 같이, 기입동작은 1 클록 사이클로 완료되게 된다.
이하, 도 4 및 도 6 과 관련하여 프리차아지 동작을 설명한다. 도 6 은 도 5 의 파형과 대부분 동일하다. 그러나, 도 6 는 독출명령 대신 프리차아지 명령을 나타낸다. 이 프리차아지 명령의 파형은 동기식 DRAM 내부의 명령 신호에 대한 응답을 나타낸다.
프리차아지 명령이 인가되는 한가지 방법으로는 CSB, RASB, WEB 신호가 L 레벨을 갖고, CASB 신호가 H 레벨을 갖도록 하는 것이다.
도 6 과 관련하여 도 4 를 설명하면, 이 프리차아지 명령이 입력 셋업시간과 입력 유지시간 사이인 시각 t0 에 인가되게 된다. 이 프리차아지 명령은 단자그룹 111 로 인가되어 입력회로 (112) 에 의해 디코딩되고, 래치회로 (113) 에서 래치되게 된다.
도 6 에 나타난 바와 같이, 시각 t0 에서, 클록신호는 L 레벨에서 H 레벨(L-H)로 천이한다. 클록신호는 단자 136 에 입력되게 된다. 클록신호는 입력회로 (137) 를 경유하여 내부클록 발생회로 (138) 로 인가되게 된다. 내부클록 발생회로 (138) 는 단자 136 에서 수신한 클록신호로부터 내부 클록신호 (139) 를 발생시킨다.
전술한 프리차아지 명령은 내부 클록신호 (139) 에 의해 래치회로 (113) 에서 래치되게 된다. 래치된 프리차아지 명령신호 (115) 는 라인 어드레스 제어회로 (118) 로 입력되게 된다. 이에 따라 라인 어드레스 허가신호 (119) 가 리셋되게 된다. 그 후, 라인 선택라인 (109) 과 증폭 개시신호 (122) 가 리셋되어, 동기식 DRAM 이 프리차아지 대기상태가 되게 된다.
각종 입력신호가 소정의 입력 셋업시간 및 입력 유지시간에 의해 어떻게 인가되는지 설명하였으므로, 이하 동기식 DRAM 의 셋업시간 및 유지시간에 대해 상술하기로 한다.
도 9 는 입력 셋업시간과 입력 유지시간을 설명하기 위한 신호 파형도를 나타낸다. 도 9 는 단자로 인가되는 클록신호를 나타내는 클록신호 파형 (CLOCK), 동기식 DRAM 으로 인가되는 입력값을 나타내는 입력 파형 (INPUT), 클록신호에 의해 생성되는 내부 클록신호를 나타내는 내부 클록신호 파형 (INTERNAL CLOCK), 동기식 DRAM 내 입력회로의 출력값의 응답을 나타내는 입력회로 출력파형 (INPUT CIRCUIT OUT) 들을 나타낸다.
도 9 에 나타난 바와 같이, 시각 t1 에서, 클록 신호 (CLOCK) 는 H 레벨이 된다. 입력신호 (INPUT) 는 t0 와 t2 사이에서 원하는 입력값을 갖는다. 전형적으로, 동기식 DRAM 은 입력신호 (INPUT) 가 클록신호의 천이 (L 에서 H 레벨) 전에 원하는 입력값을 가져야 하는 일정 기간의 시간을 나타내는 설계사양을 포함한다. 이 시간은 도 9 의 A (시각 t0 과 t1 사이) 에 나타내었으며, 입력 셋업시간이라 한다.
동기식 DRAM 은 클록신호의 천이후 입력신호가 원하는 입력값을 유지해야 하는 기간을 지정한 설계사양을 포함하게 된다. 이 기간은 도 9 의 B (t1 과 t2 사이) 에 나타내었으며, 입력 유지시간이라 한다.
내부 클록신호는 입력신호를 래치시키는데 사용되게 된다. 도 9 의 예에서, 내부 클록신호는 t5 에서 H 레벨로 천이한다.
입력회로는 입력신호로부터 입력회로 출력신호를 생성시킨다. 설계 또는 제조 공정상의 불규칙성으로 인해, 내부 클록신호와 입력회로 출력신호 사이의 시간관계는 클록신호와 입력신호 사이의 시간관계와 다를 수 있다. 특히, 출력신호 천이시간이 빠르거나 늦을 수 있다. 또한, 입력신호들이 다수의 단자에서 수신되어, 동일 개수의 다수의 입력회로 출력신호를 발생시킨다. 다수의 입력회로 출력신호 가운데, 다른 것들보다 천이가 빠르거나 느린것이 있을 수 있다. 천이가 가장 느린 입력회로 출력신호로 입력 셋업시간을 결정하게 된다. 가장 빠른 입력회로 출력신호로 입력 유지시간을 결정하게 된다.
즉, C 로 나타낸 내부신호의 셋업시간은 A 로 나타낸 외부신호의 셋업시간과 상이하다. 또한, D 로 나타낸 내부신호의 유지시간은 B 로 나타낸 외부신호의 유지시간과 상이하다. 이 차이를 보상하기 위해서는 실제 셋업타임이 A 또는 C 보다 커야 한다. 마찬가지로, 실제 유지시간은 B 또는 D 보다 커야 한다.
도 10 은 종례의 반도체 장치 (100) 의 특정예로서 신호 전달회로 (050) 를 나타낸 블럭도이다. 신호 전달회로 (050) 은 입력회로 (010) 와 래치회로 (012) 를 구비한다. 입력회로 (010) 는 초단회로 (011) 와 버퍼회로 (201) 를 구비한다.
도 11 은 초단회로 (도 10 의 011) 의 일례를 나타낸 개략도이다. 도 11 의 초단회로는 전류미러 회로를 포함한다. 좀 더 자세하게는, 초단회로는 P 채널 MOS 트랜지스터 (204) 를 구비한 능동 부하부와 N 채널 MOS 트랜지스터 (205 및 206) 를 구비한 차동 패어부를 포함한다.
도 12 는 래치회로 (도 10 의 012) 에 내장되는 D 형 플립플롭의 일례를 나타낸 개략도이다. 도 12 의 D 형 래치 플립플롭 회로는 상보형 클록 전달 게이트 (206/209 및 210/211) 및 래칭 인버터 (212/219) 를 포함한 제 1 래치단을 포함한다. 도 12 는 상보형 클록 전달 게이트 (214/215 및 216/217) 및 래칭 인버터 (218/220) 를 포함한 제 2 래치단을 나타낸다. 클록 인버터 (207) 는 상보형 클록신호를 발생하는데 사용되게 된다.
도 10 의 회로에 사용되는 회로구성을 설명하였으므로, 이하 도 10 의 회로의 동작을 설명하기로 한다. 입력신호 (DIN 으로 나타냄) 는 단자 060 (a) 에 입력되어 초단회로 (011) 로 입력된다. 초단회로 (011, (b)) 의 출력은 버퍼회로 (201) 의 입력으로 인가되게 된다. 버퍼회로 (201) 은 인가된 입력신호에 따라 배선 버스 (202, (c)) 를 구동시킨다.
배선 버스 (202) 로 전송된 신호는 내부 클록신호에 의해 래치회로 (012) 에서 래치되게 된다.
전술한 종래 기술의 구성은 다음과 동일한 단점이 있다.
특히, 도 11 의 초단회로 (011) 는 P 채널 트랜지스터 (204) 및 N 채널 트랜지스터 (205 및 206) 를 포함한다. 또한, 버퍼 (201) 는 P 채널 트랜지스터 및 N 채널 트랜지스터를 갖는 CMOS 인버터를 포함한다. 이 P 채널 및 N 채널 트랜지스터의 구성은 전형적으로 서로 균형을 이루도록 설계된다. 그러나, 반도체 장치의 제조공정상의 불규칙성으로 인하여 트랜지스터 성능에 있어서, 제어가 불가능한 오차를 초래하게 된다.
특히, 트랜지스터 문턱전압 (Vt) 과 전류 공급 용량 (Ion) 은 적정치와 다를 수 있다. 따라서, 초단회로 (011) 및 버퍼 (201) 는 신호가 P 채널 트랜지스터에 의해 구동되느냐 또는 N 채널 트랜지스터에 의해 구동되느냐에 따라 다른 신호 천이속도를 제공하게 된다.
도 13 의 신호 파형도는 도 10 의 신호 전달회로 (050) 의 각종 신호들을 나타낸다. 도 13 은 단자 060 (a) 의 입력신호를 나타낸 단자신호의 파형, 초단회로 (011, (b)) 의 출력을 나타낸 초단회로 출력신호의 파형 및 버퍼 (201, (c)) 의 출력을 나타낸 버퍼 출력 신호의 파형들을 포함한다.
도 13 에 도시된 각 신호응답에서, P 채널 MOS 트랜지스터는 문턱전압이 이상적인 값보다 높고, 전류 공급용량이 이상적인 값보다 낮은 값을 가질 수 있다. 또한, N 채널 MOS 트랜지스터는 원하는 문턱전압보다 낮고, 원하는 전류 공급용량보다 높은 값을 가질 수 있다.
신호 전달회로 (050) 에 입력된 신호 (DIN) 는 동일한 천이시간 (L-H 또는 H-L) 을 갖는 것으로 나타난다. 그러나, 나머지 신호들은 그렇지 아니하다. 특히, 초단회로 출력신호의 H-L 천이시간은 단자 신호에서 보다 빠른 반면, L-H 천이시간은 단자신호보다 더 늦다. 초단회로 출력신호의 두 천이의 중간점간의 차이의 측정치는 시간 측정치 "A" 로 주어진다.
초단 출력신호와 동일한 형태로, 버퍼 출력신호에 있어서 L-H 천이시간은 단자신호보다 더 느리고, H-L 천이시간은 더 빠르다. 버퍼 출력신호의 두 천이의 중간점간의 차이의 측정치는 "B" 로 주어진다.
초단회로 (011) 와 버퍼 (201) 가 동일 회로라면, 초단회로의 트랜지스터 응답의 오차는 버퍼에서의 오차를 상쇄 (offset) 시킬 수 있음이 알려져 있다. 특히, L-H 천이는 초단회로 (011) 내의 P 채널 장치로 인해 지연되는 반면, 버퍼 (201) 내의 N 채널 장치로 인한 H-L 천이로 인하여 동일한 천이의 속도는 빨라질 수 있다.
그러나, 도 10 을 참조하면, 초단회로 (011) 의 부하 용량이 주로 버퍼 (201) 의 게이트 용량이 됨을 알 수 있다. 버퍼 (201) 의 게이트 용량은 배선 버스 (202) 의 용량과 많이 다를 수 있다. 그 차이는 제조공정의 오차로 인해 더욱 증가되게 된다.
도 13 의 구성에서, 배선 버스 (302) 의 용량이 버퍼 (201) 의 게이트 용량보다 큼을 볼 수 있다. 즉, 버퍼 출력신호의 L-H 천이는 초단 출력신호의 것과 다르다. 이들 2 개의 천이 유형의 시간차를 전술한 바와 같이 "B" 로 나타내었다. 이 "B' 의 값은 제조공정의 불규칙성으로 인해 더 크거나 작은 값이 되게 된다.
이러한 방법으로, 도 10 ∼ 도 13 에서와 같이, 래치회로의 입력신호는 전술한 천이 시간의 오차를 가질 수 있다. 그 결과, L-H 천이의 오차를 조정하기 위하여, 소정의 셋업시간이 필요하다. 동일하게, H-L 천이의 오차를 조정하기 위하여, 소정의 유지시간이 필요하다. 이러한 조정으로 인해 셋업타임 및/또는 유지시간의 증가가 불가피하게 된다.
다른 종래의 기술, 일본 특개평 제 2-37636 호는 일단의 버퍼수단이 입력신호의 지연회로 수단으로 사용되는 메모리 회로를 개시하고 있다. 입력신호 데이터는 소정의 지연을 갖는 기입 제어신호에 따라 기입되게 된다.
또 다른 종래의 기술로, 일본 특개평 제 2-130020 호는 병렬로 배열된 복수의 버퍼를 구비한 지연회로를 개시하고 있다. 각 버퍼는 외부 신호에 의해 독립적으로 제어된다. 지연회로는 지연시간을 변경할 수 있도록 구성되어 있다.
상기 종례예들은 자체적으로 지연시간을 변경하도록 구성된다. 이들 종례예에서는 신호의 천이의 타이밍, 특히 동일 신호의 다른 천이와 관련한 타이밍을 조정하는 기술을 개시되어 있지 않다.
본 발명은 전술한 종래 기술들의 단점을 개선하고, 제조공정의 불규칙성이 트랜지스터 특성에 오차가 생기는 경우에도, 입력 셋업시간 및/또는 입력 유지시간을 증가시키지 않으면서 신호 천이시간을 조절할 수 있는 반도체 장치 및 그 방법을 제공하는 것을 목적으로 한다. 또한, 비교적 간단한 구성에 의해 그러한 장치 및 방법을 제공하는 것을 목적으로 한다.
전술한 목적은 신호 전달회로를 갖는 반도체 장치를 구비한 제 1 실시예에 의해 달성되게 된다. 신호 전달회로는 외부신호를 입력받는 입력회로 및 입력회로의 출력을 래치하는 래치회로를 포함한다. 다수의 버퍼회로는 입력회로 및 래치회로 사이에 직렬로 배열되게 된다.
본 발명의 신호 천이 조정수단에 따르면, 반도체 장치는 전술한 구성과 일반적인 구성은 동일하며, 버퍼 회로내의 트랜지스터들의 서로 다른 전류 구동능력을 오프셋시킴으로써 전달된 신호의 천이시간을 조정한다.
더 구체적인 실시예는, 외부신호를 입력받는 입력회로, 입력회로의 출력을 수신하는 버퍼회로, 제 1 버퍼회로의 출력을 수신하는 제 2 버퍼회로, 제 2 버퍼회로의 출력을 수신하는 래치회로를 포함한다. 또한, 1 개의 배선 버스가 입력회로에서 제 1 버퍼회로로 연결되며, 다른 배선 버스가 제 1 버퍼회로에서 제 2 버퍼회로로 연결되게 된다.
다른 구체적인 실시예로서, 외부신호를 입력받을 수 있는 입력회로를 구비한 신호 전달회로, 입력회로의 출력을 수신하는 제 1 버퍼회로, 제 1 버퍼회로의 출력을 수신하는 제 2 버퍼회로, 제 2 버퍼회로의 출력을 수신하는 제 3 버퍼회로, 제 3 버퍼회로의 출력을 수신하는 제 4 버퍼회로 및 제 4 버퍼회로의 출력을 수신하는 래치회로를 구비하게 된다. 또한, 배선 버스들에 의해, 입력회로가 제 1 버퍼회로에, 제 1 버퍼회로가 제 2 버퍼회로에, 제 2 버퍼회로가 제 3 버퍼회로에, 제 3 버퍼회로가 제 4 버퍼회로에 각기 접속되게 된다.
도 1 은 본 발명에 따른 반도체 장치의 실시예를 나타낸 블록도.
도 2 는 본 발명에 따른 반도체 장치의 다른 실시예를 나타낸 블록도.
도 3 은 본 발명의 실시예의 동작을 나타낸 파형도.
도 4 는 종래의 동기식 DRAM (Synchronous Dynamic Random Access Memory, 이하 SDRAM) 의 일례를 나타낸 블록도.
도 5 는 도 4 의 종래 기술의 동기식 DRAM 으로 인가되는 활성 명령신호를 나타낸 파형도.
도 6 은 도 4 의 종래 기술의 동기식 DRAM 으로 인가되는 프리차아지 (PRECHARGE) 명령신호를 나타낸 파형도.
도 7 은 도 4 의 종래 기술의 동기식 DRAM 으로 인가되는 독출명령신호를 나타낸 파형도.
도 8 은 도 4 의 종래 기술의 동기식 DRAM 으로 인가되는 기입명령신호를 나타낸 파형도.
도 9 는 반도체 장치의 입력 셋업시간과 입력 유지시간을 나타낸 타이밍도.
도 10 은 종래 기술의 입력회로와 래치회로의 구성을 나타낸 블록도.
도 11 은 종래 기술의 초단회로를 나타낸 블록도.
도 12 는 종래 기술의 D 형 플립플롭 래치를 나타낸 블록도.
도 13 은 종래 기술의 반도체 장치의 동작을 나타낸 파형도.
* 도면의 주요부분에 대한 부호의 설명 *
010 : 입력회로
012 : 래치회로
050 : 신호전달수단
100 : 반도체 장치
060 : 입력단자
2-1, 2-2, 2-3, 2-4 : 배선 버스
3-0 : 입력회로 버퍼수단
3-1, 3-2, .....3-n : 버퍼수단
이하, 본 발명에 따른 반도체 장치 및 신호 천이 조정수단의 실시예를 도면을 참조하여 상술하기로 한다.
도 1 은 본 발명에 따른 반도체 장치의 블록도를 나타낸다. 반도체 장치는 참조번호 100 으로 지정되었으며, 입력회로 (010) 및 래치회로 (012)를 구비한 신호 전달회로 (050)를 구비한다. 입력회로 (010) 는 외부 신호 (DIN) 를 수신한다. 래치회로 (012) 는 입력회로 (010) 의 출력값을 래치시킨다. 도 1 의 실시예는 입력회로 (010) 와 래치회로 (012) 사이에 직렬로 구성된 1 개 이상의 3-n 버퍼회로 (n 은 정수) 를 구비한다.
더 상세히 설명하면, 도 1 에서 제 1 버퍼회로 (3-1) 및 제 2 버퍼회로 (3-2) 는 입력회로와 래치회로 사이에 직렬로 배열된다. 단자 060 은 입력신호 (DIN)를 수신하게 된다. DIN 은 입력회로 (010) 의 입력이 된다. 입력회로 (010) 의 출력은 제 1 버퍼회로 (3-1) 로 인가되게 된다. 제 1 버퍼회로의 출력은 제 2 버퍼회로 (3-2) 의 입력으로 인가되게 된다. 제 2 버퍼회로의 출력은 래치회로 (012) 의 입력으로 인가되게 된다.
입력회로 (010) 는 배선 버스 (2-1) 에 의해 제 1 버퍼회로 (3-1) 에 접속되게 된다. 제 1 버퍼회로의 출력은 배선 버스 (2-2) 에 의해 제 2 버퍼회로에 접속되게 된다. 일 특정 구성예로는, 배선 버스 길이 (2-1) 가 다른 배선 버스 길이 (2-2) 와 동일하게 할 수도 있다. 또한, 제 2 버퍼회로 (3-2) 는 래치회로 (012) 에 인접하게 구성될 수 있다.
상기 실시예에 따른 반도체 장치에서, 입력회로 (010) 는 1 개 이상의 버퍼회로를 포함한다. 도 1 의 특정예에서 입력회로는 최종단에 버퍼회로 (3-0)를 포함한다.
바람직한 구성예로는, 버퍼회로 3-0 은 버퍼회로 3-1 의 트랜지스터와 동일한 크기의 트랜지스터를 포함한다.
다른 바람직한 구성예에서, 다수의 버퍼회로가 입력회로와 래치회로 사이에 배치된다. 입력회로 버퍼회로 (3-0) 의 트랜지스터는 입력회로와 래치회로 사이에 배치된 다수의 버퍼회로들 (3-1, 3-2,.. 3-(n-1)) 의 트랜지스터와 동일한 크기를 가질 수 있다.
입력회로와 래치회로 사이의 다수의 버퍼회로들과 함께 입력회로의 버퍼회로 (3-0) 는 P 채널 트랜지스터 및 N 채널 트랜지스터를 구비한 CMOS 구조를 포함한다.
다수의 버퍼회로들 (3-1, 3-2, ....., 3-(n-1)) 이 입력회로와 래치회로 사이에 위치하는 경우, 입력회로의 버퍼회로 (3-0) 를 포함한 다수의 버퍼회로의 수는 짝수개이다.
입력회로와 래치회로 사이에 다수의 버퍼회로를 구비한 구성에서, 입력회로와 버퍼회로 (3-1) 사이에 배선 버스 2-1 이 배치되게 된다. 이 배선 버스 길이는 다른 버퍼회로 사이에 설치된 다른 배선 길이들 (2-2, 2-3, ..... 2-n) 과 동일하게 하는 것이 바람직하다.
또한, 입력회로와 래치회로 사이에 배치된 다수의 버퍼회로를 구비하는 구성에서, 최종 버퍼회로 3-n 이 있을 수 있다. 최종 버퍼회로 3-n 은 래치회로 (012) 에 인접한다.
상기 실시예에 따른 반도체 장치가 래치회로 (012) 에 인접하는 버퍼회로 3-n 을 구비할 때, 입력회로 버퍼 3-0 의 게이트 용량과 최종 버퍼회로 3-n 의 게이트 용량은 동일한 값을 가질 수 있다.
제 1 실시예의 구조와 응용을 설명하였으므로, 도 2 를 참조하여 제 2 실시예를 설명한다.
도 2 의 제 2 실시예는 입력신호 DIN 을 수신하는 입력회로 010 를 구비하도록 나타내었다. 입력회로 (010) 의 출력은 제 1 버퍼회로 (3-1) 로 주어진다. 제 1 버퍼회로의 출력은 제 2 버퍼회로 (3-2) 의 입력으로 주어진다. 제 2 버퍼회로의 출력은 제 3 버퍼회로 (3-3) 의 입력으로 주어진다. 제 3 버퍼회로의 출력은 제 4 버퍼회로 (3-4) 로 주어진다. 제 4 버퍼회로의 출력은 래치회로 (012) 의 입력으로 주어진다.
도 2 는 다수의 배선 버스 길이 (2-1 내지 2-4) 들을 나타낸다. 배선 버스 2-1 는 입력회로 (010)를 제 1 버퍼회로 (3-1) 로 연결한다. 배선 버스 2-2 는 제 1 버퍼회로를 제 2 버퍼회로 (3-2) 로 연결한다. 배선 버스 2-3 은 제 2 버퍼회로를 제 3 버퍼회로 (3-3) 로 연결한다. 배선 버스 2-4 는 제 3 버퍼회로를 제 4 버퍼회로 (3-4) 로 연결한다. 하나의 특정 구성예에서, 배선 버스 길이 2-1 에서 2-4 는 서로 동일하게 된다.
도 2 의 두 번째 실시예 (100) 는 또한 래치회로 (012) 에 인접한 제 4 버퍼회로 (3-4) 를 위치시킨다.
하나의 특정 구성예에서, 입력회로 버퍼 (3-0), 제 1 버퍼회로 (3-1), 제 2 버퍼회로 (3-2) 및 제 3 버퍼회로 (3-3) 는 동일한 크기의 트랜지스터를 구비한다.
이하, 실시예의 각종 동작을 설명한다.
도 1 및 도 10 을 비교하면, 도 1 의 실시예는 도 10 의 종래 기술과 비교하여, 입력회로 (010) 와 래치회로 (012) 사이에 버퍼회로 3-1 및 3-2 가 배치된다는 점에서 차이가 있다.
동작시, 도 1 의 실시예는 단자 060 에서 입력신호 DIN 을 수신하게 된다. 단자 060 은 초단회로 (011) 의 입력으로 주어진다. 초단회로 (011) 의 출력은 입력회로 버퍼 (3-0) 를 경유하여 배선 버스 (2-1) 로 전달된다. 배선 버스 (2-1) 상의 신호는 버퍼회로 (3-1) 에 의해 배선 버스 (2-2) 상으로 전달된다. 그 후, 배선 버스 (2-2) 상의 신호는 버퍼회로 (3-2) 를 경유하여 래치회로 (012) 로 인가된다. 이 신호는 래치회로 (012) 에서 래치된다.
도 3 은, 도 1 의 실시예의 동작을 더욱 자세하게 나타낸 파형도이다. 도 3 은 단자 060 으로의 신호입력을 나타내는 단자 신호파형, 초단회로 (011) 의 출력을 나타내는 초단회로 출력신호 파형, 입력회로 버퍼 (3-0) 의 출력을 나타내는 버퍼 출력신호 파형 (3-0), 버퍼회로 (3-1) 의 출력을 나타내는 버퍼 출력신호 파형 (3-1), 버퍼회로 (3-2) 의 출력을 나타내는 버퍼 출력신호 파형 (3-2) 등을 나타낸다.
또한, 도 3 은 이상적인 특성을 갖지 않는 장치에 의해 제작된 반도체 장치의 회로응답을 나타낸 것이다. 즉, 이 반도체 장치는 이상적인 문턱 전압값 보다 높은 값을 갖고, 이상적인 전류 공급용량 보다 낮은 값은 갖는 P 채널 IGFET (Insulated Gate Field Effect Transistor) 를 내장한 CMOS 장치이다. 또한, 이 CMOS 장치는 이상적인 문턱전압 보다 낮고 이상적인 전류 공급용량 보다 높은 값을 갖는 N 채널 IGFET 를 포함한다.
도 3 에 도시한 바와 같이, 단자 060 에서 수신한 입력 신호 (DIN) 는 시각 t0 에서 천이된다. 천이의 주기는 L-H 천이 또는 H-L 천이와 기본적으로 동일하다. 이를 단자신호 파형으로 나타내었다.
초단회로 출력신호 파형에 나타난 바와 같이, 이상적이지 않은 트랜지스터의 특성 때문에, 초단회로 (011) 출력에서의 L-H 천이는 다소 더 지연되며, H-L 천이는 더 짧게 된다. 따라서, 2 개의 트랜지스터 사이의 응답에 있어서 차이가 존재하게 된다. 이 차이는 각 천이의 중간점 사이의 차이를 측정함으로써 표현될 수 있다. 이 측정치를 도 3 에서 "A" (t1 과 t2 사이) 로 나타내었다.
입력회로 버퍼 (3-0) 는 초단회로 (011) 와 동일한 응답을 제공한다. 특히, H-L 천이는 이상적인 경우보다 짧게 되는 반면, L-H 천이는 이상적인 경우보다 지연되었다.
종래의 기술에서 언급한 바와 같이, 초단회로 (011) 의 출력 부하단과 입력회로 버퍼 (3-0) 가 동일 회로라면, 천이시간의 차이는 서로 오프셋 되게 된다. 이 경우, 입력회로 버퍼의 출력에서의 천이는 기본적으로 동일한 시간에 중간점에 도달한다. 그러나, 전술한 바와 같이, 초단회로 (011) 의 부하 용량이 입력회로 버퍼 (3-0) 의 게이트 커퍼시턴스와 동일하게 된다. 또한, 입력회로 버퍼 (3-0) 의 부하 용량은 배선 버스 (2-1) 와 같을 수 있다. 배선 버스 (2-1) 의 용량은 입력회로 버퍼 (3-0) 의 게이트 용량보다 큰 값을 가질 수 있다.
따라서, 버퍼 (3-0) 출력신호에서 L-H 천이의 중간점 도달시기와 H-L 천이의 중간점 도달시기의 차이점이 존재한다. 이 차이점을 "B" (t3 에서 t4 사이) 로 나타내었다.
다음, 입력회로 버퍼 (3-0) 와 동일한 방법으로, 버퍼회로 3-1 가 배선 버스 (2-2) 를 구동시킨다. 즉, L-H 천이는 H-L 천이보다 더 느리다.
따라서, 버퍼 (3-1) 출력신호에서 L-H 천이가 중간점에 도달하는 시간과 H-L 천이가 중간점에 도달하는 시간사이에 차이가 존재한다. 이 차이를 "C" (t3 에서 t4 사이) 로 나타내었다.
입력회로 버퍼 (3-0) 와 버퍼회로 (3-1) 의 동작에 영향을 주는 동일한 트랜지스터 특성이 버퍼회로 3-2 에 영향을 줄 수 있다. 즉, L-H 천이는 느려지고, H-L 천이는 빨라질 수 있다.
그러나, 도 3 에 도시한 바와 같이, 초단회로 출력신호의 파형이 버퍼회로 (3-2) 에 의해 구동되는 시간까지, L-H 천이가 중간점에 도달하는 시간은 본질적으로 H-L 천이가 중간점에 도달하는 시간과 동일하다.
그러한 타이밍의 결과는 버퍼 및 부하 용량이 자기보상되도록 형성함으로써 얻을 수 있다. 즉, 입력회로 버퍼 (3-0) 및 제 1 버퍼회로 (3-1) 가 배선 버스 (2-1 및 2-2) 의 부하 용량을 구동시키는 한편, 초단회로 (011) 및 버퍼회로 (3-2) 가 게이트 용량을 구동시킨다. 입력회로 버퍼 (3-0) 및 제 1 버퍼회로 (3-1) 는 동일한 크기의 트랜지스터를 구비하게 된다. 또한, 전술한 바와 같이, 배선 버스 (2-1 및 2-2) 는 동일한 용량값을 가질 수 있다. 배선 버스 (2-1 및 2-2) 는 동일한 길이값을 가질 수 있다. 따라서, 입력회로 버퍼 (3-0) 에 의해 발생한 천이시간의 차이는 버퍼회로 (3-1) 에 의해 보상되게 된다.
동일한 방법으로, 초단회로 (011) 및 버퍼회로 (3-2) 는 동일한 크기의 트랜지스터를 포함할 수도 있다. 또한, 입력회로 버퍼 (3-0) 와 래치회로 (012) 의 게이트 용량은 동일할 수도 있다. 보조 트랜지스터를 부가하여 형성함으로써 동일한 게이트 용량을 제공할 수 있게 된다. 예를 들어, 래치회로 (012) 의 게이트 용량이 입력회로 버퍼의 게이트 용량보다 크다면, 더미 트랜지스터를 입력회로 버퍼에 추가할 수 있다. 보조 트랜지스터는 게이트에서 신호를 수신할 수 있으나, 다른 능동회로 소자를 소스 또는 드레인에 접속할 필요는 없다. 따라서, 초단회로 (011) 에 의해 발생한 천이시간의 차이는 버퍼회로 (3-2) 에 의해 보상되게 된다.
다른 방법으로 보면, 입력회로 버퍼 (3-0) 의 P 채널 장치는 동일한 H-L 천이에 비하여 지연된 L-H 천이를 제공한다. 그러나, 그러한 L-H 천이는 버퍼회로 (3-1) 에 의해 H-L 천이된다. 버퍼회로 (3-1) 의 N 채널 장치는 L-H 천이에 비하여 본질적으로 더 빠른 H-L 천이를 제공한다. 이 빠른 응답은 입력회로 버퍼 (3-0) 의 지연된 응답을 보상한다. 이러한 방법으로, 공정상의 불규칙성 등으로 인한 천이시간의 차이를 보상하는 짝수개의 버퍼수단이 제공되게 된다.
전술한 방법은 본질적으로 동일한 시간의 L-H 천이시간 및 H-L 천이시간을 갖는 반도체 장치 내부의 신호를 발생시킨다. 따라서, 입력 셋업시간과 입력 유지시간은 종래의 기술의 경우와 같이 장치의 비이상특성에 의해 악영향을 받지 않을 수 있다.
물론, 전술한 설명은 P 채널의 높은 문턱전압 (Vt) 및 낮은 전류 공급용량, 또한 N 채널의 낮은 문턱전압 (Vt) 및 높은 전류 공급용량을 발생시킬 수 있는 공정상의 비이상적인 특성을 가정하였다. 그러나, 반대의 비이상적인 특성의 경우에도 동일한 방식으로 보상되게 된다.
이하, 도 2 의 제 2 실시예의 동작을 설명한다.
도 2 의 실시예는 배선 버스가 2 개 이상의 길이를 갖는 배선으로 분리된 점에서 도 1 과 상이하다. 특히, 도 2 는 2 개의 배선 버스 대신 4 개의 길이를 갖는 배선 버스 (2-1, 2-2, 2-3 및 2-4) 를 도시하였다. 또한, 도 2 의 실시예는 4 개의 길이를 갖는 버퍼 (3-1, 3-2, 3-3 및 3-4) 를 구비한다.
도 2 의 구성에서, 신호 DIN 은 단자 060 에서 초단회로 (011) 로 입력되게 된다.
초단회로 (011) 의 출력은 입력회로 버퍼 (3-0) 에 의하여 배선 버스 (2-1) 로 전송되게 된다. 배선 버스 (2-1) 의 신호는 버퍼회로 (3-1) 에 의해 배선 버스 (2-2) 상으로 전송되게 된다. 배선 버스 (2-2) 의 신호는 버퍼회로 (3-2) 에 의해 배선 버스 (2-3) 상으로 전송되게 된다. 배선 버스 (2-3) 의 신호는 버퍼회로 (3-3) 에 의해 배선 버스 (2-4) 상으로 전송되게 된다. 배선 버스 (2-4) 의 신호는 버퍼회로 (3-4) 를 경유하여 래치회로 (012) 에서 래치되게 된다. 신호들은 내부 클록신호에 의해 래치회로 (012) 에서 래치되게 된다.
도 2 의 실시예에서, 입력회로 버퍼 (3-0) 및 버퍼회로 (3-1, 3-2 및 3-3) 는 동일한 크기의 장치를 가질 수 있다. 예를 들어, 버퍼들은 동일한 크기의 트랜지스터를 구비하게 된다. 또한, 배선 버스 (2-1, 2-2, 2-3 및 2-4) 들은 동일한 길이를 가질 수 있다. 또한, 입력회로 (010) 의 출력단은 버퍼회로 3-4 의 트랜지스터와 동일한 크기의 트랜지스터를 구비하게 된다. 입력회로 버퍼 (3-0) 의 게이트 용량 및 래치회로 (012) 의 게이트 용량은 동일하게 된다. 보조 트랜지스터가 동일한 용량값을 제공하기 위하여 사용되게 된다.
그러한 구성에서, 입력회로 버퍼 (3-0) 및 버퍼회로 (3-1 ∼ 3-3) 는 본질적으로 입력신호에 대하여 동일한 응답을 제공하게 된다. 또한, 초단회로 (011) 및 버퍼회로 (3-2) 는 본질적으로 입력신호에 대하여 동일한 응답을 제공하게 된다.
신호 천이시간의 오차는 전술한 것과 동일한 방법으로 보상되게 된다. 즉, 입력회로 버퍼 (3-0) 및 버퍼회로 (3-1 ∼ 3-3) 의 장치 특성치의 차이는 서로 상쇄되게 된다. 또한, 초단회로 (011) 의 장치특성의 차이값는 버퍼회로 (3-4) 의 동일한 차이값으로 상쇄 되게 된다.
그러므로, 도 1 의 제 1 실시예의 경우와 같이, 제 2 실시예는 회로장치의 비이상특성에도 불구하고, 외부 단자에서 래치회로와 동일한 내부 회로로 본질적으로 동일한 L-H 및 H-L 천이시간을 갖는 신호를 제공하게 된다.
본 발명은 본 발명에 따른 신호 천이시간의 조정방법을 포함한다. 전술한 방법은 입력단 및 출력단을 갖는 신호 전달수단을 제공하는 것을 포함한다. 입력회로는 외부신호를 수신하는 입력단에 위치하게 된다. 버퍼 및 출력 래치회로는 출력단에 위치하게 된다. 래치회로는 입력회로의 출력신호를 래치시킬 것이다.
또한 상기의 방법은 상기의 구성에 버퍼들을 제공하여 버퍼내의 트랜지스터의 전류 구동능력의 차이를 활용하여 신호 천이시간들을 조정하게 된다.
상기 방법의 특정예로서, 트랜지스터를 내장한 출력단을 구비한 입력회로를 제공하는 것을 포함하게 된다. 입력회로 및 래치회로 사이의 하나 또는 이상의 버퍼들은 입력회로의 출력단의 트랜지스터들과 동일한 크기의 트랜지스터를 갖도록 제공되게 된다.
상기 방법의 다른 특정예로서, 입력회로에 트랜지스터들을 구비하는 초단회로를 제공하는 것을 포함한다. 또한, 신호 전달수단의 출력 종단의 버퍼가 초단회로의 트랜지스터와 동일한 크기를 갖도록 제공되게 된다.
가급적이면, 전술한 신호 천이시간의 조정수단은 P 채널 트랜지스터 및 N 채널 트랜지스터를 구비한 CMOS 구조의 버퍼들을 제공하는 것을 포함한다.
또한, 가급적이면, 상기 방법은 초단회로 및 래치회로 사이에 짝수의 버퍼회로를 제공한다.
신호 천이시간의 조정방법은 버퍼단 사이에 특정 배선 버스 길이를 제공하는 것을 포함하게 된다. 특히, 입력회로와 입력회로에 직렬로 연결된 다수의 버퍼들 사이에 동일한 배선 버스 길이들이 제공되게 된다.
본 발명에 따른 방법의 다른 특정예로서, 각종 회로에 대하여 특정 입력 게이트 용량들을 제공하는 것을 포함하게 된다. 특히, 입력회로는 입력 게이트 용량을 갖는 입력회로 버퍼를 포함하게 된다. 래치회로는 또한 입력 게이트 용량을 포함하게 된다. 이러한 입력 게이트 용량들은 서로 동일하게 된다.
전술한 바와 같이, 본 발명에 따른 반도체 장치는 외부신호가 입력되는 입력회로, 입력회로의 출력을 수신하는 제 1 버퍼, 제 1 버퍼의 출력을 수신하는 제 2 버퍼, 제 2 버퍼의 출력을 수신하는 래치회로를 포함한다. 입력회로에서 제 1 버퍼로 배선 버스가 연결되게 된다. 제 2 버퍼에서 래치회로로 다른 배선 버스가 연결되게 된다.
전술한 바와 같이, 반도체 장치는 외부신호가 입력되는 입력회로, 입력회로의 출력을 수신하는 제 1 버퍼, 제 1 버퍼의 출력을 수신하는 제 2 버퍼, 제 2 버퍼의 출력을 수신하는 제 3 버퍼, 제 3 버퍼의 출력을 수신하는 제 4 버퍼 및 제 4 버퍼의 출력을 수신하는 래치회로들 포함한다.
앞서 요약한 각종 구성예에서, 래치회로에 입력되는 L-H 및 H-L 천이는 제조 공정상의 오차가 발생할지라도 본질적으로 동일한 천이시간을 제공하게 된다. 이러한 구성은 개선된 입력 셋업시간 및 입력 유지시간을 제공하게 된다.
당업자라면, 각종 MOS 트랜지스터가 설명되는 동안, 본 발명이 그러한 특정 실시예에 제한되는 것으로 파악되어서는 안된다는 것을 인식했을 것이다.
앞서 설명한 다양한 특정 실시예에서, 본 발명은 본 발명의 취지와 범위를 벗어나지 않으면서, 다양한 변경, 변화, 대체 등을 가져올 수 있음을 주지하여야한다. 따라서, 본 발명은 첨부된 청구항에 정의된 바에 의해서만 제한되도록 한다.

Claims (20)

  1. 외부 신호단자에 접속된 입력회로,
    상기 입력회로의 출력신호를 래치시키는 래치회로, 및
    상기 입력회로와 상기 래치회로 사이에 직렬로 배열된 복수의 버퍼회로를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 입력회로가 초단회로 및 적어도 하나 이상의 입력회로 버퍼를 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 입력회로 버퍼는 직렬로 배열된 상기 버퍼회로중 적어도 하나와 크기를 갖는 트랜지스터들을 구비하는 것을 특징으로 하는 상기의 반도체 장치.
  4. 제 2 항에 있어서,
    직렬로 배열된 버퍼회로들중 하나가 래치회로에 인접하며,
    상기 초단회로는 래치회로에 인접한 버퍼회로내의 트랜지스터와 동일한 크기를 갖는 출력 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제 2 항에 있어서,
    상기 입력회로 버퍼는 입력 게이트 용량을 가지며,
    직렬로 배열된 상기 버퍼회로는, 상기 입력회로 버퍼의 상기 게이트 용량과 동일한 입력 게이트 용량을 갖는 상기 래치회로에 인접한 버퍼회로를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    직렬로 배열된 상기 버퍼회로중 적어도 하나는, P 채널 트랜지스터 및 N 채널 트랜지스터로 구성되는 CMOS 구조를 갖는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    직렬로 배열된 상기 버퍼회로의 개수가 짝수인 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    직렬로 배열된 상기 버퍼회로중 하나는, 상기 입력회로에 인접하며,
    상기 입력회로와 상기 입력회로에 인접한 상기 버퍼회로 사이에 제 1 배선길이의 버스,
    직렬로 배열된 버퍼회로 사이에 제 2 배선 길이의 버스를 더 구비하며,
    제 1 배선길이의 버스와 제 2 배선길이의 버스는 동일한 길이를 갖는 것을 특징으로 하는 상기의 반도체 장치.
  9. 반도체 장치에서의 신호 천이시간을 조정하는 방법에 있어서,
    입력회로 및 래치회로 사이에 복수의 버퍼회로들을 직렬로 배열하는 단계 및 상기 입력회로에 수신된 신호의 천이시간을 상기 버퍼회로들내의 트랜지스터들의 전류 구동능력의 차를 이용하여 조정하는 단계로 구성되는 것을 특징으로 하는
    천이시간 조정방법.
  10. 제 9 항에 있어서,
    상기 입력회로의 초단과 상기 래치회로의 입력에 접속되는 버퍼에 동일한 크기의 트랜지스터를 제공하는 단계를 더 포함하는 것을 특징으로 하는 천이시간 조정방법.
  11. 제 9 항에 있어서,
    상기 입력회로의 출력단과 상기 버퍼회로들중 적어도 하나에 동일한 크기의 트랜지스터를 제공하는 단계를 더 포함하는 것을 특징으로 하는 천이시간 조정방법.
  12. 제 9 항에 있어서,
    P 채널 트랜지스터 및 N 채널 트랜지스터를 구비한 CMOS 구조를 갖는 버퍼들을 제공하는 단계를 더 포함하는 것을 특징으로 하는 천이시간 조정방법.
  13. 제 9 항에 있어서,
    초단회로 및 입력회로 버퍼를 갖는 입력회로를 제공하는 단계,
    상기 입력회로 버퍼 및 상기 래치회로 사이에 짝수의 버퍼회로를 제공하는 단계를 더 포함하는 것을 특징으로 하는 천이시간 조정방법.
  14. 제 13 항에 있어서,
    버퍼회로들 사이에 동일한 길이의 배선을 제공하는 단계를 더 포함하는 것을 특징으로 하는 천이시간 조정방법.
  15. 상기 입력회로 버퍼에 래치회로의 상기 입력 용량과 동일한 입력 용량을 제공하는 단계를 더 포함하는 것을 특징으로 하는 천이시간 조정방법.
  16. 입력단자,
    초단 출력단으로 입력신호를 전달하는 상기 입력단자에 접속된 초단회로,
    신호 수신회로, 및
    상기 초단회로와 상기 신호 수신회로 사이에 복수의 버퍼회로를 구비하고,
    각 버퍼회로는 다른 도전형 (conductivity type) 의 장치를 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 신호 수신회로는 래치회로를 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제 16 항에 있어서,
    상기 초단회로는 제 1 도전형의 장치와 제 2 도전형의 장치를 구비하며,
    상기 복수의 버퍼회로는, 초단회로내에 제 1 도전형의 장치와 동일한 크기인 제 1 도전형의 장치 및 초단회로내에 제 2 도전형의 장치와 동일한 크기인 제 2 도전 형의 장치를 구비하는 신호 수신회로에 접속된 최종 버퍼를 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제 18 항에 있어서,
    복수의 버퍼회로는 상기 초단 출력단에 접속되고, 입력회로 버퍼 입력용량을 갖는 입력회로 버퍼를 구비하고,
    상기 신호 수신장치는 상기 입력회로 버퍼 입력 용량과 동일한 신호 수신회로 입력 용량을 갖는 것을 특징으로 하는 반도체 장치.
  20. 제 16 항에 있어서,
    상기 버퍼 회로들은 동일한 용량을 갖는 배선들로 접속되는 것을 특징으로 하는 반도체 장치.
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