KR20020046826A - 고속 메모리 장치의 클럭 버퍼 회로 - Google Patents

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Abstract

고속 메모리 장치의 클럭 버퍼 회로가 개시된다. 본 발명에 따른 고속 메모리 장치의 클럭 버퍼 회로는, 정상 동작 모드에서 클럭 신호와 반전된 클럭 신호를 각각 제1, 제2입력 신호로 수신하고, 테스트 모드에서 클럭 신호와 소정의 기준 전압을 각각 제1, 제2입력 신호로 선택적으로 수신하며, 각 동작 모드에서 입력된 신호의 차를 증폭하는 차동 증폭기, 외부에서 인가되는 테스트 모드 진입 신호 및 소정의 내부 기준 전압에 응답하여, 정상 동작 모드 및 테스트 모드에서 입력 신호들을 선택하도록 제어하는 클럭 버퍼 제어부 및 차동 증폭기의 출력 신호를 입력하여 내부 클럭 신호를 구동하는 내부 클럭 구동기를 구비하는 것을 특징으로 한다.
본 발명에 따르면, DDR SDRAM과 같은 고속 메모리 장치의 테스트 모드 시에 전원 전압이 변화하더라도 차동 증폭기의 출력 전압의 스윙 폭을 충분히 크게 유지함으로써 내부 클럭 구동기가 오동작하지 않고 안정적인 클럭 버퍼링 동작을 수행할 수 있다는 효과가 있다.

Description

고속 메모리 장치의 클럭 버퍼 회로{Clock buffer circuit in high speed memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 고속 메모리 장치의 클럭 버퍼 회로에 관한 것이다.
일반적으로, 디램(Dynamic Random Memory Access:이하, DRAM이라 함)과 같은 반도체 메모리 장치는 데이타를 저장하기 위한 다수의 메모리 셀을 포함하는 메모리 어레이로 구성된다. 특히, 디램 중에서도 동기식 디램(Synchronous DRAM :이하, SDRAM이라 함)은 외부에서 인가되는 외부 클럭 신호에 동기되어 데이타의 독출(READ) 및 기입(WRITE) 동작이 수행된다. 이로 인해, SDRAM은 외부 클럭 신호에 동기되는 내부 클럭 신호를 생성하기 위한 클럭 버퍼 회로를 필요로 한다. 이러한 SDRAM 중에서도 특히, 더블 데이타 레이트(Double Data Rate:이하, DDR) SDRAM은 데이타 독출과 기입 동작이 클럭의 반주기마다 한 번씩 이루어진다. 즉, DDR SDRAM은 클럭의 듀티(DUTY) 비율(RATIO)이 외부 잡음에 둔감하도록 클럭 신호 및 상기 클럭 신호와 반대 위상을 갖는 반전된 클럭 신호가 한 쌍으로 입력되는 차동 증폭기를 사용한다. 이 때, 클럭 버퍼에 의해 발생되는 내부 클럭 신호가 구동해야 하는 부하의 용량이 매우 크기 때문에 DDR SDRAM의 주파수 특성 향상에 방해 요소가 될 수 있다.
도 1은 종래의 DDR SDRAM의 클럭 버퍼 회로를 설명하기 위한 회로도로서, 차동 증폭기(15)와 내부 클럭 구동기(10)로 구성된다.
도 1의 차동 증폭기(15)는 외부 클럭 신호(CLK)와, 반전된 클럭 신호 (CLKB)를 차동 입력하여 그 차를 증폭하고, 증폭된 결과를 제1노드(N1)를 통하여 출력한다. 내부 클럭 구동기(10)는 차동 증폭기(15)의 출력을 증폭하여 내부 클럭 신호(Int_CLK)를 구동한다.
도 1에 도시된 바와 같이, 클럭 버퍼 회로는 한 쌍으로 입력되는 CLK와, CLKB를 빠르게 감지하기 위해, 차동 증폭기(15)를 사용한다. 그러나, 차동 증폭기(15)의 출력은 완전한 CMOS 레벨이 아니고 구동력에도 어느 정도의 한계가 있다. 따라서, 반도체 메모리 칩 내부의 큰 부하 용량에 대해 빠르게 응답하기 위해, 구동력이 큰 내부 클럭 구동기(10)가 구현된다. 그러나, 구동력이 너무 큰 구동기(10)를 구현하고자 하면 내부 클럭 신호(Int_CLK)는 빠른 속도로 천이하지만,구동기의 면적이 증가됨으로 인해 게이트 커패시턴스가 증가될 수 있다. 이로 인해, 구동기 자체의 동작 속도는 떨어지게 된다. 따라서, 근래에 생산되는 DDR SDRAM은 내부 클럭 구동기(10)를 정적(STATIC) 형태가 아닌 동적(DYNAMIC) 형태로 구현되는 경우가 많다.
또한, 전술한 바와 같이 차동 증폭기(15)를 사용하는 클럭 버퍼 회로는 칩 내부의 잠재적 결함을 검출하기 위한 번-인(burn-in) 테스트와 같은 테스트를 수행한다. 이와 같은 테스트 모드에서는 클럭 신호가 차동으로 입력되지 않고, 반전된 클럭 신호(CLKB) 입력 단자에 기준 전압이 인가되어야 한다. 메모리 외부 인터페이스 표준이 변경되면서, 상기 기준 전압은 전원 전압이 변화함에 따라서 변하게 된다. 즉, SDRAM에서 사용하던 메모리 외부 인터페이스 표준인 LVTTL (Low-Voltage Transistor-transistor-Logic)가 DDR SDRAM의 SSTL(Stub-series- Transistor-Transistor-Logic)이라는 새로운 표준으로 변경된다. 여기에서, LVTTL의 입력 신호 레벨은 일정한 전압으로 정해져 있는 반면, SSTL에서는 전원 전압(VDD)의 1/2인 기준 전압을 기준으로 소정 편차 예를 들어, ±0.31V의 전압 만큼의 입력 레벨이 결정된다.
그러나, 번 인 테스트 모드에서는 전원 전압(VDD)이 일반적으로 5V정도의 높은 레벨이고, 기준 전압이 1/2VDD가 되기 때문에, 차동 증폭기(15)에서 출력되는 전압의 스윙(swing)폭이 작아진다. 즉, 이러한 스윙 폭이 줄어줄게 됨에 따라 동적 특성을 갖는 내부 클럭 구동기(10)가 오동작을 하는 경우가 발생될 수 있다는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 테스트 모드 시에 전원 전압의 변화에 관계없이 안정적으로 동작할 수 있는 고속 메모리 장치의 클럭 버퍼 회로를 제공하는데 있다.
도 1은 종래의 고속 메모리 장치의 클럭 버퍼 회로를 설명하기 위한 회로도이다.
도 2는 본 발명의 실시예에 따른 고속 메모리 장치의 클럭 버퍼 회로를 설명하기 위한 회로도이다.
상기 과제를 이루기위해, 본 발명에 따른 고속 메모리 장치의 클럭 버퍼 회로는, 정상 동작 모드에서 클럭 신호와 반전된 클럭 신호를 각각 제1, 제2입력 신호로 수신하고, 테스트 모드에서 클럭 신호와 소정의 기준 전압을 각각 제1, 제2입력 신호로 선택적으로 수신하며, 각 동작 모드에서 입력된 신호의 차를 증폭하는 차동 증폭기, 외부에서 인가되는 테스트 모드 진입 신호 및 소정의 내부 기준 전압에 응답하여, 정상 동작 모드 및 테스트 모드에서 입력 신호들을 선택하도록 제어하는 클럭 버퍼 제어부 및 차동 증폭기의 출력 신호를 입력하여 내부 클럭 신호를 구동하는 내부 클럭 구동기로 구성되는 것이 바람직하다.
이하, 본 발명에 따른 고속 메모리 장치의 클럭 버퍼 회로에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 2는 본 발명의 실시예에 따른 고속 메모리 장치의 클럭 버퍼 회로를 나타내는 회로도이다. 도 2를 참조하면, 클럭 버퍼 회로는 차동 증폭기(27), 클럭 버퍼 제어부(25) 및 내부 클럭 구동기(20)를 포함한다.
차동 증폭기(27)는 정상 동작 모드에서 클럭 신호(CLK)와 반전된 클럭 신호(CLKB)를 각각 제1, 제2입력 신호로 수신하고, 테스트 모드에서는 클럭신호(CLK)와 소정의 기준 전압(REF)을 각각 제1, 제2입력 신호로 선택적으로 수신하며, 각 동작 모드에서 입력된 신호의 차를 증폭한다. 즉, 차동 증폭기(27)는 데이타 기입 및 독출과 같은 정상 동작 시에 CLK와 CLKB를 차동 증폭한 결과를 제1노드(N1)를 통하여 출력한다. 또한, 차동 증폭기(27)는 테스트 모드 시에 CLK와 REF을 차동 증폭하여 그 결과를 제1노드(N1)를 통하여 출력한다. 여기에서, 기준 전압(REF)은 전원 전압(VDD)의 변화에 관계없이 일정한 값을 갖는 신호로서 정의된다.
도 1을 참조하면, 차동 증폭기(27)는 PMOS트랜지스터들(MP21,MP22)과 NMOS 트랜지스터들(MN21,MN22,MN23)로 구성된다. 즉, PMOS트랜지스터들(MP21, MP22)은 게이트가 서로 연결되고, 그 소스가 전원 전압(VDD)과 연결된다. 또한, NMOS 트랜지스터(MN21)는 게이트가 클럭 신호(CLKB)와 연결되고, 드레인이 PMOS 트랜지스터들(MP21, MP22)의 게이트 및 MP21의 드레인과 연결되며, 소스는 접지 전위(VSS)와 연결된다. NMOS트랜지스터(MN22)는 게이트가 클럭 버퍼 제어부(25)의 NMOS트랜지스터(MN25)의 드레인과 연결되고, 드레인은 NMOS트랜지스터(MN21)의 드레인과 연결되며 소스는 접지 전위(VSS)와 연결된다. 또한, NMOS트랜지스터 (MN23)는 게이트가 클럭 신호(CLK)와 연결되고, 드레인이 제1노드(N1) 및 PMOS 트랜지스터(MP22)의 드레인과 연결된다. 즉, 도 2의 차동 증폭기(27)에서 PMOS 트랜지스터들(MP21,MP22)은 전원 전압(VDD)으로부터 입력 전압에 상응하는 소정의 전류를 흐르게 하는 역할을 한다. 또한, NMOS트랜지스터(MN21~MN23)는 각각 정상 동작 모드 및 테스트 모드에 따라서 선택적으로 입력 신호를 수신한다.
클럭 버퍼 제어부(25)는 외부에서 인가되는 테스트 모드 진입 신호(PDDR) 및 소정의 내부 기준 전압(VREF_Int)에 응답하여, 정상 동작 모드 및 테스트 모드에서 입력 신호들을 선택하도록 제어한다. 즉, 클럭 버퍼 제어부(25)는 외부에서 인가되는 테스트 모드 진입 신호(PDDR)에 응답하여 내부 기준 전압(VREF_Int)을 기준 전압(REF)으로서 차동 증폭기(27)에 인가한다. 내부 기준 전압(VREF_Int)은 메모리 장치 내부에서 자체적으로 발생된 신호로서, 전원 전압(VDD)과 관계없이 일정한 값 예를 들어, 1.1~1.2V 정도로 유지된다. 이러한 동작을 위해, 클럭 버퍼 제어부(25)는 인버터(22), 스위칭 소자인 전송 게이트(TG20) 및 NMOS트랜지스터 (MN25)로 구성된다.
구체적으로, 클럭 버퍼 제어부(25)의 인버터(22)는 테스트 모드 진입 신호(PDDR)를 반전시킨다. 즉, 테스트 모드 진입 신호(PDDR)와 반전된 테스트 모드 진입 신호는 각각 전송 게이트(TG20)의 전송 제어 신호로서 인가된다. 전송 게이트(TG20)는 테스트 모드 시에 상기 전송 제어 신호에 응답하여 내부 기준 전압(VREF_Int)을 기준 전압(REF)으로서 전달한다. NMOS트랜지스터(MN25)는 테스트 모드 진입 신호(PDDR)와 게이트가 연결되고, 드레인이 전송 게이트(TG20)의 출력 및 NMOS트랜지스터(MN22)의 게이트와 연결된다. 즉, NMOS트랜지스터(MN25)는 테스트 모드 진입 신호(PDDR)에 응답하여 온/오프되며, 정상 동작 시에 차동 증폭기(27)의 트랜지스터(MN22)의 게이트가 접지 전위(VSS)와 연결되도록 한다.
내부 클럭 구동기(20)는 제1노드(N1)를 통하여 출력되는 신호를 증폭하여 내부 클럭 신호(Int_CLK)를 구동한다.
도 2를 참조하여 본 발명에 따른 클럭 버퍼 회로의 동작에 관하여 구체적으로 설명된다. 우선, DDR SDRAM과 같은 고속 메모리 장치의 정상 동작 모드에서 테스트 모드 진입 신호(PDDR)는 제1레벨 예를 들어, 하이 레벨로 고정되는 것으로 가정될 수 있다. 이 때, 테스트 모드 진입 신호(PDDR)가 하이 레벨이면 클럭 버퍼 제어부(25)의 전송 게이트(TG20)는 턴온되지 않고 NMOS트랜지스터(MN25)가 턴온된다. 따라서, NMOS트랜지스터(MN25)의 드레인과 연결된 NMOS트랜지스터(MN22)의 게이트는 접지 전위(VSS)와 연결되어 MN25는 턴온되지 않는다. 이와 같이, 본 발명에서는 테스트 모드 진입 신호(PDDR)를 이용함으로써 정상 동작 모드에서 내부 기준 전압(VREF_Int)이 클럭 버퍼 회로의 동작에 영향을 미치지 않도록 한다. 이 때, 차동 증폭기(27)는 각각의 입력 단자를 통하여 클럭 신호(CLK)와 반전된 클럭 신호(CLKB)를 차동 입력하여 그 차를 증폭하고, 제1노드(N1)를 통하여 증폭된 결과를 출력한다. 예를 들어, 클럭 신호(CLK)가 하이 레벨이고 CLKB는 로우 레벨이면 NMOS 트랜지스터(MN23)에 흐르는 전류가 증가되고 제1노드(N1)의 전위는 트랜지스터(MN21)의 드레인 전위에 비해 상대적으로 낮아진다. 따라서, 로우 레벨의 전압이 내부 클럭 구동기(20)의 입력으로 인가되어 내부 클럭 신호(Int_CLK)를 구동한다. 또한, 클럭 신호(CLK)가 로우 레벨이고 CLKB가 하이 레벨이면, NMOS트랜지스터(MN21)를 통하여 흐르는 전류의 양이 증가된다. 따라서, MN21의 드레인 전위는 제1노드(N1)에 비해 상대적으로 낮아지고, 제1노드(N1)의 전위는 높아진다. 따라서, 하이 레벨의 전압은 내부 클럭 구동기(20)의 입력으로 인가되어 내부 클럭 신호(Int_CLK)를 구동한다.
또한, DDR SDRAM이 테스트 모드에 진입하면, 테스트 모드 진입 신호(PDDR)는 제2레벨 예를 들어, 로우 레벨로 설정된다. 따라서, 전송 게이트(TG20)가 턴온되어 내부 기준 전압(VREF_Int)이 차동 증폭기(27)의 NMOS트랜지스터(MN22)의 게이트에 기준 전압(REF)으로서 인가된다. 이 때, NMOS 트랜지스터(MN25)는 동작하지 않고 턴오프된 상태를 유지한다. 테스트 모드에서, 반전된 클럭 신호(CLKB)는 외부적으로 연결되지 않는 상태인 것으로 가정된다.
따라서, 차동 증폭기(27)는 NMOS트랜지스터들(MN22, MN23)을 통하여 각각 기준 전압(REF)과 클럭 신호(CLK)를 차동 입력하여 그 차를 증폭하고 증폭된 결과를 제1노드(N1)로 출력한다. 이 때, 기준 전압(REF)은 내부 기준 전압 (VREF_Int)에 의해 생성되므로, 높은 전원 전압(VDD)에서도 일정 전압으로 유지된다. 따라서, 차동 증폭기(27)의 출력 신호는 전원 전압의 변화에 관계없이 스윙 폭이 커지게 된다.
즉, 특정 테스트 예를 들어, 번인 테스트 조건에서는 전원 전압이 높아지면 클럭 신호(CLK)의 레벨이 커지기 때문에, 차동 증폭기(27)의 출력 전압을 크게 하려면 기준 전압(REF)의 크기를 낮은 전압으로 유지하면 된다. 따라서, 본 발명 에서는 전술한 바와 같이 테스트 모드 시에 칩 내부에서 생성되는 내부 기준 전압(VREF_Int)과 클럭 버퍼 제어부(25)를 이용하여 클럭 버퍼 회로를 제어할 수 있다. 또한, 클럭 버퍼 회로는 번인 테스트와 같은 고전압 테스트 모드에서 클럭 신호의 입력이 하이 레벨로 인식될 수 있는 전압 레벨이 그다지 높지 않게 설정되더라도 안정적으로 동작할 수 있다.
본 발명에 따르면, DDR SDRAM과 같은 고속 메모리 장치의 테스트 모드 시에 전원 전압이 변화하더라도 차동 증폭기의 출력 전압의 스윙 폭을 충분히 크게 유지함으로써 내부 클럭 구동기가 오동작하지 않고 안정적인 클럭 버퍼링 동작을 수행할 수 있다는 효과가 있다.

Claims (3)

  1. 정상 동작 모드에서 클럭 신호와 반전된 클럭 신호를 각각 제1, 제2입력 신호로 수신하고, 테스트 모드에서 상기 클럭 신호와 소정의 기준 전압을 각각 제1, 제2입력 신호로 선택적으로 수신하며, 상기 각 동작 모드에서 입력된 신호의 차를 증폭하는 차동 증폭기;
    외부에서 인가되는 테스트 모드 진입 신호 및 소정의 내부 기준 전압에 응답하여, 상기 정상 동작 모드 및 상기 테스트 모드에서 상기 입력 신호들을 선택하도록 제어하는 클럭 버퍼 제어부; 및
    상기 차동 증폭기의 출력 신호를 입력하여 내부 클럭 신호를 구동하는 내부 클럭 구동기를 구비하는 것을 특징으로 하는 클럭 버퍼 회로.
  2. 제1항에 있어서, 상기 클럭 버퍼 제어부는,
    상기 테스트 모드 진입 신호에 응답하여, 상기 내부 기준 전압을 상기 기준 전압으로서 전달하는 스위칭 수단; 및
    상기 테스트 모드 진입 신호와 게이트가 연결되고, 상기 기준 전압 및 상기 스위칭 수단의 출력과 드레인 또는 소스가 연결되는 트랜지스터를 구비하는 것을 특징으로 하는 클럭 버퍼 회로.
  3. 제2항에 있어서,
    상기 내부 기준 전압은 전원 전압의 변화와 관계없이 일정한 전압 레벨로 유지되는 것을 특징으로 하는 클럭 버퍼 회로.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6819602B2 (en) 2002-05-10 2004-11-16 Samsung Electronics Co., Ltd. Multimode data buffer and method for controlling propagation delay time
US7515486B2 (en) 2002-05-10 2009-04-07 Samsung Electronics Co., Ltd. Multimode data buffer and method for controlling propagation delay time
US7602653B2 (en) 2002-05-10 2009-10-13 Samsung Electronics Co., Ltd. Multimode data buffer and method for controlling propagation delay time

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