JPS6117288A - スタテイツク型記憶装置 - Google Patents
スタテイツク型記憶装置Info
- Publication number
- JPS6117288A JPS6117288A JP59137143A JP13714384A JPS6117288A JP S6117288 A JPS6117288 A JP S6117288A JP 59137143 A JP59137143 A JP 59137143A JP 13714384 A JP13714384 A JP 13714384A JP S6117288 A JPS6117288 A JP S6117288A
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- Japan
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- bit lines
- transistor
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- bit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本“発明は、アクセスタイムを高速化したスタティック
型記憶装置に係る。
型記憶装置に係る。
スタティック型半導体記憶装置は、ダイナミック型半導
体記憶装置に比べ、一般に消費電力が大きい反面、アク
セスタイムの高速化が可能である。
体記憶装置に比べ、一般に消費電力が大きい反面、アク
セスタイムの高速化が可能である。
このスタティック型半導体記憶装置の従来の回路構成の
一例を第１．第２図に示す。第１図において、１はワー
ド線、２はカラム選択信号線、３はビット線、４はコモ
ンデータ線、Ｍ１〜Ｍ４は負荷トランジスタ、Ｍ５〜Ｍ
８はカラム選択スイッチを表す。第２図には、メモリセ
ル回路の一例を示す。
一例を第１．第２図に示す。第１図において、１はワー
ド線、２はカラム選択信号線、３はビット線、４はコモ
ンデータ線、Ｍ１〜Ｍ４は負荷トランジスタ、Ｍ５〜Ｍ
８はカラム選択スイッチを表す。第２図には、メモリセ
ル回路の一例を示す。
第１図において、リード時にはまずアドレスデコーダ（
Ｘアドレス系）によシワード線の１本が選択され、低″
′Ｌ”レベルから高６Ｈ”レベルとなる。すると、ワー
ド線に接続されたメモリセルのトランスファートランジ
スタＭ９．ＭＩＯが活性化されメモリセルの内容がビッ
ト線に微小な電位差としてあられれる。その電位差は、
コモンデ−タ線４を通してセンスアンプへ入力され増幅
された後、出力される。アドレスが入力されてデータが
出力されるまでの時間がアドレスアクセスタイムである
が、電源電圧の変動などで、リードサイクル直前に、ど
ちらか一方のビット線電圧が通常よシ高い電圧にあると
アクセスタイムが大きく遅れる原因となる。例えば、電
源電圧が５．５Ｖで保持状態の時には、ビット線の電圧
は（ＶＤｂ−ｖｔｈ）さ４．５Ｖ程度となっているがこ
の状態からリード動作を続けて行ない、（ただし異なる
カラムをアクセスする。）しかも２回目のリード動作直
前に電源電圧が４．５Ｖに降下した場合には、奏従来の
回路では、′Ｈ″側のビット線電圧は、カラム選択スイ
ッチＭ５．Ｍ６が導通状態とならない限シ、電圧が降下
しない為ビット線電圧の交錯点が、通常よシｔｂだけ遅
れ、アクセスタイムが遅れるという欠点がちった。この
ときのビット線電圧変化の様子を第３図に示す。同図に
おいて点線で示したものは、電源電圧バンプのない通常
読み出しの場合のビット線電圧変化を表す。又実線すは
電源電圧変動時のビット線電圧変化を表わす。
Ｘアドレス系）によシワード線の１本が選択され、低″
′Ｌ”レベルから高６Ｈ”レベルとなる。すると、ワー
ド線に接続されたメモリセルのトランスファートランジ
スタＭ９．ＭＩＯが活性化されメモリセルの内容がビッ
ト線に微小な電位差としてあられれる。その電位差は、
コモンデ−タ線４を通してセンスアンプへ入力され増幅
された後、出力される。アドレスが入力されてデータが
出力されるまでの時間がアドレスアクセスタイムである
が、電源電圧の変動などで、リードサイクル直前に、ど
ちらか一方のビット線電圧が通常よシ高い電圧にあると
アクセスタイムが大きく遅れる原因となる。例えば、電
源電圧が５．５Ｖで保持状態の時には、ビット線の電圧
は（ＶＤｂ−ｖｔｈ）さ４．５Ｖ程度となっているがこ
の状態からリード動作を続けて行ない、（ただし異なる
カラムをアクセスする。）しかも２回目のリード動作直
前に電源電圧が４．５Ｖに降下した場合には、奏従来の
回路では、′Ｈ″側のビット線電圧は、カラム選択スイ
ッチＭ５．Ｍ６が導通状態とならない限シ、電圧が降下
しない為ビット線電圧の交錯点が、通常よシｔｂだけ遅
れ、アクセスタイムが遅れるという欠点がちった。この
ときのビット線電圧変化の様子を第３図に示す。同図に
おいて点線で示したものは、電源電圧バンプのない通常
読み出しの場合のビット線電圧変化を表す。又実線すは
電源電圧変動時のビット線電圧変化を表わす。
以上の問題を解決する回路として、ビット線間を９ＭＯ
８）ランジスタで短絡し、そのゲートに記憶装置内部で
発生させたクロックを接続して、リード時直前にのみそ
の９ＭＯ８）ランジスタをオン状態とし、ビット線間の
電位差を平衡することにより、アクセスタイムの遅れを
改善する回路が知られている。しかし、これによると、
アドレス信号や、Ｃ８信号などの外部信号の入力電圧レ
ベルの変化点を検出するなどして、内部でクロック信号
を発生する必要があシ、そのために結局アクセスタイム
が遅れるという欠点があった。
８）ランジスタで短絡し、そのゲートに記憶装置内部で
発生させたクロックを接続して、リード時直前にのみそ
の９ＭＯ８）ランジスタをオン状態とし、ビット線間の
電位差を平衡することにより、アクセスタイムの遅れを
改善する回路が知られている。しかし、これによると、
アドレス信号や、Ｃ８信号などの外部信号の入力電圧レ
ベルの変化点を検出するなどして、内部でクロック信号
を発生する必要があシ、そのために結局アクセスタイム
が遅れるという欠点があった。
本発明の目的は、スタティック型記憶装置のアクセスタ
イムをさらに高速化することにある。
イムをさらに高速化することにある。
本発明は上記目的を達成するためアドレスデユーダと、
センスアンプと、上記アドレスデユーダによシ選ばれる
ワード線と、上記ワード線と、上記メモリセルのデータ
内容を上記センスアンプへ転送するための２本一対のビ
ットデータ線からなるスタティック型半導体記憶装置に
おいて、一対となっている２本のビット線間をトランジ
スタを介して接続短絡し、そのトランジスタを常時、も
しくは書き込み動作を除く時間は常時、導通状態として
常にビット線間の電位差を小さく保っておくことによシ
、高速化を可能とするものである。
センスアンプと、上記アドレスデユーダによシ選ばれる
ワード線と、上記ワード線と、上記メモリセルのデータ
内容を上記センスアンプへ転送するための２本一対のビ
ットデータ線からなるスタティック型半導体記憶装置に
おいて、一対となっている２本のビット線間をトランジ
スタを介して接続短絡し、そのトランジスタを常時、も
しくは書き込み動作を除く時間は常時、導通状態として
常にビット線間の電位差を小さく保っておくことによシ
、高速化を可能とするものである。
以下本発明の一実施例を第４図を用いて説明する。ビッ
ト線間にｐ型ＭＯ８）ランジスタＭ１５を接続し、その
ゲートを外部からの入力信号であるチップセレクト信号
Ｃ８と書込み制御信号Ｒ／Ｗの論理積信号であるＷＥ倍
信号書き込み時に′Ｈ”レベルとなる。）によシ導通制
御して、書き込み時以外の時には９ＭＯ８）ランジスタ
Ｍ１５をオンとしてビット線間を接続しておく。これに
よシ、Ｈ＃側のビット線の電圧は、′Ｌ”側のビット線
に追従して電圧降下し、アクセスタイムの高速化を行う
ことができる。すなわち、従来の櫟にカラム選択スイッ
チがオフとなっていても、短絡りＭＯ８）ランジスタＭ
１５を通して電圧の高い方のビット線から低い方へ電流
が流れる為に、第５図に示す様に、電圧変動があっても
“Ｈ”側ビット線の電圧もそれにともなって変動するの
でアクセスタイムの高速化が′、可能となる。ただし、
書き込み時には、ビット線間を短絡する必要がないので
、短絡ｐＭＯ８）ランジスタＭ１５をＷＥ倍信号利用し
てしゃ断状態としてビット線間を切シ離す。
ト線間にｐ型ＭＯ８）ランジスタＭ１５を接続し、その
ゲートを外部からの入力信号であるチップセレクト信号
Ｃ８と書込み制御信号Ｒ／Ｗの論理積信号であるＷＥ倍
信号書き込み時に′Ｈ”レベルとなる。）によシ導通制
御して、書き込み時以外の時には９ＭＯ８）ランジスタ
Ｍ１５をオンとしてビット線間を接続しておく。これに
よシ、Ｈ＃側のビット線の電圧は、′Ｌ”側のビット線
に追従して電圧降下し、アクセスタイムの高速化を行う
ことができる。すなわち、従来の櫟にカラム選択スイッ
チがオフとなっていても、短絡りＭＯ８）ランジスタＭ
１５を通して電圧の高い方のビット線から低い方へ電流
が流れる為に、第５図に示す様に、電圧変動があっても
“Ｈ”側ビット線の電圧もそれにともなって変動するの
でアクセスタイムの高速化が′、可能となる。ただし、
書き込み時には、ビット線間を短絡する必要がないので
、短絡ｐＭＯ８）ランジスタＭ１５をＷＥ倍信号利用し
てしゃ断状態としてビット線間を切シ離す。
又、９ＭＯ８）ランジスタＭ１５により１ビツト線間を
接続すると、読み出し時のビット線間電位差が従来の回
路に比べて小さくなるが、回路定数の最適化を行うこと
によシ、センスアンプの駆動に十分な電位差を得ること
ができる。
接続すると、読み出し時のビット線間電位差が従来の回
路に比べて小さくなるが、回路定数の最適化を行うこと
によシ、センスアンプの駆動に十分な電位差を得ること
ができる。
本発明によれば、ライト時に、ＷＥ倍信号”Ｈ”となる
時間以外は通常短絡ｐＭＯ８）ランジスタＭ１５がオン
となっておシ、ビット線間の電位差を小さく保っておく
ことができるので、アクセスタイムの高速化が可能とな
る。
時間以外は通常短絡ｐＭＯ８）ランジスタＭ１５がオン
となっておシ、ビット線間の電位差を小さく保っておく
ことができるので、アクセスタイムの高速化が可能とな
る。
第１図は、記憶装置の構成図、第２図は、メモリセルの
回路図の例を示す図、第３図は、従来の記憶装置による
ビット線電圧の変化を示す図、第４図は、本発明による
記憶装置に使用されるメモリセルの回路図、第５図は、
本発明による記憶装置におけるビット線電圧の変化を示
す図である。 １・・・ワード線、２・・・カラム選択信号、３・・・
ビットＩ ｌ 図 ′ｆＪｚ 図
回路図の例を示す図、第３図は、従来の記憶装置による
ビット線電圧の変化を示す図、第４図は、本発明による
記憶装置に使用されるメモリセルの回路図、第５図は、
本発明による記憶装置におけるビット線電圧の変化を示
す図である。 １・・・ワード線、２・・・カラム選択信号、３・・・
ビットＩ ｌ 図 ′ｆＪｚ 図
Claims (1)
- 【特許請求の範囲】 １、アドレスデユーダと、センスアンプと、該アドレス
デユーダにより選ばれるワード線と、該ワード線に接続
されたメモリセルと、該メモリセルのデータ内容を該セ
ンスアンプへ転送する２本一対のビットデータ線からな
るスタティック型記憶装置において、上記一対となつて
いる２本のビット線をトランジスタを介して接続短絡し
、そのトランジスタを常時、もしくは書き込み動作時を
除き、導通状態としておくことを特徴としたスタティッ
ク型記憶装置。 ２、第１項記載の記憶装置において、上記２本のビット
線を接続するトランジスタを外部から与えられるチップ
セレクト、ライトイネーブル信号の論理積信号によつて
制御するように構成したことを特徴とするスタティック
型記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137143A JPS6117288A (ja) | 1984-07-04 | 1984-07-04 | スタテイツク型記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137143A JPS6117288A (ja) | 1984-07-04 | 1984-07-04 | スタテイツク型記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6117288A true JPS6117288A (ja) | 1986-01-25 |
Family
ID=15191819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137143A Pending JPS6117288A (ja) | 1984-07-04 | 1984-07-04 | スタテイツク型記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6117288A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990057414A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 저전압 구동 스태틱 램 |
| CN1074504C (zh) * | 1995-04-11 | 2001-11-07 | 株式会社日立制作所 | 车辆用发电机的控制系统及其控制方法 |
-
1984
- 1984-07-04 JP JP59137143A patent/JPS6117288A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1074504C (zh) * | 1995-04-11 | 2001-11-07 | 株式会社日立制作所 | 车辆用发电机的控制系统及其控制方法 |
| KR19990057414A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 저전압 구동 스태틱 램 |
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