KR20050062750A - 멀티모드 데이터 버퍼 및 그 제어 방법 - Google Patents

멀티모드 데이터 버퍼 및 그 제어 방법 Download PDF

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KR20050062750A
KR20050062750A KR1020030094423A KR20030094423A KR20050062750A KR 20050062750 A KR20050062750 A KR 20050062750A KR 1020030094423 A KR1020030094423 A KR 1020030094423A KR 20030094423 A KR20030094423 A KR 20030094423A KR 20050062750 A KR20050062750 A KR 20050062750A
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Abstract

싱글 엔디드 모드(SM)와 차동 모드(DM)와 같이 멀티 모드로 동작할 수 있는 데이터 스트로브 입력 버퍼 또는 데이터 입력 버퍼와 같은 데이터 버퍼 및 이에 대한 제어방법이 개시된다. 상기 모드는 상기 데이터 버퍼가 포함되는 반도체 메모리장치 내의 모드 레지스터 셋에 의해 제어될 수 있다. 상기 멀티모드 데이터 버퍼 및 그 제어 방법은 신호의 전파 지연 시간을 제어함으로써 SM 모드에서의 셋업/홀드 시간과 DM 모드에서의 셋업/홀드 시간을 실질적으로 동일하게 하여 SM/DM 겸용 데이터 버퍼의 데이터 셋업/홀드 마진을 개선할 수 있다.

Description

멀티모드 데이터 버퍼 및 그 제어 방법{Multimode data buffer and method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 멀티모드 데이터 버퍼 및 그 제어 방법에 관한 것이다.
시스템 성능을 개선하기 위해, 일반적으로 반도체 메모리 장치의 설계, 특히, 다이내믹 랜덤 엑세스 메모리들(DRAMs)의 설계에서는 보다 높은 집적도와 보다 빠른 동작 속도에 초점을 둔 고안들이 지속되고 있다. 즉, 보다 빠른 속도로 더 많은 데이터를 처리할 수 있는 DRAM들이 요구된다. 보다 빠른 속도의 동작을 위해, 시스템 클럭에 동기된 DRAM들이 개발되고 있다. DRAM들의 이 동기적 특징은 증가된 데이터 전송 속도를 가진다.
그러나, 동기식 DRAM에서 데이터 입/출력 동작은 시스템 클럭의 한 사이클내에 실행되어야 하기 때문에, 동기식 DRAM과 DRAM 컨트롤러 사이의 대역폭 증가에 제한이 있다. 즉, 단위 시간에 메모리 장치로부터 입/출력되는 데이터량이 제한된다. 따라서 데이터 전송 속도를 증가시키기 위해, 클럭의 라이징 에지(rising edge)와 폴링 에지(falling edge) 모두에 동기되어 데이터가 입/출력되는 듀얼 데이터 레이트(dual data rate:DDR) 동기식 DRAM들이 개발되고 있다.
일반적으로, DRAM이 메모리 컨트롤러로부터 데이터를 수신하거나 또는 상기 메모리 컨트롤러에 데이터를 보낼 때, DDR 동기식 DRAM은 데이터 스트로브 신호를 사용한다. 예를 들어, 데이터 수신 동작에서, 상기 DDR 동기식 DRAM은 상기 메모리 컨트롤러로부터 데이터 스트로브 신호와 함께 데이터를 수신한다. 또한, 데이터 출력 동작에서는, 상기 DDR 동기식 DRAM은 상기 메모리 컨트롤러에 데이터 스트로브 신호와 함께 데이터를 출력한다.
일반적으로 DDR 동기식 DRAM들과 같은 고속 반도체 메모리 장치에서는, 데이터 스트로브 신호를 기준 전압에 비교하는 싱글 엔디드 모드(single-ended mode: SM)-타입 입력 버퍼가 데이터 스트로브 입력 버퍼로서 사용된다. 그러나, SM-타입 데이터 스트로브 신호 입력 버퍼를 가지는 DDR 동기식 DRAM에서는, 데이터 스트로브 신호 또는 기준 전압에 노이즈가 포함되면 데이터 셋업/홀드 마진(margin)이 감소될 수 있다.
이러한 문제를 보상하기 위해, 기준 전압 대신에 상기 데이터 스트로브 신호의 반전 신호에 데이터 스트로브 신호를 비교하는 차동 모드(differential mode: DM)-타입 데이터 스트로브 신호 입력 버퍼가 소개되었다.
DM-타입 데이터 스트로브 신호 입력 버퍼에서는, 상기 두 신호들, 즉, 상기 데이터 스트로브 신호와 상기 데이터 스트로브 신호의 반전신호의 교차점에서 출력 신호가 결정되기 때문에, 노이즈 내성(noise immunity)이 개선된다.
또한, 최근에는 사용자들의 다양한 요구들을 만족시키기 위해, SM/DM 겸용 데이터 스트로브 신호 입력 버퍼, 즉 멀티모드 데이터 스트로브 신호 입력 버퍼가 개발되고 있다. 멀티모드 데이터 스트로브 신호 입력 버퍼에서, 입력 단자에서 출력 단자로의 전파 지연 시간은 상기 싱글 엔디드 모드(SM)와 상기 차동 모드(DM) 모두에서 실질적으로 동일해야 한다. 그러나, 멀티모드 데이터 스트로브 신호 입력 버퍼 내에 포함되는 차동 증폭기의 이득은 싱글 엔디드 모드(SM)와 차동 모드(DM)에서 서로 다르기 때문에, 상기 싱글 엔디드 모드에서의 전파 지연 시간은 상기 차동 모드에서의 전파 지연 시간과 달라진다.
결국 각 모드에서 상기 전파 지연 시간의 차이는 셋업(set-up)/홀드(hold) 타이밍의 차이를 유발시켜 데이터 셋업/홀드 마진이 감소될 수 있다.
도 1은 종래기술에 따른 멀티모드 데이터 스트로브 입력 버퍼의 블록도이다. 온/오프 제어신호(ON) 및 제어 신호(CNT/CNTB)에 응답하여, 데이터 스트로브 입력 버퍼(13)는 데이터 스트로브 신호(DQS)와 기준 전압(VREF), 또는 상기 데이터 스트로브 신호(DQS)와 반전 데이터 스트로브 신호(DQSB)를 차동적으로 증폭한다.
상기 데이터 스트로브 입력 버퍼(13)는 차동 증폭 회로(21) 및 반전 버퍼들(23,25)을 포함한다. 상기 차동 증폭 회로(21)는 스위치들(211, 212)과 차동 증폭기(213)를 포함한다. 상기 스위치들(211, 212)은 전송 게이트(transmission gate)들로 이루어진다.
상기 제어 신호(CNT)가 제1 논리 상태, 예를 들어, "하이" 논리 레벨이면, 상기 스위치(211)가 턴온되고 상기 스위치(212)는 턴 오프된다. 따라서, 상기 차동 증폭기(213)가 상기 데이터 스트로브 신호(DQS)와 상기 기준 전압(VREF)을 차동적으로 증폭하고, 이 차동적으로 증폭된 신호는 반전버퍼들(23,25)을 통해 신호(DO)로서 출력된다. 이것은 상기 싱글 엔디드 모드(SM)에서의 동작이다.
상기 제어 신호(CNT)가 "로우" 논리 레벨이면, 예를 들어, 상기 반전 제어 신호(CNTB)가 "하이" 논리 레벨이면, 상기 스위치(212)가 턴 온되고, 상기 스위치(211)는 턴 오프된다. 따라서, 상기 차동 증폭기(213)는 상기 데이터 스트로브 신호(DQS)와 상기 반전 데이터 스트로브 신호(DQSB)를 차동적으로 증폭하고, 이 차동적으로 증폭된 신호는 반전버퍼들(23,25)을 통해 신호(DO)로서 출력된다. 이것은 상기 차동 모드(DM)에서의 동작이다.
그런데 도 1에 도시된 바와 같은 멀티모드 데이터 스트로브 입력 버퍼는 다음과 같은 문제점들을 가지고 있다. 첫째, 상기 반전 데이터 스트로브 신호(DQSB)는 패드와 직접적으로 연결되어 있기 때문에 ESD(Electrical Static Discharge)를 방지하기 위해서는 상기 스위치들(211, 212)을 구성하는 전송 게이트들의 접합 폭(junction width)을 키워야 한다. 그런데 이러한 경우 패드를 통해 입력되는 DQSB 신호는 스위치(212)를 거치면서 전파 지연이 발생하며 이로 인해 상기 데이터 스트로브 입력 버퍼의 입력레벨 특성이 저하될 수 있으며 또한 잡음환경이나 제조공정에 따라 상기 전파 지연이 달라져서 셋업(set-up)/홀드(hold) 타임의 특성이 저하되어 데이터 셋업/홀드 마진이 감소될 수 있다.
둘째, 싱글 엔디드 모드(SM)와 차동 모드(DM)에서 입력 스윙(swing) 레벨이 다른 신호(VREF, DQSB)가 차동 증폭기(213)로 입력되기 때문에 차동 증폭기(213)의 이득은 싱글 엔디드 모드(SM)와 차동 모드(DM)에서 서로 다르며, 따라서 상기 싱글 엔디드 모드에서의 전파 지연 시간과 상기 차동 모드에서의 전파 지연 시간이 서로 달라진다. 그 결과 각 모드에서 상기 전파 지연 시간의 차이는 셋업(set-up)/홀드(hold) 타이밍의 차이를 유발시켜 데이터 셋업/홀드 마진이 감소될 수 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 전파 지연 시간을 제어하여 데이터 셋업/홀드 마진을 향상시킬 수 있는 멀티모드 데이터 버퍼를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 상기 멀티모드 데이터 버퍼에 대한 제어방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 멀티모드 데이터 버퍼는 SM 모드와 DM 모드로 각각 동작할 수 있는 데이터 스트로브 입력 버퍼 또는 데이터 입력 버퍼와 같은 멀티 모드로 동작하는 데이터 버퍼에 관한 것이다.
본 발명의 일면에 따른 데이터 스트로브 입력 버퍼는, 제어신호의 제1논리상태일 때 데이터 스트로브 신호와 기준 전압을 수신하고 이들을 차동 증폭하여 제1차동 증폭 신호를 출력하는 제1차동 증폭기; 상기 제어신호의 제2논리상태일 때 상기 데이터 스트로브 신호와 이의 반전 신호를 수신하고 이들을 차동 증폭하여 제2차동 증폭 신호를 출력하는 제2차동 증폭기; 상기 제어신호의 제1논리상태일 때 상기 제1차동 증폭기의 출력신호를 통과시키는 제1스위치; 상기 제어신호의 제2논리상태일 때 상기 제2차동 증폭기의 출력신호를 통과시키는 제2스위치; 및 상기 제1스위치의 출력신호 또는 상기 제2스위치의 출력신호를 반전 버퍼링하여 출력하는 반전 버퍼를 구비하는 것을 특징으로 한다.
바람직하기에는 상기 제어신호는 상기 데이터 스트로브 입력 버퍼가 포함되는 반도체 메모리장치 내의 모드 레지스터 셋에 의해 발생된다.
상기 본 발명의 일면에 따른 데이터 스트로브 입력 버퍼는, 상기 제1스위치의 출력신호와 상기 제2스위치의 출력신호가 실질적으로 동일한 지연시간을 갖도록, 상기 반전 데이터 스트로브 신호, 상기 기준 전압, 상기 데이터 스트로브 신호, 상기 제1차동 증폭기의 출력신호, 상기 제2차동 증폭기의 출력신호, 상기 제1스위치의 출력신호, 및 상기 제2스위치의 출력신호중 적어도 어느 하나의 신호를 지연 보상하는 지연 보상 회로를 더 구비할 수 있다.
본 발명의 일면에 따른 데이터 입력 버퍼는, 제어신호의 제1논리상태일 때 데이터 신호와 기준 전압을 수신하고 이들을 차동 증폭하여 제1차동 증폭 신호를 출력하는 제1차동 증폭기; 상기 제어신호의 제2논리상태일 때 상기 데이터 신호와 이의 반전 신호를 수신하고 이들을 차동 증폭하여 제2차동 증폭 신호를 출력하는 제2차동 증폭기; 상기 제어신호의 제1논리상태일 때 상기 제1차동 증폭기의 출력신호를 통과시키는 제1스위치; 상기 제어신호의 제2논리상태일 때 상기 제2차동 증폭기의 출력신호를 통과시키는 제2스위치; 및 상기 제1스위치의 출력신호 또는 상기 제2스위치의 출력신호를 반전 버퍼링하여 출력하는 반전 버퍼를 구비하는 것을 특징으로 한다.
바람직하기에는 상기 제어신호는 상기 데이터 입력 버퍼가 포함되는 반도체 메모리장치 내의 모드 레지스터 셋에 의해 발생된다.
상기 본 발명의 일면에 따른 데이터 입력 버퍼는, 상기 제1스위치의 출력신호와 상기 제2스위치의 출력신호가 실질적으로 동일한 지연시간을 갖도록, 상기 반전 데이터 신호, 상기 기준 전압, 상기 데이터 신호, 상기 제1차동 증폭기의 출력신호, 상기 제2차동 증폭기의 출력신호, 상기 제1스위치의 출력신호, 및 상기 제2스위치의 출력신호중 적어도 어느 하나의 신호를 지연 보상하는 지연 보상 회로를 더 구비할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 멀티모드 데이터 버퍼에 대한 제어방법은 SM 모드와 DM 모드로 각각 동작할 수 있는 데이터 스트로브 입력 버퍼 또는 데이터 입력 버퍼와 같은 멀티 모드로 동작하는 데이터 버퍼에 대한 제어방법에 관한 것이다.
본 발명의 일면에 따른 데이터 스트로브 입력 버퍼에 대한 제어방법은, 데이터 스트로브 신호를 수신하여 버퍼링하는 반도체 메모리장치의 데이터 스트로브 입력 버퍼에 대한 제어방법에 있어서, 제어신호의 제1논리상태일 때 상기 데이터 스트로브 신호와 기준 전압을 수신하고 이들을 차동 증폭하여 제1차동 증폭 신호를 출력하는 단계; 상기 제어신호의 제2논리상태일 때 상기 데이터 스트로브 신호와 이의 반전 신호를 수신하고 이들을 차동 증폭하여 제2차동 증폭 신호를 출력하는 단계; 상기 제어신호의 제1논리상태일 때 상기 제1차동 증폭 신호를 통과시키는 단계; 상기 제어신호의 제2논리상태일 때 상기 제2차동 증폭 신호를 통과시키는 단계; 및 상기 통과된 제1차동 증폭 신호 또는 상기 통과된 제2차동 증폭 신호를 반전 버퍼링하는 단계를 구비하는 것을 특징으로 한다.
바람직하기에는 상기 제어신호는 상기 반도체 메모리장치 내의 모드 레지스터 셋에 의해 발생된다.
상기 본 발명의 일면에 따른 데이터 스트로브 입력 버퍼에 대한 제어방법은, 상기 통과된 제1차동 증폭 신호와 상기 통과된 제2차동 증폭 신호가 실질적으로 동일한 지연시간을 갖도록, 상기 반전 데이터 스트로브 신호, 상기 기준 전압, 상기 데이터 스트로브 신호, 상기 제1차동 증폭 신호, 상기 제2차동 증폭 신호, 상기 통과된 제1차동 증폭 신호, 및 상기 통과된 제2차동 증폭 신호중 적어도 어느 하나의 신호를 지연 보상하는 단계를 더 구비할 수 있다.
본 발명의 일면에 따른 데이터 입력 버퍼에 대한 제어방법은, 데이터 신호를 수신하여 버퍼링하는 반도체 메모리장치의 데이터 입력 버퍼에 대한 제어방법에 있어서, 제어신호의 제1논리상태일 때 상기 데이터 신호와 기준 전압을 수신하고 이들을 차동 증폭하여 제1차동 증폭 신호를 출력하는 단계; 상기 제어신호의 제2논리상태일 때 상기 데이터 신호와 이의 반전 신호를 수신하고 이들을 차동 증폭하여 제2차동 증폭 신호를 출력하는 단계; 상기 제어신호의 제1논리상태일 때 상기 제1차동 증폭 신호를 통과시키는 단계; 상기 제어신호의 제2논리상태일 때 상기 제2차동 증폭 신호를 통과시키는 단계; 및 상기 통과된 제1차동 증폭 신호 또는 상기 통과된 제2차동 증폭 신호를 반전 버퍼링하는 단계를 구비하는 것을 특징으로 한다.
바람직하기에는 상기 제어신호는 상기 반도체 메모리장치 내의 모드 레지스터 셋에 의해 발생된다.
상기 본 발명의 일면에 따른 데이터 입력 버퍼에 대한 제어방법은, 상기 통과된 제1차동 증폭 신호와 상기 통과된 제2차동 증폭 신호가 실질적으로 동일한 지연시간을 갖도록, 상기 반전 데이터 신호, 상기 기준 전압, 상기 데이터 신호, 상기 제1차동 증폭 신호, 상기 제2차동 증폭 신호, 상기 통과된 제1차동 증폭 신호, 및 상기 통과된 제2차동 증폭 신호중 적어도 어느 하나의 신호를 지연 보상하는 단계를 더 구비할 수 있다.
본 발명은 첨부되는 도면들을 참조하여 그 일실시예들을 구체적으로 설명함으로써 더욱 명백하게 될 것이다.
도 2는 본 발명의 일실시예에 따른 멀티모드 데이터 스트로브 입력 버퍼(13A)의 블록도이다.
도 2를 참조하면, 상기 일실시예에 따른 멀티모드 데이터 스트로브 입력 버퍼(13A)는 제1 차동 증폭기(31), 제2 차동 증폭기(32), 하나 또는 그 이상의 스위치들(33, 34), 및 반전 버퍼(35)을 포함한다. 상기 스위치들(33, 34)은 제어 신호(CNT) 및 반전 제어 신호(CNTB)에 의해 제어되는 전송게이트 또는 제어 신호(CNT) 및 반전 제어 신호(CNTB)에 의해 제어되는 반전버퍼로 구성될 수 있다.
제1 차동 증폭기(31)는 상기 제어 신호(CNT)가 제1 논리 상태, 예를 들어, "하이" 논리 레벨일 때 상기 데이터 스트로브 신호(DQS)와 상기 기준 전압(VREF)을 차동적으로 증폭한다. 상기 제2 차동 증폭기(32)는 상기 제어 신호(CNT)의 반전신호(CNTB)가 제1 논리 상태일 때 즉 "하이" 논리 레벨일 때 상기 데이터 스트로브 신호(DQS)와 상기 반전 데이터 스트로브 신호(DQSB)를 차동적으로 증폭한다.
상기 제어 신호(CNT)가 제1 논리 상태, 즉 "하이" 논리 레벨이면, 상기 스위치(33)가 턴 온되고, 상기 스위치(34)는 턴 오프된다. 그 결과, 상기 제1 차동 증폭기(31)의 출력 신호는 상기 스위치(33) 및 상기 반전버퍼(35)를 통해 차동 출력 신호(DO)로서 출력된다(SM 모드). 상기 제어 신호(CNT)가 "로우" 논리 레벨이면, 즉 상기 제어 신호의 반전신호(CNTB)가 "하이" 논리 레벨이면, 상기 스위치(33)는 턴 오프되고, 상기 스위치(34)는 턴 온된다. 따라서, 상기 제2 차동 증폭기(32)의 출력 신호가 상기 스위치(34) 및 상기 반전버퍼(35)를 통해 상기 차동 출력 신호(DO)로서 출력된다(DM 모드).
이 실시예에서는, 상기 제1 차동 증폭기(31)의 유효 이득이 상기 제2 차동 증폭기(32)의 유효 이득과 실질적으로 다르게 설정되어, 상기 DM 모드에서 상기 데이터 스트로브 입력 버퍼(13A)의 전파 지연 시간이 상기 SM 모드에서 상기 데이터 스트로브 입력 버퍼(13A)의 전파 지연 시간과 실질적으로 동일하게 될 수 있다. 상기 SM 모드와 상기 DM 모드에서 실질적으로 동일한 시간에 상기 차동 출력 신호(DO)를 출력하는 것은 데이터 셋업 시간과 데이터 홀드 시간의 균일성을 개선한다.
상술한 본 발명의 일실시예에 따른 데이터 스트로브 입력 버퍼(13A)는 SDRAM과 같은 반도체 메모리 장치에 포함될 수 있다. 상기 데이터 스트로브 입력 버퍼(13A)는 상기 제어 신호(CNT)와 상기 반전 제어 신호(CNTB)를 제공하는 제어 회로에 의해 제어될 수 있다. 상기 제어회로는 반도체 메모리장치에 포함되는 모드 레지스터 셋(Mode Register Set, MRS)가 이용될 수도 있으며 다른 회로들로 구성될 수도 있다.
도 3은 본 발명의 다른 실시예에 따른 데이터 스트로브 입력 버퍼(13B)의 블록도이다.
도 3에 도시된 데이터 스트로브 입력 버퍼(13B)는 도 2에 도시된 실시예의 모든 요소들을 포함한다. 또한 도 3에 도시된 데이터 스트로브 입력 버퍼(13B)는 지연 보상회로에 해당하는 딜레이(231)를 포함할 수 있다. 상기 제2 차동 증폭기(32)는 상기 제어 신호(CNT)의 반전신호(CNTB)가 제1 논리 상태일 때 즉 "하이" 논리 레벨일 때 상기 데이터 스트로브 신호(DQS)와 그 반전 신호(DQSB)를 차동적으로 증폭하고, 상기 차동적으로 증폭된 신호는 상기 딜레이(231)를 통하여 소정 시간 동안 지연되고 이 지연된 신호는 반전버퍼(35)를 통해 상기 출력 신호(DO)로서 출력된다(DM 모드 동작).
상기 소정 시간은 상기 DM 모드에서 상기 데이터 스트로브 입력 버퍼(13B)의 전파 지연 시간이 상기 SM 모드에서의 전파 지연과 실질적으로 동일해 지도록 설정된다. 즉, 상기 SM 모드에서 상기 제1 차동 증폭기(31)가 상기 데이터 스트로브 신호(DQS)와 상기 기준 전압(VREF)을 차동적으로 증폭하는데 있어서의 이득이 상기 DM 모드에서 상기 제2 차동 증폭기(32)가 상기 데이터 스트로브 신호(DQS)와 그 반전 신호(DQSB)를 차동적으로 증폭하는데 있어서의 이득 보다 작다.
따라서, 상기 DM 모드에서 상기 데이터 스트로브 입력 버퍼의 전파 지연 시간은 상기 SM 모드에서 상기 데이터 스트로브 입력 버퍼의 전파 지연 시간 보다 더 짧아 질 수 있다. 그러므로, 도 3에 도시된 본 발명의 다른 실시예에 따른 데이터 스트로브 입력 버퍼(13B)에서는, 상기 DM 모드에서 상기 데이터 스트로브 입력 버퍼의 전파 지연 시간이 상기 SM 모드에서의 전파 지연 시간과 실질적으로 동일해 지도록, 상기 차동적으로 증폭된 신호가 DM 모드에서 상기 딜레이(231)를 통하여 소정 시간 동안 지연된다. 따라서, 상기 SM 모드에서의 셋업/홀드 시간이 상기 DM 모드에서의 셋업/홀드 시간과 실질적으로 동일하고, 그 결과, 상기 데이터 셋업/홀드 마진이 개선된다.
도 4는 본 발명의 또 다른 실시예에 따른 데이터 스트로브 입력 버퍼(13C)의 블록도이다.
도 4에 도시된 데이터 스트로브 입력 버퍼(13C)는 도 2에 도시된 실시예의 모든 요소들을 포함한다. 또한 도 4에 도시된 데이터 스트로브 입력 버퍼(13C)는 지연 보상회로에 해당하는 더미 로드 캐패시터(Cdummy)를 포함할 수 있다. 특히, 상기 데이터 스트로브 신호(DQS)가 입력되는 라인의 로드와 동일한 로드를 갖기 위해, 상기 반전 신호(DQSB)가 입력되는 라인에 더미 로드 캐패시터(Ddummy)가 추가된다. 그 뒤에 상기 제2 차동 증폭기(32)는 상기 제어 신호(CNT)의 반전신호(CNTB)가 제1 논리 상태일 때 즉 "하이" 논리 레벨일 때 상기 데이터 스트로브 신호(DQS)와 그 반전 신호(DQSB)를 차동적으로 증폭한다. 따라서, 상기 SM 모드에서의 셋업/홀드 시간은 상기 DM 모드에서의 셋업/홀드 시간과 실질적으로 동일해 지고, 그 결과, 상기 데이터 셋업/홀드 마진이 개선된다.
한편 SDRAM과 같은 반도체 메모리 장치는 데이터 스트로브 입력 버퍼뿐만 아니라 데이터를 수신하는 데이터 입력 버퍼를 구비하며, 상술한 본 발명에 따른 멀티모드 데이터 스트로브 입력 버퍼의 개념은 데이터 입력버퍼에도 적용될 수 있다.
도 5는 본 발명의 일실시예에 따른 데이터 입력 버퍼(11A)의 블록도이다.
도 5에 도시된 데이터 입력 버퍼(11A)는 제1 차동 증폭기(51), 제2 차동 증폭기(52), 하나 또는 그 이상의 스위치들(53, 54), 및 반전버퍼(55)를 포함한다. 상기 스위치들(53, 54)은 제어 신호(CNT) 및 반전 제어 신호(CNTB)에 의해 제어되는 전송게이트 또는 제어 신호(CNT) 및 반전 제어 신호(CNTB)에 의해 제어되는 반전버퍼로 구성될 수 있다.
상기 제1 차동 증폭기(51)는 상기 제어 신호(CNT)가 제1 논리 상태, 예를 들어, "하이" 논리 레벨일 때 데이터 신호(DQ)와 기준 전압(VREF)을 차동적으로 증폭한다. 상기 제2 차동 증폭기(52)는 상기 제어 신호(CNT)의 반전신호(CNTB)가 제1 논리 상태일 때 즉 "하이" 논리 레벨일 때 상기 데이터 신호(DQ)와 이의 반전 데이터 신호(DQB)를 차동적으로 증폭한다.
상기 제어 신호(CNT)가 제1 논리 상태, 예를 들어, "하이" 논리 레벨이면, 상기 스위치(53)가 턴 온되고, 상기 스위치(54)는 턴 오프된다. 그 결과, 상기 제1 차동 증폭기(51)의 출력 신호가 상기 스위치(53) 및 상기 반전버퍼(55)를 통해 차동 출력 신호(DIN)로서 출력된다(SM 모드). 상기 제어 신호(CNT)가 "로우" 논리 레벨이면, 즉 상기 제어 신호의 반전 신호(CNTB)가 "하이" 논리 레벨이면, 상기 스위치(53)가 턴 오프되고, 상기 스위치(54)는 턴 온된다. 따라서, 상기 제2 차동 증폭기(52)의 출력 신호가 상기 스위치(54) 및 상기 반전버퍼(55)를 통해 상기 차동 출력 신호(DIN)로서 출력된다(DM 모드).
이 실시예에서는, 상기 제1 차동 증폭기(51)의 유효 이득은 상기 제2 차동 증폭기(52)의 유효 이득과 실질적으로 다르게 설정되고, 상기 DM 모드에서 상기 데이터 입력 버퍼(11A)의 전파 지연 시간은 상기 SM 모드에서 상기 데이터 입력 버퍼(11A)의 전파 지연 시간과 실질적으로 동일하게 될 수 있다. 상기 SM 모드와 상기 DM 모드에서 실질적으로 동일한 시간에 상기 차동 출력 신호(DIN)를 출력하는 것은 데이터 셋업 시간과 데이터 홀드 시간의 균일성을 개선한다.
도 6은 본 발명의 다른 실시예에 따른 데이터 입력 버퍼(11B)의 블록도이다.
도 6에 도시된 데이터 입력 버퍼(11B)는 도 5에 도시된 실시예의 모든 요소들을 포함할 수 있다. 또한 도 6에 도시된 데이터 입력 버퍼(11B)는 딜레이(531)를 포함할 수 있다. 상기 제2 차동 증폭기(52)는 상기 제어 신호(CNT)의 반전신호(CNTB)가 제1 논리 상태일 때 즉 "하이" 논리 레벨일 때 상기 데이터 신호(DQ)와 그 반전 신호(DQB)를 차동적으로 증폭하고, 상기 차동적으로 증폭된 신호는 상기 딜레이(531)를 통하여 소정 시간 동안 지연되고, 이 지연된 신호는 상기 반전버퍼(55)를 통해 상기 출력 신호(DIN)로서 출력된다(DM 모드 동작).
상기 소정 시간은 상기 DM 모드에서 상기 데이터 입력 버퍼(11B)의 전파 지연 시간이 상기 SM 모드에서의 전파 지연 시간과 실질적으로 동일해 지도록 설정된다. 즉, 상기 SM 모드에서 상기 제1 차동 증폭기(51)가 상기 데이터 신호(DQ)와 상기 기준 전압(VREF)을 차동적으로 증폭하는데 있어서의 이득이 상기 DM 모드에서 상기 제2 차동 증폭기(52)가 상기 데이터 신호(DQ)와 그 반전 신호(DQB)를 차동적으로 증폭하는데 있어서의 이득 보다 작다.
따라서, 상기 DM 모드에서 상기 데이터 입력 버퍼의 전파 지연 시간이 상기 SM 모드에서 상기 데이터 입력 버퍼의 전파 지연 시간 보다 짧다. 그러므로, 도 6에 도시된 데이터 입력 버퍼(11B)에서는, 상기 DM 모드에서의 상기 데이터 입력 버퍼의 전파 지연 시간이 상기 SM 모드에서의 전파 지연 시간과 실질적으로 동일해 지도록, 상기 DM 모드에서 상기 차동적으로 증폭된 신호가 상기 딜레이(531)를 통하여 소정 시간 동안 지연된다. 따라서, 상기 SM 모드에서의 셋업/홀드 시간이 상기 DM 모드에서의 셋업/홀드 시간과 실질적으로 동일해 지고, 그 결과, 상기 데이터 셋업/홀드 마진이 개선된다.
도 7은 본 발명의 또 다른 실시예에 따른 데이터 입력 버퍼(11C)의 블록도이다.
도 7에 도시된 데이터 입력 버퍼(11C)는 도 5에 도시된 실시예의 모든 요소들을 포함한다. 또한 도 7에 도시된 데이터 입력 버퍼(11C)는 더미 로드 캐패시터(Cdummy)를 포함할 수 있다. 특히, 상기 데이터 신호(DQ)가 입력되는 라인의 로드와 동일한 로드를 갖기 위해, 상기 반전 데이터 신호(DQB)가 입력되는 라인에 상기 더미 로드 캐패시터(Cdummy)가 추가된다. 그 뒤에, 상기 제2 차동 증폭기(52)는 상기 데이터 신호(DQ)와 그 반전 신호(DQB)를 차동적으로 증폭한다. 따라서, 상기 SM 모드에서의 셋업/홀드 시간은 상기 DM 모드에서의 셋업/홀드 시간과 실질적으로 동일해 지고, 그 결과, 상기 데이터 셋업/홀드 마진이 개선된다.
도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 멀티모드 데이터 버퍼 및 그 제어 방법은 전파 지연 시간을 제어함으로써 SM 모드에서의 셋업/홀드 시간과 DM 모드에서의 셋업/홀드 시간을 실질적으로 동일하게 하여 SM/DM 겸용 데이터 버퍼의 데이터 셋업/홀드 마진을 개선하는 장점이 있다.
도 1은 종래기술에 따른 멀티모드 데이터 스트로브 입력 버퍼의 블록도이다.
도 2는 본 발명의 일실시예에 따른 멀티모드 데이터 스트로브 입력 버퍼의 블록도이다.
도 3은 본 발명의 다른 실시예에 따른 데이터 스트로브 입력 버퍼의 블록도이다.
도 4는 본 발명의 또 다른 실시예에 따른 데이터 스트로브 입력 버퍼의 블록도이다.
도 5는 본 발명의 일실시예에 따른 데이터 입력 버퍼의 블록도이다.
도 6은 본 발명의 다른 실시예에 따른 데이터 입력 버퍼의 블록도이다.
도 7은 본 발명의 또 다른 실시예에 따른 데이터 입력 버퍼의 블록도이다.

Claims (16)

  1. 제어신호의 제1논리상태일 때 데이터 스트로브 신호와 기준 전압을 수신하고 이들을 차동 증폭하여 제1차동 증폭 신호를 출력하는 제1차동 증폭기;
    상기 제어신호의 제2논리상태일 때 상기 데이터 스트로브 신호와 이의 반전 신호를 수신하고 이들을 차동 증폭하여 제2차동 증폭 신호를 출력하는 제2차동 증폭기;
    상기 제어신호의 제1논리상태일 때 상기 제1차동 증폭기의 출력신호를 통과시키는 제1스위치;
    상기 제어신호의 제2논리상태일 때 상기 제2차동 증폭기의 출력신호를 통과시키는 제2스위치; 및
    상기 제1스위치의 출력신호 또는 상기 제2스위치의 출력신호를 반전 버퍼링하여 출력하는 반전 버퍼를 구비하는 것을 특징으로 하는 데이터 스트로브 입력 버퍼.
  2. 제1항에 있어서, 상기 제어신호는 상기 데이터 스트로브 입력 버퍼가 포함되는 반도체 메모리장치 내의 모드 레지스터 셋에 의해 발생되는 것을 특징으로 하는 데이터 스트로브 입력 버퍼.
  3. 제1항에 있어서,
    상기 제1스위치의 출력신호와 상기 제2스위치의 출력신호가 실질적으로 동일한 지연시간을 갖도록, 상기 반전 데이터 스트로브 신호, 상기 기준 전압, 상기 데이터 스트로브 신호, 상기 제1차동 증폭기의 출력신호, 상기 제2차동 증폭기의 출력신호, 상기 제1스위치의 출력신호, 및 상기 제2스위치의 출력신호중 적어도 어느 하나의 신호를 지연 보상하는 지연 보상 회로를 더 구비하는 것을 특징으로 하는 데이터 스트로브 입력 버퍼.
  4. 제3항에 있어서, 상기 지연 보상 회로는,
    상기 적어도 어느 하나의 신호를 지연시키는 지연기(delay)를 구비하는 것을 특징으로 하는 데이터 스트로브 입력 버퍼.
  5. 제3항에 있어서, 상기 지연 보상 회로는,
    상기 적어도 어느 하나의 신호가 전달되는 신호 라인(line)에 연결되는 더미 부하를 구비하는 것을 특징으로 하는 데이터 스트로브 입력 버퍼.
  6. 제어신호의 제1논리상태일 때 데이터 신호와 기준 전압을 수신하고 이들을 차동 증폭하여 제1차동 증폭 신호를 출력하는 제1차동 증폭기;
    상기 제어신호의 제2논리상태일 때 상기 데이터 신호와 이의 반전 신호를 수신하고 이들을 차동 증폭하여 제2차동 증폭 신호를 출력하는 제2차동 증폭기;
    상기 제어신호의 제1논리상태일 때 상기 제1차동 증폭기의 출력신호를 통과시키는 제1스위치;
    상기 제어신호의 제2논리상태일 때 상기 제2차동 증폭기의 출력신호를 통과시키는 제2스위치; 및
    상기 제1스위치의 출력신호 또는 상기 제2스위치의 출력신호를 반전 버퍼링하여 출력하는 반전 버퍼를 구비하는 것을 특징으로 하는 데이터 입력 버퍼.
  7. 제6항에 있어서, 상기 제어신호는 상기 데이터 입력 버퍼가 포함되는 반도체 메모리장치 내의 모드 레지스터 셋에 의해 발생되는 것을 특징으로 하는 데이터 입력 버퍼.
  8. 제6항에 있어서,
    상기 제1스위치의 출력신호와 상기 제2스위치의 출력신호가 실질적으로 동일한 지연시간을 갖도록, 상기 반전 데이터 신호, 상기 기준 전압, 상기 데이터 신호, 상기 제1차동 증폭기의 출력신호, 상기 제2차동 증폭기의 출력신호, 상기 제1스위치의 출력신호, 및 상기 제2스위치의 출력신호중 적어도 어느 하나의 신호를 지연 보상하는 지연 보상 회로를 더 구비하는 것을 특징으로 하는 데이터 입력 버퍼.
  9. 제8항에 있어서, 상기 지연 보상 회로는,
    상기 적어도 어느 하나의 신호를 지연시키는 지연기(delay)를 구비하는 것을 특징으로 하는 데이터 입력 버퍼.
  10. 제8항에 있어서, 상기 지연 보상 회로는,
    상기 적어도 어느 하나의 신호가 전달되는 신호 라인(line)에 연결되는 더미 부하를 구비하는 것을 특징으로 하는 데이터 입력 버퍼.
  11. 데이터 스트로브 신호를 수신하여 버퍼링하는 반도체 메모리장치의 데이터 스트로브 입력 버퍼에 대한 제어방법에 있어서,
    제어신호의 제1논리상태일 때 상기 데이터 스트로브 신호와 기준 전압을 수신하고 이들을 차동 증폭하여 제1차동 증폭 신호를 출력하는 단계;
    상기 제어신호의 제2논리상태일 때 상기 데이터 스트로브 신호와 이의 반전 신호를 수신하고 이들을 차동 증폭하여 제2차동 증폭 신호를 출력하는 단계;
    상기 제어신호의 제1논리상태일 때 상기 제1차동 증폭 신호를 통과시키는 단계;
    상기 제어신호의 제2논리상태일 때 상기 제2차동 증폭 신호를 통과시키는 단계; 및
    상기 통과된 제1차동 증폭 신호 또는 상기 통과된 제2차동 증폭 신호를 반전 버퍼링하는 단계를 구비하는 것을 특징으로 하는 데이터 스트로브 입력 버퍼에 대한 제어방법.
  12. 제11항에 있어서, 상기 제어신호는 상기 반도체 메모리장치 내의 모드 레지스터 셋에 의해 발생되는 것을 특징으로 하는 제어방법.
  13. 제11항에 있어서,
    상기 통과된 제1차동 증폭 신호와 상기 통과된 제2차동 증폭 신호가 실질적으로 동일한 지연시간을 갖도록, 상기 반전 데이터 스트로브 신호, 상기 기준 전압, 상기 데이터 스트로브 신호, 상기 제1차동 증폭 신호, 상기 제2차동 증폭 신호, 상기 통과된 제1차동 증폭 신호, 및 상기 통과된 제2차동 증폭 신호중 적어도 어느 하나의 신호를 지연 보상하는 단계를 더 구비하는 것을 특징으로 하는 제어방법.
  14. 데이터 신호를 수신하여 버퍼링하는 반도체 메모리장치의 데이터 입력 버퍼에 대한 제어방법에 있어서,
    제어신호의 제1논리상태일 때 상기 데이터 신호와 기준 전압을 수신하고 이들을 차동 증폭하여 제1차동 증폭 신호를 출력하는 단계;
    상기 제어신호의 제2논리상태일 때 상기 데이터 신호와 이의 반전 신호를 수신하고 이들을 차동 증폭하여 제2차동 증폭 신호를 출력하는 단계;
    상기 제어신호의 제1논리상태일 때 상기 제1차동 증폭 신호를 통과시키는 단계;
    상기 제어신호의 제2논리상태일 때 상기 제2차동 증폭 신호를 통과시키는 단계; 및
    상기 통과된 제1차동 증폭 신호 또는 상기 통과된 제2차동 증폭 신호를 반전 버퍼링하는 단계를 구비하는 것을 특징으로 하는 데이터 입력 버퍼에 대한 제어방법.
  15. 제14항에 있어서, 상기 제어신호는 상기 반도체 메모리장치 내의 모드 레지스터 셋에 의해 발생되는 것을 특징으로 하는 데이터 입력 버퍼에 대한 제어방법.
  16. 제14항에 있어서,
    상기 통과된 제1차동 증폭 신호와 상기 통과된 제2차동 증폭 신호가 실질적으로 동일한 지연시간을 갖도록, 상기 반전 데이터 신호, 상기 기준 전압, 상기 데이터 신호, 상기 제1차동 증폭 신호, 상기 제2차동 증폭 신호, 상기 통과된 제1차동 증폭 신호, 및 상기 통과된 제2차동 증폭 신호중 적어도 어느 하나의 신호를 지연 보상하는 단계를 더 구비하는 것을 특징으로 하는 데이터 입력 버퍼에 대한 제어방법.
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