KR20030087922A - 전파 지연 시간을 제어하는 멀티모드 데이터 버퍼 및 그제어 방법 - Google Patents

전파 지연 시간을 제어하는 멀티모드 데이터 버퍼 및 그제어 방법 Download PDF

Info

Publication number
KR20030087922A
KR20030087922A KR1020030025532A KR20030025532A KR20030087922A KR 20030087922 A KR20030087922 A KR 20030087922A KR 1020030025532 A KR1020030025532 A KR 1020030025532A KR 20030025532 A KR20030025532 A KR 20030025532A KR 20030087922 A KR20030087922 A KR 20030087922A
Authority
KR
South Korea
Prior art keywords
signal
data
differential
data strobe
control signal
Prior art date
Application number
KR1020030025532A
Other languages
English (en)
Other versions
KR100524960B1 (ko
Inventor
서승영
이정배
문병모
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=29406479&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR20030087922(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20030087922A publication Critical patent/KR20030087922A/ko
Application granted granted Critical
Publication of KR100524960B1 publication Critical patent/KR100524960B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load

Landscapes

  • Dram (AREA)

Abstract

싱글 모드(SM)와 듀얼 모드(DM) 같이 다중 모드로 동작할 수 있는 데이터 스트로브 입력 버퍼 또는 데이터 입력 버퍼와 같은 데이터 버퍼가 개시되고, 상기 모드는 신호, 예컨대, 어드레스 신호 또는 외부의 커맨드 신호와 같은 외부 신호를 제공함으로써 선택된다. 데이터 버퍼는 SM/DM 듀얼-유즈로 사용될 수 있고 데이터 셋업/홀드 마진을 개선할 수 있다. 반도체 메모리 장치는 하나 또는 그 이상의 상술한 데이터 버퍼들을 포함한다. 전파 지연 시간들을 제어하는 방법은 SM/DM 듀얼-유즈 데이터 버퍼의 데이터 셋업/홀드 마진을 개선할 수 있다.

Description

전파 지연 시간을 제어하는 멀티모드 데이터 버퍼 및 그 제어 방법{Multimode data buffer and method for controlling propagation delay time}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 전파 지연 시간을 제어하는 멀티모드 데이터 버퍼 및 그 제어 방법에 관한 것이다.
시스템 성능을 개선하기 위해, 일반적으로 반도체 메모리 장치의 설계, 특히, 다이내믹 랜덤 엑세스 메모리들(DRAMs)의 설계에서 보다 높은 집적도와 보다 빠른 동작 속도에 초점을 둔 고안들이 지속되고 있다. 즉, 보다 빠른 속도로 더 많은 데이터를 처리할 수 있는 DRAM들이 요구된다. 보다 빠른 속도의 동작을 위해, 시스템 클럭에 동기된 DRAM들이 개발되고 있다. DRAM들의 이 동기적 특징은 증가된 데이터 전송 속도를 가진다.
그러나, 동기식 DRAM에서 데이터 입/출력 동작은 시스템 클럭의 한 사이클내에 실행되어야 하기 때문에, 동기식 DRAM과 DRAM 컨트롤러 사이의 대역폭 증가에 제한이 있다. 즉, 단위 시간에 메모리 장치로부터 입/출력되는 데이터량이 제한된다. 데이터 전송 속도를 증가시키기 위해, 클럭의 라이징 에지(rising edge)와 폴링 에지(falling edge) 모두에 동기되어 데이터가 입/출력되는 듀얼 데이터 레이트(dual data rate:DDR) 동기식 DRAM들이 개발되고 있다.
일반적으로, DRAM이 메모리 컨트롤러로부터 데이터를 수신하거나 또는 상기 메모리 컨트롤러에 데이터를 보낼 때, DDR 동기식 DRAM은 데이터 스트로브 신호를 사용한다. 예를 들어, 데이터 수신 동작에서, 상기 DDR 동기식 DRAM은 상기 메모리 컨트롤러로부터 데이터 스트로브 신호와 함께 데이터를 수신한다. 또한, 데이터 출력 동작에서, 상기 DDR 동기식 DRAM은 상기 메모리 컨트롤러에 데이터 스트로브 신호와 함께 데이터를 출력한다.
DDR 동기식 DRAM들과 같은 고속 반도체 메모리 장치에서, 데이터 스트로브 신호를 기준 전압에 비교하는 싱글 모드(single mode:SM)-타입 입력 버퍼가 데이터 스트로브 입력 버퍼로서 사용된다. 그러나, SM-타입 데이터 스트로브 신호 입력 버퍼를 가지는 DDR 동기식 DRAM에서, 데이터 스트로브 신호 또는 기준 전압에 노이즈가 포함되면 데이터 셋업/홀드 마진(margin)이 감소될 수 있다.
이러한 문제를 보상하기 위해, 기준 전압 대신에 상기 데이터 스트로브 신호의 반전 신호에 데이터 스트로브 신호를 비교하는 듀얼 모드(dual mode: DM)-타입 데이터 스트로브 신호 입력 버퍼가 소개되었다.
DM-타입 데이터 스트로브 신호 입력 버퍼에서, 상기 두 신호들, 즉, 상기 데이터 스트로브 신호와 상기 데이터 스트로브 신호의 반전신호의 교차점에서 출력 신호가 결정되기 때문에, 노이즈 내성(noise immunity)이 개선된다.
또한, 최근에는, 사용자들의 다양한 요구들을 만족시키기 위해, SM/DM 듀얼-유즈(dual-use) 데이터 스트로브 신호 입력 버퍼가 개발되고 있다. SM/DM 듀얼-유즈 데이터 스트로브 신호 입력 버퍼에서, 입력 단자에서 출력 단자로의 전파 지연 시간은 상기 싱글 모드(SM)와 상기 듀얼 모드(DM) 모두에서 실질적으로 동일하다. 그러나, 상기 싱글 모드에서 차동 증폭기의 이득은 상기 듀얼 모드에서의 이득과 다르기 때문에, 상기 싱글 모드에서의 상기 전파 지연 시간은 상기 듀얼 모드에서의 상기 전파 지연 시간과 다르다.
도 1은 상기 종래 기술에 따라 생성되는 파형을 나타낸다. 도 1에 도시된 것과 같이, 상기 SM 모드에서 상기 차동 출력 신호(DS)의 전파 지연 시간은 상기 DM 모드에서 보다 더 크다. 상기 SM 모드와 상기 DM 모드에서 다른 시간에 상기 차동 출력 신호(DS)를 출력하는 것은 도 1에 도시된 것과 같이, 상기 데이터 셋업 시간(tDS)과 상기 데이터 홀드 시간(tDH)의 균일성(uniformity)을 감소시킨다. 각 모드에서 상기 전파 지연 시간의 차이는 상기 셋업/홀드 타이밍의 차이를 유발시킬 수 있으므로, 데이터 셋업/홀드 마진이 감소된다.
본 발명이 이루고자하는 기술적 과제는, 전파 지연 시간을 제어하는 멀티모드 데이터 버퍼 및 그 제어 방법을 제공하는데 있다.
도 1은 종래 기술에 따라 생성되는 파형을 나타낸다.
도 2는 본 발명의 대표적인 실시예에 따른 데이터 스트로브 입력 버퍼의 블록도이다.
도 3a는 본 발명의 대표적인 실시예에 따른 스위치들의 블록도이다.
도 3b는 본 발명의 대표적인 실시예에 따른 제어 신호(CNT)에서 반전 제어 신호(CNTB)로의 변환을 나타내는 블록도이다.
도 4는 본 발명의 대표적인 실시예에 따른 제어 회로의 블록도이다.
도 5a는 본 발명의 또 다른 대표적인 실시예에 따른 제어 회로의 블록도이다.
도 5b는 도 5a의 대표적인 회로에 대한 VCCH와 관련한 시간 대 전압 레벨 그래프를 나타낸다.
도 6은 본 발명의 또 다른 대표적인 실시예에 따른 또 다른 제어 회로의 블록도이다.
도 7은 본 발명의 또 다른 대표적인 실시예에 따른 데이터 스트로브 입력 버퍼의 블록도이다.
도 8은 본 발명의 대표적인 실시예에 따른 스위치들의 블록도이다.
도 9는 본 발명의 하나 또는 그 이상의 대표적인 실시예들에 따라 생성되는 파형을 나타낸다.
도 10은 본 발명의 또 다른 대표적인 실시예에 따른 데이터 스트로브 입력 버퍼의 블록도이다.
도 11은 본 발명의 또 다른 대표적인 실시예에 따른 데이터 스트로브 입력 버퍼의 블록도이다.
도 12는 본 발명의 또 다른 대표적인 실시예에 따른 데이터 스트로브 입력 버퍼의 블록도이다.
도 13은 본 발명의 또 다른 대표적인 실시예에 데이터 스트로브 입력 버퍼의 블록도이다.
도 14는 본 발명의 대표적인 실시예에 따른 데이터 입력 버퍼의 블록도이다.
도 15는 본 발명의 또 다른 대표적인 실시예에 따른 데이터 입력 버퍼의 블록도이다.
도 16은 본 발명의 또 다른 대표적인 실시예에 따른 데이터 입력 버퍼의 블록도이다.
도 17은 본 발명의 또 다른 대표적인 실시예에 따른 데이터 입력 버퍼의 블록도이다.
도 18은 본 발명의 또 다른 대표적인 실시예에 따른 데이터 입력 버퍼의 블록도이다.
도 19는 본 발명의 또 다른 대표적인 실시예에 따른 데이터 입력 버퍼의 블록도이다.
도 20은 본 발명의 대표적인 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 21은 본 발명의 대표적인 실시예에 따른 반도체 메모리 장치에 의한 DDR 동작 동안의 데이터 스트로브 신호(DQS)와 데이터 신호(DQ)의 출력을 나타낸다.
도 22는 본 발명의 대표적인 실시예에 따른 래치 회로의 블록도이다.
도 23은 본 발명의 또 다른 대표적인 실시예에 따른 반도체 메모리 장치의 블록도이다.
본 발명의 대표적인 실시예들은 싱글 모드(SM)와 듀얼 모드(DM)로 각각 동작할 수 있는 데이터 스트로브 입력 버퍼 또는 데이터 입력 버퍼와 같은 멀티모드들로 동작하는 데이터 버퍼로 지시되고, 모드는 신호, 예컨대, 어드레스 신호 또는 외부 커맨드 신호와 같은 외부 신호를 제공함으로써 선택된다. 상기 신호는 내부 모드 레지스터 셋(MRS), 퓨즈 회로, 또는 본딩 패드 회로와 같은 다수의 소스들에 의해 공급될 수 있다.
본 발명의 대표적인 실시예들은 또한 SM/DM 듀얼-유즈로 사용될 수 있고 데이터 셋업/홀드 마진을 개선할 수 있는 데이터 버퍼로 지시된다.
본 발명의 대표적인 실시예들은 또한 하나 또는 그 이상의 상술한 데이터 버퍼들을 포함하는 반도체 메모리 장치로 지시된다.
또, 본 발명의 대표적인 실시예들은 SM/DM 듀얼-유즈 데이터 버퍼에서 데이터 셋업/홀드 마진을 개선할 수 있는 전파 지연 시간을 제어하는 방법으로 지시된다.
본 발명의 대표적인 실시예들은 또한 제어신호의 레벨에 따라 반전 데이터 신호 또는 기준 전압을 각각 통과시키는 적어도 두 개의 스위치들을 포함하는 차동 증폭기 회로와, 데이터 신호와 상기 반전 데이터 신호 또는 상기 기준 전압을 수신하고 적어도 두 개의 다른 차동적으로 증폭된 신호들을 출력하는 차동 증폭기를 포함하는 데이터 버퍼로 지시된다.
본 발명의 대표적인 실시예들에서, 상기 데이터 버퍼는 데이터 스트로브 입력 버퍼이고, 상기 반전 데이터 신호는 반전 데이터 스트로브 신호이고, 상기 데이터 신호는 데이터 스트로브 신호이다.
본 발명의 대표적인 실시예들에서, 상기 데이터 스트로브 입력 버퍼는 싱글 모드와 듀얼 모드 모두에서 동작할 수 있고, 상기 싱글 모드에서 상기 기준 전압은 적어도 두 개의 스위치들 중 제1 스위치에 인가되고, 상기 제어 신호의 레벨은 제1 논리 상태이고, 상기 듀얼 모드에서 상기 반전 데이터 스트로브 신호는 상기 적어도 두 개의 스위치들 중 제2 스위치(212)에 제공되고, 상기 제어 신호의 레벨은 제2 논리 상태이다.
본 발명의 대표적인 실시예들에서, 상기 데이터 스트로브 입력 버퍼는 반도체 메모리 장치의 부분이다.
본 발명의 대표적인 실시예들에서, 상기 반도체 메모리 장치는 또한 상기 제어 신호를 상기 데이터 스트로브 입력 버퍼에 출력하는 제어회로를 포함한다.
본 발명의 대표적인 실시예들에서, 상기 제어 회로는 외부 커맨드와 어드레스를 수신하고, 상기 제어 신호를 발생하는 모드 레지스터 셋을 포함하고, 상기 제어 신호의 레벨은 반도체 메모리 장치의 모드를 결정한다.
본 발명의 대표적인 실시예들에서, 상기 제어 회로는 퓨즈를 포함하는 퓨즈 회로를 구비하고, 상기 퓨즈의 상태는 상기 제어 신호의 레벨을 결정한다.
본 발명의 대표적인 실시예들에서, 상기 제어 회로는 본딩 패드 회로를 포함하고, Vcc 또는 그라운드로의 연결이 상기 제어 신호의 레벨을 결정한다.
본 발명의 대표적인 실시예들에서, 상기 차동 증폭기 유닛은 싱글 차동 증폭기를 포함한다.
본 발명의 대표적인 실시예들에서, 상기 반도체 메모리 장치는 상기 반전 데이터 스트로브 신호, 상기 기준 전압, 또는 상기 데이터 스트로브 신호, 또는 적어도 두 개의 다른 차동적으로 증폭된 신호들 중 하나를 보상하여, 적어도 두 개의 차동 출력 신호들 각각이 실질적으로 동일한 지연 시간을 갖도록 하는 보상 회로를 더 포함한다.
본 발명의 대표적인 실시예들에서, 상기 보상 회로는 상기 차동 증폭 회로로부터 상기 차동적으로 증폭된 신호를 수신하는 지연 회로를 포함하고, 상기 지연 회로는 상기 차동적으로 증폭된 신호를 지연시키는 딜레이와, 상기 제어 신호의 레벨에 따라, 적어도 두 개의 차동 출력 신호들 중 하나로서, 상기 차동 증폭 신호 또는 상기 지연된 차동 증폭 신호를 통과시키는 적어도 두 개의 추가의 스위치들을 포함한다.
본 발명의 대표적인 실시예들에서, 상기 보상 회로는 상기 반전 데이터 스트로브 신호, 상기 기준 전압, 또는 상기 데이터 스트로브 신호 중 하나에 적용되는 더미 로드(dummy load)를 포함한다.
본 발명의 대표적인 실시예들에서, 상기 차동 증폭기 유닛은 적어도 두 개의 차동 증폭기들을 포함한다.
본 발명의 대표적인 실시예들에서, 상기 적어도 두 개의 차동 증폭기들 중 제1 차동 증폭기의 이득이 상기 적어도 두 개의 차동 증폭기들 중 제2 차동 증폭기의 이득과 실질적으로 다르므로, 적어도 두 개의 차동 출력 신호들 각각이 실질적으로 동일한 지연 시간을 가진다.
본 발명의 대표적인 실시예들에서, 상기 적어도 두 개의 차동 증폭기들 중 제1 차동 증폭기의 이득은 상기 적어도 두 개의 차동 증폭기들 중 제2 차동 증폭기의 이득과 실질적으로 동일하다.
본 발명의 대표적인 실시예들에서, 상기 반도체 메모리 장치는 상기 반전 데이터 스트로브 신호, 상기 기준 전압, 또는 상기 데이터 스트로브 신호 중 하나, 또는 상기 적어도 두 개의 다른 차동적으로 증폭된 신호들 중 하나를 보상하여, 적어도 두 개의 차동 출력 신호들 각각이 실질적으로 동일한 지연 시간을 갖도록 하는 보상 회로를 더 포함한다.
본 발명의 대표적인 실시예들에서, 상기 보상 회로는 상기 차동 증폭기 회로로부터 상기 차동 증폭 신호를 수신하는 지연 회로를 포함하고, 상기 지연 회로는 상기 차동 증폭 신호를 지연시키는 딜레이와, 상기 제어 신호의 레벨에 따라 적어도 두 개의 차동 출력 신호들 중 하나로서, 상기 차동 증폭 신호 또는 상기 지연된 차동 증폭 신호를 통과시키는 적어도 두 개의 추가의 스위치들을 포함한다.
본 발명의 대표적인 실시예들에서, 상기 보상 회로는 상기 반전 데이터 스트로브 신호, 상기 기준 전압, 또는 상기 데이터 스트로브 신호 중 하나에 적용되는 더미 로드를 포함한다.
본 발명의 대표적인 실시예들에서, 상기 반도체 메모리 장치는 데이터 신호와 기준 전압을 수신하고 데이터 입력 신호를 출력하는 데이터 입력 버퍼와, 데이터 스트로브 입력 버퍼에 제어 신호를 출력하는 제어 회로, 및 상기 데이터 입력버퍼로부터 상기 데이터 입력 신호를 수신하고, 상기 출력 데이터 스트로브 신호의 라이징 에지에 응답하여 상기 데이터 입력 신호의 짝수 데이터를 제1 래치에 기입하고, 상기 출력 데이터 스트로브 신호의 폴링 에지에 응답하여 상기 데이터 입력 신호의 홀수 데이터를 제2 래치에 기입하는 데이터 기입 회로를 더 포함한다.
본 발명의 대표적인 실시예들에서, 상기 제1 래치는 선택적으로 배열되는 복수의 래치들과 복수의 스위치들을 포함한다.
본 발명의 대표적인 실시예들에서, 상기 복수의 스위치들은 상기 차동 출력 신호의 반전 신호의 리딩(leading) 및 폴링 에지에서 트리거되도록 배열된다.
본 발명의 대표적인 실시예들에서, 제1 스위치는 상기 데이터 입력 버퍼의 상기 출력 신호의 짝수 데이터를 수신하고 상기 출력 신호의 짝수 데이터를 복수의 래치들 중 제1 래치에 전달한다.
본 발명의 대표적인 실시예들에서, 상기 제2 래치는 선택적으로 배열되는 복수의 래치들과 복수의 스위치들을 포함한다.
본 발명의 대표적인 실시예들에서, 상기 복수의 스위치들은 상기 차동 출력 신호의 반전 신호의 리딩 및 폴링 에지에서 트리거되도록 배열된다.
본 발명의 대표적인 실시예들에서, 제1 스위치는 상기 데이터 입력 버퍼의 상기 출력 신호의 홀수 데이터를 수신하고, 상기 출력 신호의 홀수 데이터를 상기 복수의 래치들 중 제1 래치에 전달한다.
본 발명의 대표적인 실시예들에서, 상기 데이터 버퍼는 데이터 스트로브 버퍼 대신의, 또는 데이터 스트로브 버퍼에 추가되는 데이터 입력 버퍼이다.
본 발명의 대표적인 실시예들에서, 상기 반도체 장치는 제어 신호의 레벨에 따라 반전 데이터 신호 또는 기준 전압을 각각 수신하고, 적어도 두 개의 차동 출력 신호들을 출력하는 데이터 스트로브 입력 버퍼와, 상기 데이터 스트로브 입력 버퍼에 상기 제어 신호를 출력하는 제어 회로, 및 상기 데이터 입력 버퍼로부터 상기 데이터 입력 신호를 수신하고, 상기 출력 데이터 스트로브 신호의 라이징 에지에 응답하여 상기 데이터 입력 신호의 짝수 데이터를 제1 래치에 기입하고, 상기 출력 데이터 스트로브 신호의 폴링 에지에 응답하여 상기 데이터 입력 신호의 홀수 데이터를 제2 래치에 기입하는 데이터 기입 회로를 더 포함한다.
본 발명의 대표적인 실시예들은 또한 제어 신호의 레벨에 따라 반전 데이터 신호 또는 기준 전압을 각각 수신하는 단계, 데이터 신호와 상기 반전 데이터 신호 또는 상기 기준 전압을 수신하는 단계, 및 적어도 두 개의 다른 차동 증폭 신호들을 증폭하여 출력하는 단계를 포함하는 반도체 메모리의 전파 지연 시간 제어 방법으로 지시된다.
본 발명의 대표적인 방법 실시예들에서, 상기 반전 데이터 신호는 반전 데이터 스트로브 신호이고, 상기 데이터 신호는 데이터 스트로브 신호이다.
본 발명의 대표적인 방법 실시예들에서, 싱글 모드에서, 상기 기준 전압이 수신되면 상기 제어 신호의 레벨은 제1 논리 상태이고, 듀얼 모드에서, 상기 반전 데이터 스트로브 신호가 수신되면 상기 제어 신호의 레벨은 제2 논리 상태이다.
본 발명의 대표적인 방법 실시예들에서, 상기 제어 신호는 외부 소스로부터 수신된다.
본 발명의 대표적인 방법 실시예들에서, 상기 방법은 또한 외부의 커맨드와 어드레스를 수신하고 상기 제어 신호를 발생하는 단계를 포함하고, 상기 제어 신호의 레벨은 상기 반도체 메모리의 동작 모드를 결정한다.
본 발명의 대표적인 방법 실시예들에서, 퓨즈의 상태는 상기 제어 신호의 레벨을 결정한다.
본 발명의 대표적인 방법 실시예들에서, 본딩 패드를 통한 Vcc 또는 그라운드로의 연결은 상기 제어 신호의 레벨을 결정한다.
본 발명의 대표적인 방법 실시예들에서, 상기 증폭은 싱글 차동 증폭기에 의해 수행된다.
본 발명의 대표적인 방법 실시예들에서, 상기 방법은 적어도 두개의 차동 출력 신호들 각각이 실질적으로 동일한 지연 시간을 갖도록, 상기 반전 데이터 스트로브 신호, 상기 기준 전압, 또는 상기 데이터 스트로브 신호 중 하나, 또는 상기 적어도 두 개의 다른 차동 증폭 신호들 중 하나를 보상하는 단계를 더 포함한다.
본 발명의 대표적인 방법 실시예들에서, 상기 보상 단계는 상기 차동 증폭 신호를 수신하고 상기 차동 증폭 신호를 지연시키는 단계, 및 상기 제어 신호의 레벨에 따라 상기 적어도 두 개의 차동 출력 신호들 중 하나로서, 상기 차동 증폭 신호 또는 상기 지연된 차동 증폭 신호를 출력하는 단계를 포함한다.
본 발명의 대표적인 방법 실시예들에서, 상기 보상은 상기 반전 데이터 스트로브 신호, 상기 기준 전압, 또는 상기 데이터 스트로브 신호 중 하나에 적용되는 더미 로드로 수행된다.
본 발명의 대표적인 방법 실시예들에서, 상기 증폭은 적어도 두 개의 차동 증폭기들에 의해 수행된다.
본 발명의 대표적인 방법 실시예들에서, 상기 적어도 두 개의 차동 증폭기들 중 제1 차동 증폭기의 이득이 상기 적어도 두 개의 차동 증폭기들 중 제2 차동 증폭기의 이득과 실질적으로 다르므로, 적어도 두 개의 차동 출력 신호들 각각이 실질적으로 동일한 지연 시간을 가진다.
본 발명의 대표적인 방법 실시예들에서, 상기 적어도 두 개의 차동 증폭기들 중 제1 차동 증폭기의 이득은 상기 적어도 두 개의 차동 증폭기들 중 제2 차동 증폭기의 이득과 실질적으로 동일하다.
본 발명의 대표적인 방법 실시예들에서, 상기 방법은 적어도 두 개의 차동 출력 신호들 각각이 실질적으로 동일한 지연 시간을 갖도록, 상기 반전 데이터 스트로브 신호, 상기 기준 전압, 또는 상기 데이터 스트로브 신호 중 하나, 또는 상기 적어도 두 개의 다른 차동 증폭 신호들 중 하나를 보상하는 단계를 더 포함한다.
본 발명의 대표적인 방법 실시예들에서, 상기 보상 단계는 상기 차동 증폭 신호를 수신하는 단계, 상기 차동 증폭 신호를 지연시키는 단계, 및 상기 제어 신호의 레벨에 따라 상기 적어도 두 개의 차동 출력 신호들 중 하나로서, 상기 차동 증폭 신호 또는 상기 지연된 차동 증폭 신호를 출력하는 단계를 포함한다.
본 발명의 대표적인 방법 실시예들에서, 상기 보상은 상기 반전 데이터 스트로브 신호, 상기 기준 전압, 또는 상기 데이터 스트로브 신호 중 하나에 적용되는더미 로드로 수행된다.
본 발명의 대표적인 방법 실시예들에서, 상기 방법은 데이터 신호와 기준 전압을 수신하고 데이터 입력 신호를 출력하는 단계, 상기 제어 신호를 출력하는 단계, 및 상기 데이터 입력 신호를 수신하고, 상기 출력 데이터 스트로브 신호의 라이징 에지에 응답하여 상기 데이터 입력 신호의 짝수 데이터를 제1 래치에 기입하고, 상기 출력 데이터 스트로브 신호의 폴링 에지에 응답하여 상기 데이터 입력 신호의 홀수 데이터를 제2 래치에 기입하는 단계를 더 포함한다.
본 발명의 대표적인 방법 실시예들에서, 상기 제1 래치는 선택적으로 배열되는 복수의 래치들과 복수의 스위치들을 포함한다.
본 발명의 대표적인 방법 실시예들에서, 상기 복수의 스위치들은 상기 차동 출력 신호의 반전 신호의 리딩 및 폴링 에지에서 트리거되도록 배열된다.
본 발명의 대표적인 방법 실시예들에서, 제1 스위치는 상기 출력 신호의 짝수 데이터를 수신하고 상기 출력 신호의 짝수 데이터를 상기 복수의 래치들 중 제1 래치에 전달한다.
본 발명의 대표적인 방법 실시예들에서, 상기 제2 래치는 선택적으로 배열되는 복수의 래치들과 복수의 스위치들을 포함한다.
본 발명의 대표적인 방법 실시예들에서, 상기 복수의 스위치들은 상기 차동 출력 신호의 반전 신호의 리딩 및 폴링 에지에서 트리거되도록 배열된다.
본 발명의 대표적인 방법 실시예들에서, 제1 스위치는 상기 출력 신호의 홀수 데이터를 수신하고, 상기 출력 신호의 홀수 데이터를 상기 복수의 래치들 중제1 래치에 전달한다.
본 발명의 대표적인 방법 실시예들에서, 상기 데이터 버퍼는 데이터 스트로브 버퍼 대신의 또는 데이터 스트로브 버퍼에 추가되는 데이터 입력 버퍼이다.
본 발명의 대표적인 방법 실시예들에서, 상기 방법은 데이터 신호와 기준 전압을 수신하고 데이터 입력 신호를 출력하는 단계, 상기 제어 신호를 출력하는 단계, 및 상기 데이터 입력 신호를 수신하고 상기 출력 데이터 스트로브 신호의 라이징 에지에 응답하여 상기 데이터 입력 신호의 짝수 데이터를 제1 래치에 기입하고, 상기 출력 데이터 스트로브 신호의 폴링 에지에 응답하여 상기 데이터 입력 신호의 홀수 데이터를 제2 래치에 기입하는 단계를 더 포함한다.
본 발명은 첨부되는 도면들을 참조하여 그 일실시예들을 구체적으로 설명함으로써 더욱 명백하게 될 것이다.
도 2는 본 발명의 일실시예에 따른 데이터 스트로브 입력 버퍼의 블록도이다. 상기 데이터 스트로브 입력 버퍼(13)는 멀티모드 데이터 스트로브 입력 버퍼, 예를 들어, 싱글 모드/듀얼 모드(SM/DM) 더블-유즈 데이터 스트로브 입력 버퍼이다. 제어 신호(CNT/CNTB)에 응답하여, 상기 데이터 스트로브 입력 버퍼(13)는 데이터 스트로브 신호(DQS)와 기준 전압(VREF), 또는 상기 데이터 스트로브 신호(DQS)와 반전 데이터 스트로브 신호(DQSB)를 차동적으로 증폭한다.
특히, 상기 데이터 스트로브 입력 버퍼(13)는 차동 증폭 회로(21)를 포함한다. 상기 차동 증폭 회로(21)는 하나 또는 그 이상의 스위치들(211, 212)과, 차동 증폭기(213)를 더 포함한다. 대표적인 실시예에서, 상기 스위치들(211, 212)은 전송 게이트들로 이루어진다.
상기 제어 신호(CNT)가 제1 논리 상태, 예를 들어, "하이" 논리 레벨이면, 상기 스위치(211)가 턴 온되고 상기 스위치(212)는 턴 오프된다.
따라서, 상기 차동 증폭기(213)가 상기 데이터 스트로브 신호(DQS)와 상기 기준 전압(VREF)을 차동적으로 증폭하고, 상기 차동적으로 증폭된 신호(DO)가 출력된다. 이것은 상기 싱글 모드(SM)에서의 동작이다.
상기 제어 신호(CNT)가 "로우" 논리 레벨이면, 예를 들어, 상기 반전 제어 신호(CNTB)가 "하이" 논리 레벨이면, 상기 스위치(212)가 턴 온되고, 상기 스위치(211)는 턴 오프된다. 따라서, 상기 차동 증폭기(213)는 상기 데이터 스트로브 신호(DQS)와 상기 반전 데이터 스트로브 신호(DQSB)를 차동적으로 증폭하고, 상기 차동적으로 증폭된 신호(DO)가 출력된다. 이것은 상기 듀얼 모드(DM)에서의 동작이다.
도 3a는 본 발명의 일실시예에 따른 상기 스위치들(211, 212)의 블록도이고, 상기 스위치들(211, 212) 각각은 전송 게이트로 실행된다. 도시된 것과 같이, 각각의 전송 게이트는 상기 제어 신호(CNT) 및 상기 반전 제어 신호(CNTB)와 상기 반전 데이터 스트로브 신호(DQSB) 또는 상기 기준 전압(VREF)을 수신한다. 도시된 것과 같이, 본 발명의 대표적인 실시예에 따르면, 상기 전송 게이트들은 상기 제어 신호(CNT)와 상기 반전 제어 신호(CNTB) 펄스의 리딩 에지에 의해 트리거된다. 도 3b는 인버터 게이트에 의해 수행되는 상기 제어 신호(CNT)에서 상기 반전 제어 신호(CNTB)로의 변환을 도시하는 블록도이다.
상술한 본 발명의 대표적인 실시예에 따른 상기 데이터 스트로브 입력 버퍼(13)는 SDRAM과 같은 반도체 메모리 장치에 포함될 수 있다. 상기 데이터 스트로브 입력 버퍼는 또한 상기 제어 신호(CNT)와 상기 반전 제어 신호(CNTB)를 제공하는 제어 회로에 의해 제어될 수 있다.
도 4는 본 발명의 대표적인 실시예에 따른 제어 회로의 블록도이다. 도 4에 도시된 것과 같이, 상기 제어 회로는 모드 레지스터 셋(15)으로 실행된다. 상기 모드 레지스터 셋(15)은 외부의 어드레스 신호(ADD) 및/또는 커맨드 신호를 수신하고, 상기 제어 신호(CNT)와 상기 반전 제어 신호(CNTB)를 발생한다.
즉, 본 발명의 대표적인 실시예에 따른 상기 반도체 메모리 장치에서, 상기 데이터 스트로브 입력 버퍼(13)의 몇몇 모드들, 예를 들어, 상기 SM 및 DM 모드들 중의 하나가 상기 모드 레지스터 셋(15)을 통하여 외부적으로 쉽게 선택된다.
도 5a는 본 발명의 또 다른 대표적인 실시예에 따른 또 다른 제어 회로의 블록도이다. 도 5a에 도시된 것과 같이, 상기 제어 회로는 두 개의 PMOS 트랜지스터들(P3, P4), 하나의 NMOS 트랜지스터(N6), 및 두 개의 인버터들(712, 714) 뿐만 아니라 퓨즈(710)도 포함한다. 도 5b는 도 5a의 회로에 대한 VCCH에 관련한 시간 대 전압 레벨의 그래프를 나타낸다.
도 6은 본 발명의 또 다른 대표적인 실시예에 따른 또 다른 제어 회로의 블록도이다. 도 6에 도시된 것과 같이, 상기 제어 회로는 복수의 본딩 패드들(1410a, 1420a, 1430a)과 인버터(1440a)를 포함한다. VCC 또는 그라운드로의 연결은 상기 제어 신호(CNT)와 상기 반전 제어 신호(CNTB)의 레벨을 결정한다.
도 7은 본 발명의 또 다른 대표적인 실시예에 따른 데이터 스트로브 입력 버퍼(13)의 블록도이다. 도 7의 상기 데이터 스트로브 입력 버퍼(13)는 도 2의 대표적인 실시예의 모든 요소들을 포함할 수 있다. 도 7의 상기 데이터 스트로브 입력 버퍼(13)는 또한 보상 회로(23)와 싱글 차동 증폭기(21)를 포함할 수 있다. 도 7의 대표적인 실시예에서, 상기 보상 회로(23)는 딜레이(231)와 하나 또는 그 이상의 스위치들(232, 233)을 포함할 수 있다. 대표적인 실시예에서, 상기 스위치들(232, 233)은 전송 게이트들로 이루어진다.
상기 제어 신호(CNT)가 제1 논리 상태, 예를 들어, "하이" 논리 레벨이면, 상기 스위치들(211, 232)은 턴 온되고, 상기 스위치들(212, 233)은 턴 오프된다. 따라서, 상기 차동 증폭기(213)는 상기 데이터 스트로브 신호(DQS)와 상기 기준 전압(VREF)을 차동적으로 증폭하고, 상기 차동 증폭된 신호(DO)가 지연 없이 차동 출력 신호(DS)로서 출력된다(싱글 모드 동작). 상기 제어 신호(CNT)가 "로우" 논리 레벨이면, 예를 들어, 상기 제어 신호의 반전 신호(CNTB)가 "하이" 논리 레벨이면, 상기 스위치들(212, 233)은 턴 온되고, 상기 스위치들(211, 232)은 턴 오프된다. 따라서, 상기 차동 증폭기(213)는 상기 데이터 스트로브 신호(DQS)와 그 반전 신호(DQSB)를 차동적으로 증폭하고, 상기 차동적으로 증폭된 신호(DO)가 상기 딜레이(231)를 통하여 소정 시간 동안 지연되어 상기 출력 신호(DS)로서 출력된다(듀얼 모드 동작).
상기 소정 시간은 상기 DM 모드에서 상기 데이터 스트로브 입력 버퍼(13)의 전파 지연 시간이 상기 SM 모드에서의 상기 전파 지연과 실질적으로 동일하도록 설정된다. 즉, 상기 SM 모드에서 상기 차동 증폭기(213)가 상기 데이터 스트로브 신호(DQS)와 상기 기준 전압(VREF)을 차동적으로 증폭할 때의 이득이 상기 DM 모드에서 상기 차동 증폭기(213)가 상기 데이터 스트로브 신호(DQS)와 그 반전 신호(DQSB)를 차동적으로 증폭할 때의 이득 보다 작다.
따라서, 상기 DM 모드에서의 상기 데이터 스트로브 입력 버퍼(13)의 상기 전파 지연 시간은 상기 SM 모드에서의 상기 데이터 스트로브 입력 버퍼(13)의 상기 전파 지연 시간 보다 더 짧다. 그러므로, 본 발명의 다른 대표적인 실시예에 따른 상기 데이터 스트로브 입력 버퍼(13)에서, 상기 DM 모드에서 상기 데이터 스트로브 입력 버퍼(13)의 상기 전파 지연 시간이 상기 SM 모드에서의 상기 전파 지연 시간과 실질적으로 동일하도록, 상기 DM 모드에서 상기 차동적으로 증폭된 신호가 상기 딜레이(231)를 통하여 소정 시간 동안 지연된다. 따라서, 상기 SM 모드에서의 상기 셋업/홀드 시간은 상기 DM 모드에서의 상기 셋업/홀드 시간과 실질적으로 동일하고, 그 결과 상기 데이터 셋업/홀드 마진이 개선된다.
도 8은 본 발명의 대표적인 실시예에 따른 스위치들(232, 233)의 블록도이고, 상기 스위치들(232, 233) 각각은 전송 게이트로 실행된다. 도시된 것과 같이, 각각의 전송 게이트는 상기 차동 증폭 신호(DO), 상기 제어 신호(CNT) 및/또는 상기 반전 제어 신호(CNTB)를 수신하고, 상기 차동 출력 신호(DS)를 출력한다. 또한 도시된 것과 같이, 본 발명의 대표적인 실시예에 따르면, 상기 전송 게이트들은 상기 제어 신호(CNT)와 상기 반전 제어 신호(CNTB) 펄스의 리딩 에지에 의해 트리거된다.
도 9는 본 발명의 하나 또는 그 이상의 대표적인 실시예들에 따라 생성되는 파형들을 나타낸다. 도 9에 도시된 것과 같이, 상기 차동 출력 신호(DS)는 상기 딜레이(231)의 결과로서 상기 SM 모드와 상기 DM 모드에서 실질적으로 동일한 시간에 출력된다. 이것은 상기 DM 모드에서의 상기 차동 출력 신호(DS)가 상기 SM 모드에서의 상기 차동 출력 신호(DS)에 실질적으로 앞서는 도 1에 도시된 파형과 대조된다. 상기 SM 모드와 상기 DM 모드에서 실질적으로 동일한 시간에 상기 차동 출력 신호(DS)를 출력하는 것은 도 1과 비교할 때, 상기 데이터 셋업 시간(tDS)과 상기 데이터 홀드 시간(tDH)의 균일성을 개선한다.
도 10은 본 발명의 또 다른 대표적인 실시예에 따른 데이터 스트로브 입력 버퍼(13)의 블록도이다. 도 10의 상기 데이터 스트로브 입력 버퍼(13)는 도 2의 대표적인 실시예의 모든 요소들을 포함할 수 있다. 도 10의 상기 데이터 스트로브 입력 버퍼(13)는 또한 보상 회로(23)와 싱글 차동 증폭 회로(21)를 포함할 수 있다. 도 10의 상기 데이터 스트로브 입력 버퍼(13)는 또한 보상 회로(23)와 싱글 차동 증폭 회로(21)를 포함할 수 있다. 도 10의 대표적인 실시예에서, 상기 보상 회로(23)는 더미 로드 캐패시터(Cdummy)를 포함할 수 있다. 특히, 상기 데이터 스트로브 신호(DQS)가 입력되는 라인의 로드와 동일한 로드를 갖기 위해, 상기 반전 신호(DQSB)가 입력되는 라인에 상기 더미 로드 캐패시터(Cdummy)가 추가된다.
도 11은 본 발명의 또 다른 대표적인 실시예에 따른 데이터 스트로브 입력 버퍼(13a)의 블록도이다. 도 11을 참조하면, 또 다른 대표적인 실시예에 따른 상기데이터 스트로브 입력 버퍼(13a)는 제1 차동 증폭기(31), 제2 차동 증폭기(32), 및 하나 또는 그 이상의 스위치들(33, 34)을 포함한다. 상기 스위치들(33, 34)은 스위치들(211, 212, 232, 233)에 대하여 상술한 것과 같이 실행될 수 있다.
제1 차동 증폭기(31)는 상기 데이터 스트로브 신호(DQS)와 상기 기준 전압(VREF)을 차동적으로 증폭한다. 상기 제2 차동 증폭기(32)는 상기 데이터 스트로브 신호(DQS)와 상기 반전 데이터 스트로브 신호(DQSB)를 차동적으로 증폭한다.
상기 제어 신호(CNT)가 제1 논리 상태, 예를 들어, "하이" 논리 레벨이면, 상기 스위치(33)가 턴 온되고, 상기 스위치(34)는 턴 오프된다. 그 결과, 상기 제1 차동 증폭기(31)의 상기 출력 신호는 차동 출력 신호(DS)로서 출력된다(싱글 모드). 상기 제어 신호(CNT)가 "로우" 논리 레벨이면, 예를 들어, 상기 제어 신호의 상기 반전 데이터 스트로브 신호(CNTB)가 "하이" 논리 레벨이면, 상기 스위치(33)는 턴 오프되고, 상기 스위치(34)는 턴 온된다. 따라서, 상기 제2 차동 증폭기(32)의 상기 출력 신호는 상기 차동 출력 신호(DS)로서 출력된다(듀얼 모드).
이 대표적인 실시예에서, 상기 제1 차동 증폭기(31)의 유효 이득이 상기 제2 차동 증폭기(32)의 유효 이득과 실질적으로 다르게 설정되어, 상기 DM 모드에서 상기 데이터 스트로브 입력 버퍼(13a)의 상기 전파 지연 시간이 상기 SM 모드에서 상기 데이터 스트로브 입력 버퍼(13a)의 상기 전파 지연 시간과 실질적으로 동일하게 될 수 있다. 상기 SM 모드와 상기 DM 모드에서 실질적으로 동일한 시간에 상기 차동 출력 신호(DS)를 출력하는 것은 상기 데이터 셋업 시간(tDS)과 상기 데이터 홀드 시간(tDH)의 균일성을 개선한다.
도 12는 본 발명의 또 다른 대표적인 실시예에 따른 데이터 스트로브 입력 버퍼(13a)의 블록도이다. 도 12의 상기 데이터 스트로브 입력 버퍼(13a)는 도 11의 대표적인 실시예의 모든 요소들을 포함할 수 있다. 도 12의 상기 데이터 스트로브 입력 버퍼(13a)는 또한 도 7과 관련하여 설명된 것과 같은 딜레이(231)를 포함할 수 있다. 상기 제2 차동 증폭기(32)는 상기 데이터 스트로브 신호(DQS)와 그 반전 신호(DQSB)를 차동적으로 증폭하고, 상기 차동적으로 증폭된 신호는 상기 딜레이(231)를 통하여 소정 시간 동안 지연되어 상기 출력 신호(DS)로서 출력된다(듀얼 모드 동작).
상기 소정 시간은 상기 DM 모드에서 상기 데이터 스트로브 입력 버퍼(13a)의 전파 지연 시간이 상기 SM 모드에서의 전파 지연과 실질적으로 동일하도록 설정된다. 즉, 상기 SM 모드에서 상기 제1 차동 증폭기(31)가 상기 데이터 스트로브 신호(DQS)와 상기 기준 전압(VREF)을 차동적으로 증폭하는데 있어서의 이득이 상기 DM 모드에서 상기 제2 차동 증폭기(32)가 상기 데이터 스트로브 신호(DQS)와 그 반전 신호(DQSB)를 차동적으로 증폭하는데 있어서의 이득 보다 작다.
따라서, 상기 DM 모드에서 상기 데이터 스트로브 입력 버퍼(13a)의 전파 지연 시간은 상기 SM 모드에서 상기 데이터 스트로브 입력 버퍼(13a)의 전파 지연 시간 보다 더 짧다. 그러므로, 본 발명의 다른 대표적인 실시예들에 따른 데이터 스트로브 입력 버퍼(13a)에서, 상기 DM 모드에서 상기 데이터 스트로브 입력 버퍼(13a)의 전파 지연 시간이 상기 SM 모드에서의 상기 전파 지연 시간과 실질적으로 동일하도록, 상기 차동적으로 증폭된 신호가 상기 DM 모드에서 상기 딜레이(231)를 통하여 소정 시간 동안 지연된다. 따라서, 상기 SM 모드에서의 상기 셋업/홀드 시간이 상기 DM 모드에서의 상기 셋업/홀드 시간과 실질적으로 동일하고, 그 결과, 상기 데이터 셋업/홀드 마진이 개선된다.
도 13은 본 발명의 또 다른 대표적인 실시예에 따른 데이터 스트로브 입력 버퍼(13a)의 블록도이다. 도 13의 상기 데이터 스트로브 입력 버퍼(13a)는 도 11의 대표적인 실시예의 모든 요소들을 포함할 수 있다. 도 13의 상기 데이터 스트로브 입력 버퍼(13a)는 또한 도 10과 관련하여 설명된 것과 같은 더미 로드 캐패시터(Cdummy)를 포함할 수 있다. 특히, 상기 데이터 스트로브 신호(DQS)가 입력되는 라인의 로드와 동일한 로드를 갖기 위해, 상기 반전 신호(DQSB)가 입력되는 라인에 상기 더미 로드 캐패시터(Ddummy)가 추가된다. 그 뒤에 상기 제2 차동 증폭기(32)는 상기 데이터 스트로브 신호(DQS)와 그 반전 신호(DQSB)를 차동적으로 증폭한다. 따라서, 상기 SM 모드에서의 상기 셋업/홀드 시간은 상기 DM 모드에서의 상기 셋업/홀드 시간과 실질적으로 동일하고, 그 결과, 상기 데이터 셋업/홀드 마진이 개선된다.
SDRAM과 같은 반도체 메모리 장치는 데이터 스트로브 입력 버퍼, 예를 들어, 데이터 입력 버퍼와는 다른 버퍼들을 포함할 수 있다.
도 14는 본 발명의 대표적인 실시예에 따른 데이터 입력 버퍼(11)의 블록도이다. 상기 데이터 입력 버퍼(11)는 멀티모드 데이터 입력 버퍼, 예를 들어, 싱글모드/듀얼 모드(SM/DM) 더블-유즈 데이터 입력 버퍼이다. 제어 신호(CNT/CNTB)에 응답하여, 상기 데이터 입력 버퍼(11)는 데이터 신호(DQ)와 기준 전압(VREF), 또는 상기 데이터 신호(DQ)와 반전 데이터 신호(DQB)를 차동적으로 증폭한다.
보다 구체적으로, 상기 데이터 입력 버퍼(11)는 차동 증폭 회로(21)를 포함한다. 상기 차동 증폭 회로(21)는 하나 또는 그 이상의 스위치들(21, 212)과, 차동 증폭기(213)를 더 포함한다. 대표적인 실시예에서, 상기 스위치들(211, 212)은 전송 게이트들로 이루어진다.
상기 제어 신호(CNT)가 제1 논리 상태, 예를 들어, "하이" 논리 레벨이면, 상기 스위치(211)가 턴 온되고, 상기 스위치(212)는 턴 오프된다. 따라서, 상기 차동 증폭기(213)는 상기 데이터 신호(DQ)와 상기 기준 전압(VREF)을 차동적으로 증폭하고, 상기 차동 증폭 신호(DO)가 출력된다. 이것은 상기 싱글 모드(SM)에서의 동작이다.
상기 제어 신호(CNT)가 "로우" 논리 레벨이면, 예를 들어, 상기 반전 제어 신호(CNTB)가 "하이" 논리 레벨이면, 상기 스위치(212)가 턴 온되고 상기 스위치(211)는 턴 오프된다. 따라서, 상기 차동 증폭기(213)는 상기 데이터 신호(DQ)와 상기 반전 데이터 신호(DQB)를 차동적으로 증폭하고, 상기 차동적으로 증폭된 신호(DO)가 출력된다. 이것은 상기 듀얼 모드(DM)에서의 동작이다.
상술한 본 발명의 대표적인 실시예들에 따른 상기 데이터 입력 버퍼(11)는 SDRAM과 같은 반도체 메모리 장치에 포함될 수 있다. 상기 데이터 입력 버퍼(11)는 또한 상기 제어 신호(CNT)와 상기 반전 제어 신호(CNTB)를 제공하는 제어 회로에의해 제어될 수 있다.
상기 데이터 스트로브 입력 버퍼(13, 13a)의 다양한 대표적인 실시예들, 즉, 도 4, 도 5a 및 도 6의 전형적인 제어 회로들과 관련하여 상술한 각각의 상기 제어 회로들 또한 데이터 입력 버퍼에 적용될 수 있다.
예를 들어, 상기 데이터 입력 버퍼의 상기 제어 회로는 상기 모드 레지스터 셋(15)으로 실행될 수 있고, 퓨즈(710), 두 개의 PMOS 트랜지스터들(P3, P4), 하나의 NMOS 트랜지스터(N6), 및 두 개의 인버터들(712, 714)로 실행될 수 있고, 또는 복수의 본딩 패드들(1410a, 1420a, 1430a)과 인버터(1440a)로 실행될 수 있다.
도 15는 본 발명의 또 다른 대표적인 실시예에 따른 데이터 입력 버퍼(11)의 블록도이다. 도 15의 상기 데이터 입력 버퍼(11)는 도 14의 대표적인 실시예의 모든 요소들을 포함할 수 있다. 도 15의 상기 데이터 입력 버퍼(11)는 또한 보상 회로(23)와 싱글 차동 증폭기(213)를 포함할 수 있다. 도 15의 대표적인 실시예에서, 상기 보상 회로(23)는 딜레이(231)와, 하나 또는 그 이상의 스위치들(232, 233)을 포함할 수 있다. 대표적인 실시예에서, 상기 스위치들(232, 233)은 전송 게이트들로 이루어진다.
상기 제어 신호(CNT)가 제1 논리 상태, 예를 들어, "하이" 논리 레벨이면, 상기 스위치들(211, 232)이 턴 온되고 상기 스위치들(212, 233)은 턴 오프된다. 따라서, 상기 차동 증폭기(213)는 상기 데이터 신호(DQ)와 상기 기준 전압(VREF)을 차동적으로 증폭하고, 상기 차동 증폭된 신호(DO)가 딜레이 없이 차동 출력 신호(DIN)로서 출력된다(싱글 모드 동작). 상기 제어 신호(CNT)가 "로우" 논리 레벨이면, 예를 들어, 상기 제어 신호의 반전 신호(CNTB)가 "하이" 논리 레벨이면, 상기 스위치들(212, 233)이 턴 온되고, 상기 스위치들(211, 232)이 턴 오프된다. 따라서, 상기 차동 증폭기(213)는 상기 데이터 신호(DQ)와 그 반전 신호(DQB)를 차동적으로 증폭하고, 상기 차동적으로 증폭된 신호(DO)가 상기 딜레이(231)를 통하여 소정 시간 동안 지연되어, 상기 출력 신호(DIN)로서 출력된다(듀얼 모드 동작).
상기 소정 시간은 상기 DM 모드에서의 상기 데이터 입력 버퍼(11)의 상기 전파 지연 시간이 상기 SM 모드에서의 상기 전파 지연과 실질적으로 동일하도록 설정된다. 즉, 상기 SM 모드에서 상기 차동 증폭기(213)가 상기 데이터 신호(DQ)와 상기 기준 전압(VREF)을 차동적으로 증폭하는데 있어서의 이득이 상기 DM 모드에서 상기 차동 증폭기(213)가 상기 데이터 신호(DQ)와 그 반전 신호(DQB)를 차동적으로 증폭하는데 있어서의 이득보다 작다.
따라서, 상기 DM 모드에서 상기 데이터 입력 버퍼(11)의 상기 전파 지연 시간은 상기 SM 모드에서 상기 데이터 입력 버퍼(11)의 상기 전파 지연 시간 보다 짧다. 그러므로, 본 발명의 다른 대표적인 실시예에 따른 상기 데이터 입력 버퍼(11)에서, 상기 DM 모드에서의 상기 데이터 입력 버퍼(11)의 전파 지연 시간이 상기 SM 모드에서의 상기 전파 지연 시간과 실질적으로 동일하도록, 상기 DM 모드에서 상기 차동적으로 증폭된 신호가 상기 딜레이(231)를 통하여 소정 시간 동안 지연된다. 따라서, 상기 SM 모드에서의 상기 셋업/홀드 시간이 상기 DM 모드에서의 상기 셋업/홀드 시간과 실질적으로 동일하고, 그 결과, 상기 데이터 셋업/홀드 마진이 개선된다.
도 16은 본 발명의 또 다른 대표적인 실시예에 따른 데이터 입력 버퍼(11)의 블록도이다. 도 16의 상기 데이터 입력 버퍼(11)는 도 14의 대표적인 실시예의 모든 요소들을 포함할 수 있다. 도 16의 상기 데이터 입력 버퍼(11)는 또한 보상 회로(23)와 싱글 차동 증폭기(21)를 포함할 수 있다. 도 16의 대표적인 실시예에서, 상기 보상 회로(23)는 더미 로드 캐패시터(Cdummy)를 포함할 수 있다. 특히, 상기 데이터 신호(DQ)가 입력되는 라인의 로드와 동일한 로드를 갖기 위해, 상기 반전 신호(DQB)가 입력되는 라인에 상기 더미 로드 캐패시터(Cdummy)가 추가된다.
도 17은 본 발명의 또 다른 대표적인 실시예에 따른 데이터 입력 버퍼(11a)의 블록도이다. 도 17을 참조하면, 또 다른 대표적인 실시예에 따른 상기 데이터 입력 버퍼(11a)는 제1 차동 증폭기(31), 제2 차동 증폭기(32), 및 하나 또는 그 이상의 스위치들(33, 34)을 포함한다. 상기 스위치들(33, 34)은 스위치들(211, 212, 232, 233)과 관련하여 상술한 것과 같이 실행될 수 있다.
상기 제1 차동 증폭기(31)는 상기 데이터 신호(DQ)와 상기 기준 전압(VREF)을 차동적으로 증폭한다. 상기 제2 차동 증폭기(32)는 상기 데이터 신호(DQ)와 상기 반전 데이터 신호(DQB)를 차동적으로 증폭한다.
상기 제어 신호(CNT)가 제1 논리 상태, 예를 들어, "하이" 논리 레벨이면, 상기 스위치(33)가 턴 온되고, 상기 스위치(34)는 턴 오프된다. 그 결과, 상기 제1 차동 증폭기(31)의 출력 신호가 상기 차동 출력 신호(DIN)로서 출력된다(싱글 모드). 상기 제어 신호(CNT)가 "로우" 논리 레벨이면, 예를 들어, 상기 제어 신호의반전 데이터 신호(CNTB)가 "하이" 논리 레벨이면, 상기 스위치(33)가 턴 오프되고, 상기 스위치(34)는 턴 온된다. 따라서, 상기 제2 차동 증폭기(32)의 출력 신호가 상기 차동 출력 신호(DIN)로서 출력된다(듀얼 모드).
이 대표적인 실시예에서, 상기 제1 차동 증폭기(31)의 유효 이득은 상기 제2 차동 증폭기(32)의 유효 이득과 실질적으로 다르게 설정되고, 상기 DM 모드에서 상기 데이터 입력 버퍼(11a)의 전파 지연 시간은 상기 SM 모드에서 상기 데이터 입력 버퍼(11a)의 전파 지연 시간과 실질적으로 동일하게 될 수 있다. 상기 SM 모드와 상기 DM 모드에서 실질적으로 동일한 시간에 상기 차동 출력 신호(DIN)를 출력하는 것은 상기 데이터 셋업 시간(tDS)과 상기 데이터 홀드 시간(tDH)의 균일성을 개선한다.
도 18은 본 발명의 또 다른 대표적인 실시예에 따른 데이터 입력 버퍼(11a)의 블록도이다. 도 18의 상기 데이터 입력 버퍼(11a)는 도 14의 대표적인 실시예의 모든 요소들을 포함할 수 있다. 도 18의 상기 데이터 입력 버퍼(11a)는 또한 도 15와 관련하여 설명된 것과 같은 딜레이(231)를 포함할 수 있다. 상기 제2 차동 증폭기(32)는 상기 데이터 신호(DQ)와 그 반전 신호(DQB)를 차동적으로 증폭하고, 상기 차동적으로 증폭된 신호는 상기 딜레이(231)를 통하여 소정 시간 동안 지연되어, 상기 출력 신호(DIN)로서 출력된다(듀얼 모드 동작).
상기 소정 시간은 상기 DM 모드에서 상기 데이터 입력 버퍼(11a)의 상기 전파 지연 시간이 상기 SM 모드에서의 상기 전파 지연 시간과 실질적으로 동일하도록 설정된다. 즉, 상기 SM 모드에서 상기 제1 차동 증폭기(31)가 상기 데이터신호(DQ)와 상기 기준 전압(VREF)을 차동적으로 증폭하는데 있어서의 이득이 상기 DM 모드에서 상기 제2 차동 증폭기(32)가 상기 데이터 신호(DQ)와 그 반전 신호(DQB)를 차동적으로 증폭하는데 있어서의 이득 보다 작다.
따라서, 상기 DM 모드에서 상기 데이터 입력 버퍼(11a)의 상기 전파 지연 시간이 상기 SM 모드에서 상기 데이터 입력 버퍼(11a)의 상기 전파 지연 시간 보다 짧다. 그러므로, 본 발명의 다른 대표적인 실시예에 따른 상기 데이터 입력 버퍼(11a)에서, 상기 DM 모드에서의 상기 데이터 입력 버퍼(11a)의 상기 전파 지연 시간이 상기 SM 모드에서의 상기 전파 지연 시간과 실질적으로 동일하도록, 상기 DM 모드에서 상기 차동적으로 증폭된 신호가 상기 딜레이(231)를 통하여 소정 시간 동안 지연된다. 따라서, 상기 SM 모드에서의 상기 셋업/홀드 시간이 상기 DM 모드에서의 상기 셋업/홀드 시간과 실질적으로 동일하고, 그 결과, 상기 데이터 셋업/홀드 마진이 개선된다.
도 19는 본 발명의 또 다른 대표적인 실시예에 따른 데이터 입력 버퍼(11a)의 블록도이다. 도 19의 상기 데이터 입력 버퍼(11a)는 도 14의 대표적인 실시예의 모든 요소들을 포함할 수 있다.
도 19의 상기 데이터 입력 버퍼(11a)는 또한, 도 16과 관련하여 설명된 것과 같은 더미 로드 캐패시터(Cdummy)를 포함할 수 있다. 특히, 상기 데이터 스트로브 신호(DQ)가 입력되는 라인의 로드와 동일한 로드를 갖기 위해, 상기 반전 신호(DQB)가 입력되는 라인에 상기 더미 로드 캐패시터(Cdummy)가 추가된다. 그 뒤에, 상기제2 차동 증폭기(32)는 상기 데이터 신호(DQ)와 그 반전 신호(DQB)를 차동적으로 증폭한다. 따라서, 상기 SM 모드에서의 상기 셋업/홀드 시간은 상기 DM 모드에서의 상기 셋업/홀드 시간과 실질적으로 동일하고, 그 결과, 상기 데이터 셋업/홀드 마진이 개선된다.
도 20은 본 발명의 또 다른 대표적인 실시예에 따른 반도체 메모리 장치(1)의 블록도이다. 상기 반도체 메모리 장치(1)는 상기 데이터 입력 버퍼(11, 11a)와, 데이터 스트로브 입력 버퍼(13, 13a)와, 모드 레지스터 셋(MRS)(15)과 같은 제어 회로, 및 데이터 기입 회로(17)를 포함할 수 있다.
상기 데이터 입력 버퍼(11, 11a)는 데이터(DQ)를 수신하고 버퍼링한다. 상기 데이터 스트로브 입력 버퍼(13, 13a)는 싱글 모드/듀얼 모드(SM/DM) 더블-유즈 데이터 버퍼와 같은 멀티모드 버퍼일 수 있다. 상기 모드 레지스터 셋(15)으로부터 출력되는 제어 신호(CNT/CNTB)에 응답하여, 상기 데이터 스트로브 입력 버퍼(13)는 데이터 스트로브 신호(DQS)와 기준 전압(VREF), 또는 상기 데이터 스트로브 신호(DQS)와 그 반전 신호(DQSB)를 차동적으로 증폭한다. 상기 모드 레지스터 셋(15)은 외부 어드레스 신호(ADD) 및/또는 외부 커맨드 신호를 수신하고, 상기 제어 신호(CNT/CNTB)를 발생한다.
즉, 본 발명의 대표적인 실시예에 따른 상기 반도체 메모리 장치(1)에서, 상기 데이터 스트로브 입력 버퍼(13, 13a)의 두 개의 모드들인, 상기 SM 과 DM 모드들 중 하나가 상기 모드 레지스터 셋(15)을 통하여 외부적으로 선택되어, 상기 데이터 스트로브 입력 버퍼(13, 13a)가 동작한다. 상기 SM 모드에서 상기 데이터 스트로브 신호(DQS)와 상기 기준 전압(VREF)이 차동적으로 증폭되면, 상기 데이터 스트로브 입력 버퍼(13)는 상기 차동적으로 증폭된 신호를 지연 없이 출력하고, 상기 DM 모드에서 상기 데이터 스트로브 신호(DQS)와 그 반전 신호(DQSB)가 차동적으로 증폭되면, 상기 차동적으로 증폭된 신호를 소정 시간 지연시킨 후 출력한다.
보다 구체적으로, 상기 SM 모드와 DM 모드에서 실질적으로 일정한 셋업/홀드 시간을 유지하기 위해, 상기 데이터 스트로브 입력 버퍼(13)의 입력 단자에서 출력 단자로의 상기 전파 지연 시간은 상기 SM 모드와 DM 모드에서 실질적으로 일정해야 한다. 그러나, 상기 SM 모드에서 상기 데이터 스트로브 입력 버퍼(13)에 포함되는 차동 증폭기의 이득은 상기 DM 모드에서의 이득과 다르다. 즉, 상기 SM 모드에서 상기 차동 증폭기가 상기 데이터 스트로브 신호(DQS)와 상기 기준 전압(VREF)을 차동적으로 증폭하는데 있어서의 이득이 상기 DM 모드에서 상기 차동 증폭기가 상기 데이터 스트로브 신호(DQS)와 그 반전 신호(DQSB)를 차동적으로 증폭하는데 있어서의 이득 보다 작다. 따라서, 상기 DM 모드에서 상기 데이터 스트로브 입력 버퍼(13)의 상기 전파 지연 시간이 상기 SM 모드에서 상기 데이터 스트로브 입력 버퍼(13)의 상기 전파 지연 시간 보다 짧다.
그러므로, 상술한 것과 같이 본 발명의 다양한 대표적인 실시예들에서, 상기 DM 모드에서 상기 데이터 스트로브 입력 버퍼(13)의 전파 지연 시간이 상기 SM 모드에서의 상기 전파 지연 시간과 실질적으로 동일하도록, 상기 차동적으로 증폭된 신호가 상기 DM 모드에서 소정 시간 동안 지연된다. 따라서, 상기 SM 모드에서의 상기 셋업/홀드 시간이 상기 DM 모드에서의 상기 셋업/홀드 시간과 실질적으로 동일하게 되고, 상기 데이터의 셋업/홀드 마진이 개선된다.
상술한 것과 같이, 상기 데이터 스트로브 입력 버퍼(13)는 상기 모드 레지스터 셋(15)에 의해 제어된다. 상기 모드 레지스터 셋(15)은 상기 반도체 메모리 장치(1)의 외부 어드레스 신호(ADD)에 의해 설정될 수 있고, 상기 데이터 스트로브 입력 버퍼(13)를 제어하는 제어 신호(CNT/CNTB)를 발생할 수 있다. 상기 모드 레지스터 셋(15)의 출력 신호가 제1 논리 상태이면, 상기 데이터 스트로브 입력 버퍼(13)는 상기 데이터 스트로브 신호(DQS)와 기준 전압(VREF)을 차동적으로 증폭하고, 상기 차동적으로 증폭된 신호를 지연 없이 출력한다. 상기 모드 레지스터 셋(15)의 출력 신호가 제2 논리 상태이면, 상기 데이터 스트로브 신호 입력 버퍼(13)는 상기 데이터 스트로브 신호(DQS)와 그 반전 신호(DQSB)를 차동적으로 증폭하고, 상기 차동적으로 증폭된 신호를 소정 시간 지연 후 출력한다.
도 20에 도시된 것과 같이, 상기 데이터 기입 회로(17)는 상기 데이터 스트로브 입력 버퍼(13)의 출력 신호에 응답하여, 상기 데이터 입력 버퍼(11)의 출력 신호(DIN)를 래치한다. 상기 데이터 기입 회로(17)는 제1 래치(17a)와 제2 래치(17b)를 포함할 수 있다. 상기 제1 래치(17a)는 상기 데이터 스트로브 입력 버퍼(13)의 출력 신호(DS)의 라이징 에지에 응답하여, 상기 데이터 입력 버퍼(11)의 출력 신호(DIN)의 짝수 데이터를 래치하고, 상기 제2 래치(17b)는 상기 데이터 스트로브 입력 버퍼(13)의 출력 신호의 폴링 에지에 응답하여, 상기 데이터 입력 버퍼(11)의 출력 신호(DIN)의 홀수 데이터를 래치한다. 그 결과, 상기 반도체 장치(1)는 DDR 동기식 DRAM으로서 동작한다. 도 21은 상기 반도체 메모리 장치(1)의 DDR 동작 동안 상기 데이터 스트로브 신호(DQS)와 상기 데이터 신호(DQ)의 출력을 나타낸다.
도 22는 본 발명의 대표적인 실시예에 따른 상기 데이터 기입 회로(17)의 블록도이다. 상기 래치 회로는 상기 데이터 스트로브 입력 버퍼(13)의 출력 신호(DS)의 라이징 에지에 응답하여, 상기 데이터 입력 버퍼(11)의 출력 신호(DIN)의 짝수 데이터를 래치하는 제1 래치(17a)와, 상기 데이터 스트로브 입력 버퍼(13)의 출력 신호(DS)의 폴링 에지에 응답하여, 상기 데이터 입력 버퍼(11)의 출력 신호(DIN)의 홀수 데이터를 래치하는 제2 래치(17b)를 포함할 수 있다.
상기 제1 래치(17a)는 선택적으로 배열되는 복수의 래치들(217a)과 복수의 스위치들(229a)을 포함할 수 있다. 추가로, 상기 제1 래치(17a)의 상기 복수의 스위치들(229a)은 상기 차동 출력 신호(DS)의 반전 신호의 리딩 및 폴링 에지에서 트리거되도록(DDR 동작) 배열된다. 상기 제1 스위치(229a)는 상기 데이터 입력 버퍼(11)의 출력 신호(DIN)의 짝수 데이터를 수신하고, 상기 출력 신호(DIN)의 짝수 데이터를 상기 복수의 래치들(217a) 중 상기 제1 래치에 전달한다.
상기 제2 래치(17b)는 선택적으로 배열되는 복수의 래치들(217b)과 복수의 스위치들(229b)을 포함할 수 있다. 추가로, 상기 제2 래치(17b)의 상기 복수의 스위치들(229b)은 상기 차동 출력 신호(DS)의 반전 신호의 리딩 및 폴링 에지에서 트리거되도록(DDR 동작) 배열된다. 상기 제1 스위치(229b)는 상기 데이터 입력 버퍼(11)의 출력 신호(DIN)의 홀수 데이터를 수신하고, 상기 출력 신호(DIN)의 홀수 데이터를 상기 복수의 래치들(217b) 중 제1 래치에 전달한다.
도 23은 본 발명의 또 다른 대표적인 실시예에 따른 반도체 메모리 장치(1)의 블록도이다. 상기 반도체 메모리 장치(1)는 데이터 입력 버퍼(11, 11a), 데이터 스트로브 입력 버퍼(13, 13a), 모드 레지스터 셋(MRS)(15)과 같은 제어 회로, 및 데이터 기입 회로(17)를 포함할 수 있다. 도 23에 도시된 대표적인 실시예에서, 상기 데이터 입력 버퍼(11, 11a)와 데이터 스트로브 입력 버퍼(13, 13a)는 싱글 모드/듀얼 모드(SM/DM) 더블-유즈 데이터 버퍼와 같은 멀티모드 버퍼들이고, 모두 상기 제어 신호(CNT/CNTB)에 의해 제어된다.
본 발명이 대표적인 실시예들을 참조하여 설명되었지만, 본 발명의 정신과 범위를 벗어나지 않고 상기 설명된 실시예들의 변경들이 이루어질 수 있다는 것이 당업계에서 숙련된 자들에게 명백해질 것이다.
상술한 바와 같이 본 발명에 따른 전파 지연 시간을 제어하는 멀티모드 데이터 버퍼 및 그 제어 방법은 SM 모드에서의 셋업/홀드 시간과 DM 모드에서의 셋업/홀드 시간을 실질적으로 동일하게 하여 SM/DM 듀얼-유즈 데이터 버퍼의 데이터 셋업/홀드 마진을 개선하는 장점이 있다.

Claims (47)

  1. 제어 신호의 레벨에 따라 반전 데이터 스트로브 신호 또는 기준 전압을 각각 통과시키는 적어도 두 개의 스위치들; 및
    데이터 스트로브 신호와 상기 반전 데이터 스트로브 신호 또는 상기 기준 전압을 수신하고 차동 증폭 신호를 출력하는 차동 증폭기를 구비하는 차동 증폭기 회로를 포함하는 것을 특징으로 하는 데이터 스트로브 입력 버퍼.
  2. 제1항에 있어서,
    상기 차동 증폭 신호는 상기 제어 신호에 응답하여 두 개의 전송 패스를 통하여 적어도 두 개의 데이터 스트로브 신호들로서 출력 단자들에 전송되는 것을 특징으로 하는 데이터 스트로브 입력 버퍼.
  3. 제1항에 있어서,
    상기 데이터 스트로브 입력 버퍼는 싱글 모드와 듀얼 모드 모두에서 동작 가능하고,
    상기 싱글 모드에서, 상기 기준 전압은 상기 적어도 두 개의 스위치들 중 제1 스위치에 인가되고, 상기 제어 신호의 레벨은 제1 논리 상태이고,
    상기 듀얼 모드에서, 상기 반전 데이터 스트로브 신호는 상기 적어도 두 개의 스위치들 중 제2 스위치에 제공되고, 상기 제어 신호의 레벨은 제2 논리 상태인 것을 특징으로 하는 데이터 버퍼.
  4. 제2항의 데이터 스트로브 입력 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 데이터 스트로브 입력 버퍼에 상기 제어 신호를 출력하는 제어 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제어 회로는 외부의 커맨드와 어드레스를 수신하고 상기 제어 신호를 발생하는 모드 레지스터 셋을 포함하고,
    상기 제어 신호의 레벨이 상기 반도체 메모리 장치의 모드를 결정하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 제어 회로는 퓨즈를 구비하는 퓨즈 회로를 포함하고,
    상기 퓨즈의 상태는 상기 제어 신호의 레벨을 결정하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서,
    상기 제어 회로는 본딩 패드 회로를 포함하고,
    VCC 또는 그라운드로의 연결이 상기 제어 신호의 레벨을 결정하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제4항에 있어서, 상기 차동 증폭기는,
    싱글 차동 증폭기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 반도체 메모리 장치는,
    적어도 두 개의 데이터 스트로브 신호들 각각이 실질적으로 동일한 지연 시간을 갖도록, 상기 반전 데이터 스트로브 신호, 상기 기준 전압, 또는 상기 데이터 스트로브 신호, 또는 상기 차동 증폭 신호 중 하나를 보상하는 보상 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 보상 회로는 상기 차동 증폭기 회로로부터 차동 증폭 신호를 수신하는 지연 회로를 포함하고,
    상기 지연 회로는 상기 차동 증폭 신호를 지연시키는 딜레이, 상기 제어 신호의 레벨에 따라 상기 적어도 두 개의 데이터 스트로브 신호들 중 하나로서, 상기 차동 증폭 신호 또는 상기 지연된 차동 증폭 신호를 통과시키는 적어도 두 개의 추가의 스위치들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에 있어서, 상기 보상 회로는,
    상기 반전 데이터 스트로브 신호, 상기 기준 전압, 또는 상기 데이터 스트로브 신호에 적용되는 더미 로드를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제4항에 있어서, 상기 차동 증폭기는,
    적어도 두 개의 차동 증폭기들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    적어도 두 개의 데이터 스트로브 신호들 각각이 실질적으로 동일한 지연 시간을 갖도록, 상기 적어도 두 개의 차동 증폭기들 중 제1 차동 증폭기의 이득이 상기 적어도 두 개의 차동 증폭기들 중 제2 차동 증폭기의 이득과 실질적으로 다른 것을 특징으로 하는 반도체 메모리 장치.
  15. 제13항에 있어서,
    상기 적어도 두 개의 차동 증폭기들 중 제1 차동 증폭기의 이득은 상기 적어도 두 개의 차동 증폭기들 중 제2 차동 증폭기의 이득과 실질적으로 동일한 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 반도체 메모리 장치는,
    적어도 두 개의 데이터 스트로브 신호들 각각이 실질적으로 동일한 지연 시간을 갖도록, 상기 반전 데이터 스트로브 신호, 상기 기준 전압, 또는 상기 데이터스트로브 신호 중 하나, 또는 적어도 두 개의 다른 차동 증폭 신호들 중 하나 를 보상하는 보상 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 보상 회로는 상기 차동 증폭기 회로로부터 상기 차동 증폭 신호를 수신하는 지연 회로를 포함하고,
    상기 지연 회로는 상기 차동 증폭 신호를 지연시키는 딜레이와, 상기 제어 신호의 레벨에 따라 적어도 두 개의 데이터 스트로브 신호들 중 하나로서, 상기 차동 증폭 신호 또는 상기 지연된 차동 증폭 신호를 통과시키는 적어도 두 개의 추가의 스위치들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제16항에 있어서, 상기 보상 회로는,
    상기 반전 데이터 스트로브 신호, 상기 기준 전압, 또는 상기 데이터 스트로브 신호에 적용되는 더미 로드를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제어 신호의 레벨에 따라 반전 데이터 신호 또는 기준 전압을 각각 통과시키는 적어도 두 개의 스위치들; 및
    데이터 신호와 상기 반전 데이터 신호 또는 상기 기준 전압을 수신하고 차동 증폭 신호를 출력하는 차동 증폭기를 포함하는 차동 증폭기 회로를 구비하는 것을특징으로 하는 데이터 입력 버퍼.
  20. 제19항에 있어서,
    상기 데이터 입력 버퍼는 싱글 모드와 듀얼 모드에서 동작 가능하고,
    상기 싱글 모드에서, 상기 기준 전압이 상기 적어도 두 개의 스위치들 중 제1 스위치에 인가되고, 상기 제어 전압의 레벨이 제1 논리 상태이고,
    상기 듀얼 모드에서, 상기 반전 데이터 신호가 상기 적어도 두 개의 스위치들 중 제2 스위치에 제공되고, 상기 제어 신호의 레벨이 제2 논리 상태인 것을 특징으로 하는 데이터 입력 버퍼.
  21. 제19항의 데이터 입력 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제21항에 있어서,
    상기 데이터 입력 버퍼에 상기 제어 신호를 출력하는 제어 회로를 더 포함하고,
    상기 차동 증폭 신호는 상기 제어 신호에 응답하여 두 개의 전송 패스를 통하여 적어도 두 개의 데이터 입력 신호들로서 출력 단자들에 전송되는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제22항에 있어서,
    상기 제어 회로는 외부의 커맨드와 어드레스를 수신하고 상기 제어 신호를 발생하는 모드 레지스터 셋을 포함하고,
    상기 제어 신호의 레벨은 상기 반도체 메모리 장치의 모드를 결정하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제22항에 있어서,
    상기 제어 회로는 퓨즈를 구비하는 퓨즈 회로를 포함하고,
    상기 퓨즈의 상태는 상기 제어 신호의 레벨을 결정하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제22항에 있어서,
    상기 제어 회로는 본딩 패드 회로를 포함하고,
    VCC 또는 그라운드로의 연결이 상기 제어 신호의 레벨을 결정하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제21항에 있어서, 상기 차동 증폭기는,
    싱글 차동 증폭기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제26항에 있어서, 상기 반도체 메모리 장치는,
    적어도 두 개의 데이터 입력 신호들 각각이 실질적으로 동일한 지연 시간을 갖도록, 상기 반전 데이터 신호, 상기 기준 전압, 또는 상기 데이터 신호, 또는 상기 차동 증폭 신호 중 하나를 보상하는 보상 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제27항에 있어서,
    상기 보상 회로는 상기 차동 증폭기 회로로부터 차동 증폭 신호를 수신하는 지연 회로를 포함하고,
    상기 지연 회로는 상기 차동 증폭 신호를 지연시키는 딜레이와, 상기 제어 신호의 레벨에 따라 적어도 두 개의 차동 출력 신호들 중 하나로서, 상기 차동 증폭 신호 또는 상기 지연된 차동 증폭 신호를 통과시키는 적어도 두 개의 추가의 스위치들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제27항에 있어서, 상기 보상 회로는,
    상기 반전 데이터 신호, 상기 기준 전압, 또는 상기 데이터 신호 중 하나에 적용되는 더미 로드를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제21항에 있어서, 상기 차동 증폭기는,
    적어도 두 개의 차동 증폭기들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제30항에 있어서,
    적어도 두 개의 데이터 입력 신호들 각각이 실질적으로 동일한 지연 시간을 갖도록, 상기 적어도 두 개의 차동 증폭기들 중 제1 차동 증폭기의 이득이 상기 적어도 두 개의 차동 증폭기들 중 제2 차동 증폭기의 이득과 실질적으로 다른 것을 특징으로 하는 반도체 메모리 장치.
  32. 제30항에 있어서, 상기 적어도 두 개의 차동 증폭기들 중 제1 차동 증폭기의 이득이 상기 적어도 두 개의 차동 증폭기들 중 제2 차동 증폭기의 이득과 실질적으로 동일한 것을 특징으로 하는 반도체 메모리 장치.
  33. 제32항에 있어서, 상기 차동 증폭기는,
    적어도 두 개의 데이터 입력 신호들 각각이 실질적으로 동일한 지연 시간을 갖도록, 상기 반전 데이터 신호, 상기 기준 전압, 또는 상기 데이터 신호 중 하나, 또는 적어도 두 개의 다른 차동 증폭 신호들 중 하나를 보상하는 보상 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  34. 제33항에 있어서,
    상기 보상 회로는 상기 차동 증폭기 회로로부터 상기 차동 증폭 신호를 수신하는 지연 회로를 포함하고,
    상기 지연 회로는 상기 차동 증폭 신호를 지연시키는 딜레이와, 상기 제어 신호의 레벨에 따라 상기 적어도 두 개의 데이터 입력 신호들 중 하나로서, 상기 차동 증폭 신호 또는 상기 지연된 차동 증폭 신호를 통과시키는 적어도 두 개의 추가의 스위치들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  35. 제33항에 있어서, 상기 보상 회로는,
    상기 반전 데이터 신호, 상기 기준 전압, 또는 상기 데이터 신호 중 하나에 적용되는 더미 로드를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  36. 제어 신호의 레벨에 따라 반전 데이터 신호 또는 기준 전압을 각각 통과시키는 적어도 두 개의 스위치들과, 데이터 신호와 상기 반전 데이터 신호 또는 상기 기준 전압을 수신하고 상기 제어 신호에 응답하여 차동적으로 증폭된 데이터 입력 신호를 출력하는 차동 증폭기를 포함하는 데이터 입력 버퍼;
    상기 제어 신호의 레벨에 따라 반전 데이터 스트로브 신호 또는 기준 전압을 통과시키는 적어도 두 개의 스위치들과, 데이터 스트로브 신호와 상기 반전 데이터 스트로브 신호 또는 상기 기준 전압을 수신하고 상기 제어 신호에 응답하여 차동적으로 증폭된 데이터 스트로브 신호를 출력하는 차동 증폭기를 포함하는 데이터 스트로브 입력 버퍼;
    상기 제어 신호를 상기 데이터 입력 버퍼와 상기 데이터 스트로브 입력 버퍼에 출력하는 제어 회로; 및
    상기 데이터 입력 버퍼로부터 상기 데이터 입력 신호를 수신하고, 상기 데이터 스트로브 신호의 라이징 에지에 응답하여 제1 래치에 상기 데이터 입력 신호의 짝수 데이터를 기입하고, 상기 데이터 스트로브 신호의 폴링 에지에 응답하여 제2 래치에 상기 데이터 입력 신호의 홀수 데이터를 기입하는 데이터 기입 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  37. 제36항에 있어서, 상기 제1 래치는,
    선택적으로 배열되는 복수의 래치들과 복수의 스위치들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  38. 제37항에 있어서, 상기 복수의 스위치들은,
    상기 데이터 스트로브 신호의 반전 신호의 리딩 및 폴링 에지에서 트리거되도록 배열되는 것을 특징으로 하는 반도체 메모리 장치.
  39. 제38항에 있어서, 제1 스위치는,
    상기 데이터 입력 버퍼의 출력 신호의 짝수 데이터를 수신하고, 상기 출력 신호의 짝수 데이터를 상기 복수의 래치들 중 제1 래치에 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  40. 제36항에 있어서, 상기 제2 래치는,
    선택적으로 배열되는 복수의 래치들과 복수의 스위치들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  41. 제40항에 있어서, 상기 복수의 스위치들은,
    상기 데이터 스트로브 신호의 반전 신호의 리딩 및 폴링 에지에서 트리거되도록 배열되는 것을 특징으로 하는 반도체 메모리 장치.
  42. 제41항에 있어서, 제1 스위치는,
    상기 데이터 입력 버퍼의 상기 출력 신호의 홀수 데이터를 수신하고, 상기 출력 신호의 홀수 데이터를 복수의 래치들 중 제1 래치에 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  43. 제어 신호의 레벨에 따라 반전 데이터 스트로브 신호 또는 기준 전압을 각각 수신하는 단계;
    데이터 스트로브 신호를 수신하는 단계; 및
    적어도 두 개의 다른 차동적으로 증폭된 데이터 스트로브 신호들을 증폭하여 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 전파 지연 시간 제어 방법.
  44. 제43항에 있어서,
    싱글 모드에서, 상기 기준 전압이 수신되고, 상기 제어 신호의 레벨은 제1 논리 상태이고,
    듀얼 모드에서, 상기 반전 데이터 스트로브 신호가 수신되고, 상기 제어 신호의 레벨은 제2 논리 상태인 것을 특징으로 하는 반도체 메모리의 전파 지연 시간 제어 방법.
  45. 제44항에 있어서, 상기 제어 신호는 외부의 소스로부터 수신되는 것을 특징으로 하는 반도체 메모리의 전파 지연 시간 제어 방법.
  46. 제44항에 있어서,
    외부의 커맨드와 어드레스를 수신하고 상기 제어 신호를 발생하는 단계를 더 포함하고,
    상기 제어 신호의 레벨은 상기 반도체 메모리의 동작 모드를 결정하는 것을 특징으로 하는 반도체 메모리의 전파 지연 시간 제어 방법.
  47. 제어 신호의 레벨에 따라 반전 데이터 입력 신호 또는 기준 전압을 각각 수신하는 단계;
    데이터 입력 신호를 수신하는 단계; 및
    차동적으로 증폭된 데이터 입력 신호를 증폭하여 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 전파 지연 시간 제어 방법.
KR10-2003-0025532A 2002-05-10 2003-04-22 전파 지연 시간을 제어하는 멀티모드 데이터 버퍼 및 그제어 방법 KR100524960B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US37966502P 2002-05-10 2002-05-10
US60/379,665 2002-05-10
US10/278,071 US6819602B2 (en) 2002-05-10 2002-10-23 Multimode data buffer and method for controlling propagation delay time
US10/278,071 2002-10-23

Publications (2)

Publication Number Publication Date
KR20030087922A true KR20030087922A (ko) 2003-11-15
KR100524960B1 KR100524960B1 (ko) 2005-11-01

Family

ID=29406479

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0025532A KR100524960B1 (ko) 2002-05-10 2003-04-22 전파 지연 시간을 제어하는 멀티모드 데이터 버퍼 및 그제어 방법

Country Status (7)

Country Link
US (3) US6819602B2 (ko)
JP (1) JP4159402B2 (ko)
KR (1) KR100524960B1 (ko)
DE (1) DE10322364B4 (ko)
GB (1) GB2391369B (ko)
IT (1) ITMI20030913A1 (ko)
TW (1) TWI222084B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110035962A (ko) * 2009-09-29 2011-04-06 세이코 인스트루 가부시키가이샤 전압 조정기
KR101027675B1 (ko) * 2004-12-29 2011-04-12 주식회사 하이닉스반도체 셋업 홀드 시간 조절 장치
KR101113188B1 (ko) * 2010-09-30 2012-02-16 주식회사 하이닉스반도체 동작 속도가 가변되는 비휘발성 메모리 장치 및 이를 위한 상보신호 제어 방법
KR20190049112A (ko) * 2017-11-01 2019-05-09 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 시스템

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4216415B2 (ja) 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
KR100418399B1 (ko) * 2002-03-20 2004-02-11 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 입출력 기준신호출력방법
US6750497B2 (en) * 2002-08-22 2004-06-15 Micron Technology, Inc. High-speed transparent refresh DRAM-based memory cell
US6853594B1 (en) * 2003-07-22 2005-02-08 Sun Microsystems, Inc. Double data rate (DDR) data strobe receiver
KR100512940B1 (ko) * 2003-10-27 2005-09-07 삼성전자주식회사 데이터 전송 시스템 및 방법
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
KR100518608B1 (ko) * 2004-01-08 2005-10-04 삼성전자주식회사 데이터 스트로브 입력 버퍼 및 이를 포함하는 동기식반도체 메모리 장치
US7916574B1 (en) 2004-03-05 2011-03-29 Netlist, Inc. Circuit providing load isolation and memory domain translation for memory module
US7286436B2 (en) * 2004-03-05 2007-10-23 Netlist, Inc. High-density memory module utilizing low-density memory components
US7532537B2 (en) 2004-03-05 2009-05-12 Netlist, Inc. Memory module with a circuit providing load isolation and memory domain translation
US7289386B2 (en) 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
DE102004015318B3 (de) * 2004-03-30 2005-09-01 Infineon Technologies Ag Eingangsschaltung für eine elektronische Schaltung
KR100587072B1 (ko) * 2004-04-19 2006-06-08 주식회사 하이닉스반도체 내부 전압 발생기의 동작을 제어하는 장치
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8169233B2 (en) 2009-06-09 2012-05-01 Google Inc. Programming of DIMM termination resistance values
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8619452B2 (en) 2005-09-02 2013-12-31 Google Inc. Methods and apparatus of stacking DRAMs
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
KR100771551B1 (ko) 2006-10-17 2007-10-31 주식회사 하이닉스반도체 반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로제어신호 생성방법
JP5113624B2 (ja) * 2007-05-24 2013-01-09 株式会社アドバンテスト 試験装置
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US7889579B2 (en) * 2008-01-28 2011-02-15 Promos Technologies Pte. Ltd. Using differential data strobes in non-differential mode to enhance data capture window
KR100924354B1 (ko) * 2008-04-07 2009-11-02 주식회사 하이닉스반도체 입력 버퍼
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
US8417870B2 (en) 2009-07-16 2013-04-09 Netlist, Inc. System and method of increasing addressable memory space on a memory board
KR101043725B1 (ko) * 2009-07-01 2011-06-24 주식회사 하이닉스반도체 데이터 스트로브 신호 생성 회로 및 신호 생성 방법
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
US9224566B2 (en) * 2009-12-11 2015-12-29 Fairchild Semiconductor Coporation Fuse driver circuits
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
KR102034221B1 (ko) * 2013-03-11 2019-10-18 삼성전자주식회사 클록 신호 발생부를 포함하는 반도체 장치
US10431268B2 (en) 2016-09-13 2019-10-01 Samsung Electronics Co., Ltd. Semiconductor device and memory controller receiving differential signal
US10522206B2 (en) * 2017-04-06 2019-12-31 SK Hynix Inc. Semiconductor device and system
KR20230168173A (ko) * 2022-06-01 2023-12-12 창신 메모리 테크놀로지즈 아이엔씨 수신 회로 및 메모리

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL214049A (ko) * 1956-02-07
JPH01175314A (ja) 1987-12-29 1989-07-11 Nec Corp 入力インバータ回路
US6016066A (en) * 1998-03-19 2000-01-18 Intel Corporation Method and apparatus for glitch protection for input buffers in a source-synchronous environment
JP2000067577A (ja) * 1998-06-10 2000-03-03 Mitsubishi Electric Corp 同期型半導体記憶装置
US6111807A (en) * 1998-07-17 2000-08-29 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device allowing easy and fast text
JP3746161B2 (ja) * 1998-11-19 2006-02-15 富士通株式会社 半導体装置
JP2000306382A (ja) * 1999-02-17 2000-11-02 Hitachi Ltd 半導体集積回路装置
JP4216415B2 (ja) * 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
US6279073B1 (en) * 1999-09-30 2001-08-21 Silicon Graphics, Inc. Configurable synchronizer for double data rate synchronous dynamic random access memory
KR100307637B1 (ko) * 1999-10-30 2001-11-02 윤종용 부스팅 커패시터를 구비하는 입력버퍼 회로
JP4446137B2 (ja) * 2000-07-31 2010-04-07 エルピーダメモリ株式会社 半導体記憶装置
KR20020046826A (ko) 2000-12-15 2002-06-21 윤종용 고속 메모리 장치의 클럭 버퍼 회로
JP2002358796A (ja) * 2001-05-30 2002-12-13 Mitsubishi Electric Corp 半導体装置
US6512704B1 (en) * 2001-09-14 2003-01-28 Sun Microsystems, Inc. Data strobe receiver
US6753701B2 (en) * 2001-11-09 2004-06-22 Via Technologies, Inc. Data-sampling strobe signal generator and input buffer using the same
JP4141724B2 (ja) 2002-04-05 2008-08-27 株式会社ルネサステクノロジ 半導体記憶装置
JP4137888B2 (ja) * 2003-05-13 2008-08-20 富士通株式会社 半導体集積回路装置
KR100610014B1 (ko) * 2004-09-06 2006-08-09 삼성전자주식회사 리키지 전류 보상 가능한 반도체 메모리 장치
US7295057B2 (en) * 2005-01-18 2007-11-13 International Business Machines Corporation Methods and apparatus for characterizing electronic fuses used to personalize an integrated circuit

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101027675B1 (ko) * 2004-12-29 2011-04-12 주식회사 하이닉스반도체 셋업 홀드 시간 조절 장치
KR20110035962A (ko) * 2009-09-29 2011-04-06 세이코 인스트루 가부시키가이샤 전압 조정기
KR101113188B1 (ko) * 2010-09-30 2012-02-16 주식회사 하이닉스반도체 동작 속도가 가변되는 비휘발성 메모리 장치 및 이를 위한 상보신호 제어 방법
US8482996B2 (en) 2010-09-30 2013-07-09 SK Hynix Inc. Nonvolatile memory apparatus with changeable operation speed and related signal control method
KR20190049112A (ko) * 2017-11-01 2019-05-09 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 시스템

Also Published As

Publication number Publication date
JP4159402B2 (ja) 2008-10-01
US6819602B2 (en) 2004-11-16
GB2391369B (en) 2004-08-11
US7515486B2 (en) 2009-04-07
KR100524960B1 (ko) 2005-11-01
US7602653B2 (en) 2009-10-13
DE10322364A1 (de) 2003-11-27
JP2003331580A (ja) 2003-11-21
US20050041451A1 (en) 2005-02-24
TWI222084B (en) 2004-10-11
TW200307953A (en) 2003-12-16
US20080106952A1 (en) 2008-05-08
US20030210575A1 (en) 2003-11-13
GB2391369A (en) 2004-02-04
ITMI20030913A1 (it) 2003-11-11
DE10322364B4 (de) 2008-09-25

Similar Documents

Publication Publication Date Title
KR100524960B1 (ko) 전파 지연 시간을 제어하는 멀티모드 데이터 버퍼 및 그제어 방법
KR100559737B1 (ko) 반도체 장치, 반도체 메모리 장치 및 반도체 장치의 데이터스트로브 제어 방법
US6687169B2 (en) Semiconductor memory device for providing address access time and data access time at a high speed
KR100370992B1 (ko) 에코 클록 신호를 발생하는 ｓｒａｍ
US6256260B1 (en) Synchronous semiconductor memory device having input buffers and latch circuits
KR100543203B1 (ko) 유효 데이타 윈도우의 조절이 가능한 반도체 메모리장치의 데이타 출력 버퍼
KR100533384B1 (ko) 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체메모리 장치
US6803792B2 (en) Input buffer circuit with constant response speed of output inversion
US6341100B1 (en) Semiconductor integrated circuit having circuit for writing data to memory cell
JP5566659B2 (ja) 半導体装置
US6922372B2 (en) Synchronous semiconductor memory device having stable data output timing
US5940330A (en) Synchronous memory device having a plurality of clock input buffers
KR100308119B1 (ko) 카스(CAS)레이턴시(Latency)제어회로
KR20030039179A (ko) 싱글 엔디드 스트로브 모드와 디퍼렌셜 스트로브 모드상호간의 모드 변환이 가능한 동기식 반도체 메모리 장치
KR20050081607A (ko) 입력 신호들의 주파수에 따라 다른 타입의 터미네이션장치들을 가지는 반도체 메모리 장치 및 이를 구비하는반도체 메모리 시스템
KR20020032081A (ko) 글로벌 입·출력라인 선택장치
JP2006172577A (ja) 半導体記憶装置
KR20050062750A (ko) 멀티모드 데이터 버퍼 및 그 제어 방법
KR100337205B1 (ko) 데이타 센스앰프 구동장치
US20080250262A1 (en) Semiconductor memory device and method for generating internal control signal
US8248863B2 (en) Data buffer control circuit and semiconductor memory apparatus including the same
KR950008456B1 (ko) 반도체 메모리 소자의 데이타 출력 버퍼 인에이블 신호 발생기
KR20000057969A (ko) 반도체 장치 및 반도체 장치의 신호천이시간 조정방법
KR100753076B1 (ko) 전원 공급장치
KR20010029079A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120925

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160930

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180927

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190930

Year of fee payment: 15