JP4446137B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に基本となる共通チップを用いて複数の品種展開を行うものに利用して有効な技術に関するものである。
【0002】
【従来の技術】
ボンディングオプションは、前工程が終了した段階で製品をストックし、後工程のボンディングで製品仕様を選択することで、市場動向に合った製品を遅滞無く供給できる有効な手段である。ダイナミック型RAM(ランダム・アクセス・メモリ、以下単にDRAMという)では、主として×4,×8,×16等の語構成(ビット構成)の選択等に用いられている。また、メタル配線の選択的な配置によって回路機能を変更するというメタルオプション技術も知られている。
【0003】
【発明が解決しようとする課題】
次世代の高速メモリシステムに対応するために、DDR−SDRAM(Double Data Rate Synchronous DRAM)が提案されている。上記DDR−SDRAMは、SDRAM(Synchronous DRAM)をベースにして高性能化のための改良を加えたものであり回路上の共通部分が多い。本願発明者等において、このようなSDRAMとDDR−SDRAMの共通性に着目し、SDRAMとDDR−SDRAMとを同一チップ上に実現することにより開発TATの向上やトータルの製品コストの削減などを図ることが検討された。
【0004】
かかる検討過程において、DDR−SDRAMの最終的な製品仕様では入力インターフェイスにSDRAMと大きな相違が生じてしまった。つまり、SDRAMではコマンド入力に対応してマスク信号を入力するのに対して、DDR−SDRMでは書き込み信号に対応してマスク信号を入力する方式とされた。このようなマスク信号の入力は、単なる信号入力のタイミングに止まらず、ホスト側から見た信号ピンの入力容量も異ならせる必要がある。例えば、SDRAMのデータマスク信号ピンの入力容量の規格は、/CSや/RASなどのコマンドピンと同じ2.5〜3.8pFとされているのに対して、DDR−SDRAMではデータピンと同じ4.0〜5.5pFとされており、両者に入力容量値の共通領域がなくなってしまった。また、このような入力容量の相違に加えて、上記のように入力タイミングも異なるものであるので内部でタイミング調整が必要となり、DDR−SDRAMとSDRAMに向けた2通りの回路をそれぞれ組み込むことは回路規模を大きくしてしまうという問題が生じる。
【0005】
この発明の目的は、回路規模の増大を抑えつつ、2通りの入力仕様に対応入力回路を備えた半導体記憶装置を提供することにある。この発明の他の目的は、共通チップを用いて構成されたSDRAMとDDR−SDRAMを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0006】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。コマンドに従ってメモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置に上記コマンドが入力される入力端子に対応された入力容量を持つようにされた第1の入力回路と、上記データ端子に対応された入力容量を持つようにされた第2の入力回路を形成し、ボンディングオプション技術により上記データ端子から入力された書き込み信号を阻止するマスク信号を上記第1の入力回路又は第2の入力回路のいずれかにより入力する。
【0007】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。コマンドに従ってメモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置に上記コマンドが入力される入力端子に対応された第1の入力容量と、上記データ端子に対応された第2の入力容量との差分に対応した付加容量を持つようにされた入力回路を形成し、メタルオプション技術により上記マスク信号を上記コマンドに対応して入力する構成では上記付加容量を接続せず、上記マスク信号を書き込み信号に対応して入力する構成では上記付加容量を上記入力回路に接続する。
【0008】
【発明の実施の形態】
図1には、この発明に係る半導体記憶装置の一実施例の概略要部ブロック図が示されている。この実施例では、ボンディングオプションによる入力容量の切換を実現するため、DDR−SDRAMに対応された入力容量C10と、SDRAMに対応された入力容量C20からなる2つの入力パッドP1とP2を持つ入力バッファが設けられる。DDR−SDRAMとして使用する場合には、入力パッドP1に対してDQM(DDR)信号線をボンディングし、入力パッドP2に対してDQM(SDR)信号線を例えばVSSにボンディングしておく。
【0009】
入力バッドP3は、ボンディングオプション用とされ、例えばVSSにボンディングすることで、次段のデコーダがラッチ入力の選択信号を発生し、上記DQM(DDR)信号線を介して入力パッドP1に入力されたマスク信号を取り込む入力バッファの出力信号を選択してラッチするようにラッチ回路を制御する。このようなDDR−SDRAMを構成する場合は、マスク信号(DQM)によりライトマスクのみを行うので、上記デコーダからの選択信号に対応して上記ラッチに取り込まれたマスク信号は、ライト制御部のみに送られる。
【0010】
SDRAMとして使用する場合には、入力パッドP2に対してDQM(SDR)信号線をボンディングし、入力パッドP1に対してDQM(DDR)信号線を例えばVSSにボンディングしておく。入力バッドP3は、ボンディングオプション用とされ、例えばVDDにボンディングすることで、次段のデコーダがラッチ入力の選択信号を発生し、上記DQM(SDR)信号線を介して入力パッドP2に入力されたマスク信号を取り込む入力バッファの出力信号を選択してラッチするようにラッチ回路を制御する。このようなSDRAMの仕様では、マスク信号(DQM)によりリードマスクとライトマスクの両方を行うので、上記デコーダからの選択信号に対応して上記ラッチに取り込まれたマスク信号は、ライト制御部の他にデータ出力制御部にも送られる。
【0011】
上記のようなボンディングオプション技術によりDDR−SDRAMを構成する場合は、上記マスク信号DQM(DDR)によりライト制御部が制御されて、かかるライト制御部によりライトバッファの動作信号が形成される。例えば、上記ライトマスク信号DQM(DDR)が書き込み動作を有効とするときには、データ端子DQから入力された書き込み信号がライトバッファを介してメモリアレーに伝えられ、このとき選択されたメモリセルに書き込まれる。これに対して、上記マスク信号DQM(DDR)が書き込み動作を無効とするときには、ライトバッファの出力がハイインピーダンスとなってデータ端子DQから入力された書き込み信号がメモリアレーに伝わらず、メモリアレーでは選択されたメモリセルの読み出し動作しか行われないのでデータ保持を行うこととなる。
【0012】
上記のようなボンディングオプション技術によりSDRAMを構成する場合は、上記マスク信号DQM(SDR)によりライト制御部とデータ出力制御部とがが制御される。上記ライト制御部でのマスク動作は前記同様である。上記マスク信号DQM(SDR)は、読み出し動作でも使用される。上記データ出力制御部では、上記マスク信号DQM(SDR)によりデータ出力部の動作信号を形成する。例えば、上記マスク信号DQM(SDR)が読み出し動作を有効とするときには、メモリアレーから読み出された読み出し信号がデータ出力部を通してデータ端子DQから出力される。これに対して、上記マスク信号DQM(SDR)が読み出し動作を無効とするときには、データ出力部の出力がハイインピーダンスとなってデータ端子DQからは上記メモリアレーで選択されたメモリセルの読み出し信号が出力されない。
【0013】
上記DDR−SDRAMとSDRAMとは、前記のような入力容量の相違の他に、タイミング信号も異なる。この実施例では、後述するようにタイミング調整も上記ラッチにおいて行うようにされる。更に加えて、DDR−SDRAMとSDRAMとでは、入出力インターフェイスでの信号レベルが異なる。例えば、DDR−SDRAMでは、SSTLのような小振幅信号であるのに対して、SDRAMでは上記SSTLとLVTTLの2通りが用意されている。したがって、この入力レベルに関しては、SSTLに限定したSDRAMとDDR−SDRAMとすることも考えられるが、後述するような入力回路を用いることにより、LVTTLにも適用可能にされる。
【0014】
図2には、この発明に係る半導体記憶装置の他の一実施例の概略要部ブロック図が示されている。この実施例では、メタルオプション技術によりDDR−SDRAMとSDRAMとに適合した入力容量の切換を実現している。DQMパッドはひとつで、同パッドに接続する容量C1とC2をメタルスイッチで切りかえるようにされる。例えばDDR−SDRAMとして使う時には備え付けの全容量C1+C2を接続し、SDRAMとして使う時にはそこから一定量減らした分C1だけ接続する。つまり、上記容量C1は、SDRAMを構成する場合のコマンド用の入力回路に対応された入力容量を持つようにされる。上記容量C2は、データ端子DQに対応された入力容量のうち、上記入力容量C1を差し引いた分の容量とされる。具体的には、データ入出力回路のうち、データ出力回路に対応されたデータ端子DQからみた入力容量とされる。
【0015】
この実施例では、SDRAMを構成する場合、上記容量C2をDQMパッドに接続しないので、同図のように電源電圧VDDと接地電位VSSとの間に接続することにより、電源間VDD−VSSの安定化容量として使用する。特に制限されないが、上記メタルスイッチは、第2層目の金属配線層が利用される。特に制限されないが、DRAMの場合、第1層目金属配線層はメモリセルが接続されるビット線として用いられ、第2層目の金属配線層は、上記ビット線を選択するためのY選択線等に用いられる。第3層目の金属配線層は、メインワード線として用いられる。つまり、第2層目と第3層目の金属配線層は、メモリチップの上層に形成される2つの配線層であり、互いに直交するように配置される。それゆえ、電源線や接地線としても用いられる。
【0016】
上記のように第2層目の金属配線層をメタルスイッチとして用いる構成では、ベースチップとして上記第2層目及び第3層目の金属配線層を形成しない状態とするものであるので、前記図1の実施例のようなボンディングオプション技術を利用するものに比べて、上記第2層目金属配線層以降の工程で使用されるマスクのバリエーションが増え開発TATが悪くなる点は不利となる反面、DQMパッドとそれに対応した入力バッファ回路を2組も設ける必要は無いのでチップ面積削減には有利である。なお、同図では省略されているが、ラッチにおいて、前記DDR−SDRAMとSDRAMの構成の前記動作に対応した制御信号もメタルオプションにより形成される。
【0017】
図3と図4には、前記図1のラッチ部の一実施例の回路図が示されている。図3は、上記ラッチ部の入力段側が示され、図4は上記ラッチ部の出力段側が示されている。また、図5にはSDRAM構成時の動作波形図が示され、図6にはDDR−SDRAM構成時の動作波形図が示されている。
【0018】
図3において、前段の2つの入力バッファからの出力信号は、DMDDRとDMSDである。つまり、上記信号DMDDRは、前記パッドP1を介して入力されたDDR−SDRAM構成時に入力されるマスク信号DQM(DDR)に対応されたものであり、上記信号DMSDは前記パッドP2を介して入力されたSDRAM構成時に入力されるマスク信号DQM(SDR)に対応されたものである。
【0019】
SDRAM構成時には上記信号DMSDがデータマスク信号DQMとして入力される。このようなSDRAM構成時にはボンディングオプションのデコーダ出力信号DDRはL(ロウレベル)であり、上記マスク信号DMSDは、DDR−SDRAM用に設けられたクロックIQSとIQSPによるラッチ回路の迂回経路として設けられた遅延回路DELAYとインバータ回路N8及びN15を介して、上記デコーダ出力信号DDRのロウレベルにより動作状態にされる選択回路としてのクロックドインバータ回路CN5及びCN9を通して内部ノードIDM11とIDM12に送られる。
【0020】
図4に示した後段側において、上記内部ノードIDM11とIDM12の信号は、外部端子から供給されるクロック信号CLKに対応して形成された内部クロックICLKにより動作するインバータ回路N21とクロックドインバータ回路CN11及びインバータ回路N27とクロックドインバータ回路CN16からなるラッチ回路に取り込まれ、ライト制御用データマスク信号IDMEV、IDMOD、データ出力制御部用データマスク信号IDMRが形成される。図5においては、2つ目のクロックICLKに同期してマスク信号DMSDのハイレベルが入力され、それがクロックICLKに同期して取り込まれて上記各マスク信号IDMEV、IDMOD、IDMRが形成される。
【0021】
DDR−SDRAM構成時には上記信号DMDDRがデータマスク信号DQMとして入力される。DDR−SDRAM構成時には外部から入力されるデータマスク信号DQM(DDR)は、データ端子DQから入力される書き込み信号に対応したものとするために、データストローブ信号QSに同期したものとされる。そこで、上記データストローブ信号QSを受けて内部で発生する内部データストローブ信号IQSにより動作するラッチ回路に取り込まれる。この時、データマスク信号DQM(DDR)は、データストローブ信号QSの立ち上がりと立下りに同期して別のマスク信号が送られてくるので、それぞれを取り込むようにするために、特に制限されないが、2つのラッチ回路がパラレルに設けられる。
【0022】
1つ目のラッチ回路は、インバータ回路N3、Pチャンネル型MOSFETQ1とNチャンネル型MOSFETQ2の並列接続からなるCMOSスイッチ、インバータ回路N4と、その出力信号を入力側に帰還するクロックドインバータ回路CN1、上記同様なCMOSスイッチ(Q3とQ4)及びデコード信号DDRによってDDR−SDRAM構成時にはインバータ回路として動作するナンドゲート回路G1及びその出力信号を入力側に帰還させるクロックドインバータ回路CN2から構成される。
【0023】
2つ目のラッチ回路は、インバータ回路N11、CMOSスイッチ(Q7とQ8)及びデコード信号DDRによってDDR−SDRAM構成時にはインバータ回路として動作するノアゲート回路G2及びその出力信号を入力側に帰還させるクロックドインバータ回路CN6から構成される。2つ目のラッチ回路で、ノアゲート回路G2を用いたのは、リセット時に内部ノードIDM12をロウレベルにしてマスクをしない状態として置くものである。
【0024】
上記1つ目のラッチ回路では、クロックIQSで動作するラッチが2段で構成されて1クロック分遅れて内部ノードIDM01に伝えられのに対して、上記2つ目のラッチ回路では、クロックIQSで動作するラッチが1段で構成されて半クロック分遅れて内部ノードIDM02に伝えられる。これにより、上記内部ノードIDM01とIDM02には、クロックIQSの立ち上がりエッジに同期して入力される第1のマスク信号DMDDRと、上記クロックIQSの立ち下がりエッジに同期して入力される第2のマスク信号DMDDRとが同じタイミングで伝えられる。
【0025】
DDR−SDRAMでは、上記マスク信号DQM(DMDDR)のみがデータストスーブ信号QSに同期して入力されるが、ライトバッファ等の他の入力回路は、外部端子から供給されたクロック信号CLKを受けて、内部で発生された内部クロック信号ICLKに同期して動作する。そのため、上記内部ノードIDM01とIDM02に伝えられた上記データストローブ信号QSに同期したマスク信号を上記内部クロック信号ICLKに同期した信号とする必要がある。
【0026】
この実施例では、上記データストローブ信号QSを受けてワンショットパルス信号IQSPを発生させ、このパルスIQSPを用いて、CMOSスイッチ(Q5とQ6)及び選択回路とラッチ機能を合わせ持つクロックドインバータ回路CN3と、帰還用のクロックドインバータ回路CN4からなるラッチ回路と、CMOSスイッチ(Q9とQ10)及び選択回路とラッチ機能を合わせ持つクロックドインバータ回路CN7と、帰還用のクロックドインバータ回路CN8からなるラッチ回路とを設けて、上記内部ノードIDM01とIDM02の信号を内部ノードIDM01とIDM02のマスク信号をデータストローブ信号QSの1周期間信号を内部ノードIDM11とIDM12に保持させる。上記内部ノードIDM11とIDM12に保持されたマスク信号は、図4の後段側の内部クロック信号ICLKで動作するラッチ回路に伝えられてライト制御用データマスク信号IDMEV、IDMODが形成される。
【0027】
この実施例では、上記内部ノードIDM11とIDM12の前段に設けられたクロックドインバータ回路CN3とCN5及びCN7とCN9が選択回路を構成しており、前記SDRAM構成時に入力されるマスク信号DMSDと、DDR−SDRAM構成時とのマスク信号DMDDRの切り換えを行うとともに、前記のような異なるタイミングでの入力された両信号のタイミング調整が行われる。このように、タイミング調整及び信号選択回路が合理的に行われることによって回路の簡素化が可能になるものである。
【0028】
図6において、前記同様に2つ目のクロックIQSの立ち上がりエッジ及び立ち下がりエッジに同期して、マスク信号DMDDRがハイレベルにされ、それが上記クロックIQSの立ち上がりに同期して内部ノードIDM01に取り込まれ、クロックIQSの立ち下がりに同期して内部ノードIDM02に伝えられる。このような内部ノードIDM01とIDM02のロウレベルは、クロックIQSPにより1クロック期間保持されて、内部クロックICLKに同期して上記各マスク信号IDMEV、IDMODが形成される。
【0029】
図4の後段側において、制御信号EVODは次のような動作制御を行うために設けられる。DDR−SDRAMでは外部から入力される書き込み信号は、データストローブ信号QSの立ち上がりと立下りに同期して1サイクルに2つ送られる。内部ではこれを上記に述べたのと同様の方法でシリアル/パラレル変換を行い、内部クロックICLKの立ち上がりに同期して、2つのデータを同時にメモリアレーに書き込むようにする。したがって、書き込みパスも2つ設けなければならなくなるわけであるが、これをアドレスの偶数と奇数(以下、偶奇という)でメモリアレーを分離することで行うようにされる。
【0030】
この結果、最初に外部から入力されたアドレスの偶奇に応じてデータストローブQSの立ち上がりに同期してきたデータをどちらのメモリアレーに送るかを選択しなければならない。このようなメモリアレーの選択を指示するのが信号EVODである。つまり、前記信号IDMEVが偶数アレー用のライトマスク制御信号であり、信号IDMODが奇数アレー用のライトマスク制御信号である。SDRAM構成時にはEVODはハイレベル(H)固定される。
【0031】
上記DDR−SDRAM構成時において、データストローブQSに対応したクロックIQSの立ち上がりエッジに同期して偶数アドレスに対応されたマスク信号DMDDRが入力されたなら上記信号EVODがハイレベルとなり、これを取り込む内部ノードIDM11の信号を偶数アレー用のライトマスク制御信号IDMEVとして出力し、立ち下がりエッジに同期して入力されたマスク信号DMDDRを取り込む内部ノードIDM12を奇数アレー用のライトマスク制御信号IDMODとして出力する。
【0032】
逆に、データストローブQSに対応したクロックIQSの立ち上がりエッジに同期して奇数アドレスに対応されたマスク信号DMDDRが入力されたなら上記信号EVODがロウレベルとなり、これを取り込む内部ノードIDM11の信号を奇数アレー用のライトマスク制御信号IDMODとして出力し、立ち下がりエッジに同期して入力されたマスク信号DMDDRを取り込む内部ノードIDM12を偶数アレー用のライトマスク制御信号IDMEVとして出力する。
【0033】
前記図2の実施例に示したようなメタルオプション仕様の場合、前記図3において入力ノードDMDDRとDMSDを接続すれば上記同様にSDRAM構成とDDR−SDRAM構成にそれぞれ対応できる。
【0034】
図7には、この発明に係る半導体記憶装置のボンディングパッド部の一実施例の構成図が示されている。この実施例は、前記図3のメタルオプション仕様に対応されたものである。DDR−SDRAM構成時に付加される容量はボンディングパッドDMLとDMUの間にレイアウトされ、上がPチャンネル型MOS容量、下がNチャンネル型MOS容量とされる。つまり、これらのPチャンネル型MOS容量と、Nチャンネル型MOS容量は、出力回路のPチャンネル型出力MOSFETとNチャンネル型出力MOSFETと同一のものが用いられる。
【0035】
ソースS,ドレインDを構成する拡散層がゲート電極Gを構成する第1ポリシリコン層FGにより分離され、かかる拡散層は図面の下側から順にドレイン、ソース、ドレイン、ソースのようにされる。上記ソースSとドレインDに示された〇印はコンタクトホールである。Pチャンネル型のソースSとゲートGは、等価回路に示したように電源電圧VDDに接続される。Nチャンネル型MOSFETのソースSとゲートは、等価回路に示したように回路の接地電位VSSに接続される。そして、ドレインDが互いに接続されて、ボンディングパッドDMLとDMUに選択的に接続される。
【0036】
この実施例は、×16ビット対応のDRAMに向けられており、データマスク用の上位8ビット用のマスク信号DMUと、下位8ビット用のマスク信号DMLの2つが設けられる。つまり、DMUはDQ8−15用、DMLがDQ0−7用のデータマスク入力とされる。このような×16ビット対応のDRAMでは、ボンディングオプションで入力容量の切り換えを行う場合、SDRAM用とDDR−SDRAM用にそれぞれ2つパッドが設けられる。
【0037】
図7の容量部において、縦の太線によりゲート電極FGが示されており、このようにゲート電極FGを用いて容量を分離(ソース,ドレイン)しておくことにより、拡散層Lそのものを分離する場合に比べてレイアウト面積を小さくすることができ、また容量の微調整も容易になる。容量の調整は横の細線で示すメタル配線を所望の箇所で切断し、パッドに繋がっていない方の同メタル配線を電源に固定することで行われる。
【0038】
前記のようにマスク信号入力回路の入力容量は、データ端子DQの入力容量に合わせるものであり、入力バッファをデータ入力回路と同じ回路を用いて構成することにより、容量の不足分はデータ出力回路の出力MOSFETのドレイン拡散層に対応したものとなる。データ出力回路では、出力電流が所望の電流となるように、同図のMOS容量のように複数の出力MOSFETを作り込んでおいて、その数を選択することにより所望の電流供給能力を得るようにするものである。そこで、この実施例では上記出力MOSFETと同じMOSFETを用いて、その接続数によりDDR−SDRAM構成時の容量不足分を補うようにされる。なお、コマンドやデータ入力用の入力回路において、その入力容量が規格範囲内に納まるように微調整の容量が用意されているなら、上記マスク信号に対応した入力回路にも同様な微調整用の容量が設けられる。
【0039】
図8には、この発明に係る半導体記憶装置のボンディングパッド部に設けられる容量の他の一実施例の断面図が示されている。この実施例では、ボンディングパッドPADの下層にPチャンネル型MOS容量部が設けられ、それを横方向に割った部分の様子が示されている。パッドPADに対する配線により接続される拡散層(ドレイン)が容量として付加される。Pチャンネル型MOSFETのゲートとソースは電源供給線VDDに接続される。このような調整用の容量をパッドPADの下層部を有効利用することによってマスク入力回路の占有面積を小さくすることができる。
【0040】
図9には、この発明が適用されるDDR−SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory )の一実施例の全体ブロック図が示されている。この実施例のDDR−SDRAMは、特に制限されないが、4つのメモリバンクに対応して4つのメモリアレー200A〜200Dが設けられる。4つのメモリバンク0〜3にそれぞれ対応されたメモリアレー200A〜200Dは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線(図示せず)に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線(図示せず)に結合される。
【0041】
上記メモリアレー200Aの図示しないワード線は行(ロウ)デコーダ(Row DEC) 201Aによるロウアドレス信号のデコード結果に従って1本が選択レベルに駆動される。メモリアレー200Aの図示しない相補データ線はセンスアンプ(Sense AMP)202A及びカラム選択回路(Column DEC)203AのI/O線に結合される。センスアンプ202Aは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路203Aは、上記相補データ線を各別に選択して相補I/O線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ203Aによるカラムアドレス信号のデコード結果に従って選択動作される。
【0042】
メモリアレー200Bないし200Dも同様に、ロウデコーダ201B〜D,センスアンプ203B〜D及びカラム選択回路203B〜Dが設けられる。上記相補I/O線は各メモリバンクに対して共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)210の出力端子及びメインアンプを含むデータ出力回路(Dout Buffer)211の入力端子に接続される。端子DQは、特に制限されないが、16ビットからなるデータD0−D15を入力又は出力するデータ入出力端子とされる。DQSバッファ(DQS Buffer) 215は、上記端子DQから出力する読み出しデータのデータストローブ信号を形成する。
【0043】
アドレス入力端子から供給されるアドレス信号A0〜A14は、アドレスバッファ(Address Buffer)204で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)205に保持され、カラム系アドレス信号はカラムアドレスバッファ(Column Address Buffer)206に保持される。リフレッシュカウンタ(Refresh Counter) 208は、オートマチックリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。
【0044】
例えば、256Mビットのような記憶容量を持つ場合、カラムアドレス信号としては、×16ビット構成ではアドレス信号A0−A9が有効とされる。64Mビットのような記憶容量の場合には、×16ビット構成ではアドレス信号A0−A8が有効とされる。カラムアドレスバッファ206の出力はカラムアドレスカウンタ(Column Address Counter) 207のプリセットデータとして供給され、列(カラム)アドレスカウンタ207は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ203A〜203Dに向けて出力する。
【0045】
モードレジスタ(Mode Register) 213は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) 201AないしDは、バンクセレクト(Bank Select)回路212で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路(Control Logic)209は、特に制限されないが、クロック信号CLK、/CLK(記号/はこれが付された信号がロウイネーブルの信号であることを意味する)、クロックイネーブル信号CKE、チップセレクト信号/CS、カラムアドレスストローブ信号/CAS、ロウアドレスストローブ信号/RAS、及びライトイネーブル信号/WEなどの外部制御信号と、/DM(UとL)及びDQSとモードレジスタ213を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてDDR−SDRAMの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対等した入力バッファを備える。
【0046】
クロック信号CLKと/CLKは、クロックバッファを介して前記説明したようなDLL回路214に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路211とDQSバッファ215の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路210や、列アドレスカウンタ207に供給されるクロック端子に供給される。
【0047】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号/CSはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号/CSがハイレベルのとき(チップ非選択状態)やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。/RAS,/CAS,/WEの各信号は通常のDRAMにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【0048】
クロックイネーブル信号CKEは次のクロック信号の有効性を指示する信号であり、当該信号CKEがハイレベルであれば次のクロック信号CLKの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路211に対するアウトプットイネーブルの制御を行う外部制御信号/OEを設けた場合には、かかる信号/OEもコントロール回路209に供給され、その信号が例えばハイレベルのときにはデータ出力回路211は高出力インピーダンス状態にされる。
【0049】
上記ロウアドレス信号は、クロック信号CLK(内部クロック信号)の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるA0〜A11のレベルによって定義される。アドレス信号A12とA13は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、A12とA13の組み合わせにより、4つのメモリバンク0〜3のうちの1つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路210及びデータ出力回路への接続などの処理によって行うことができる。
【0050】
上記カラムアドレス信号は、前記のように256Mビットで×16ビット構成の場合には、クロック信号CLK(内部クロック)の立ち上がりエッジに同期するリード又はライトコマンド(後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド)サイクルにおけるA0〜A9のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【0051】
DDR−SDRAMにおいては、1つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。したがって、例えば16ビットからなるデータ入出力端子DQにおいてデータD0−D15が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。
【0052】
DDR−SDRAMの詳細な読み出し動作は、次の通りである。チップセレクト/CS, /RAS、/CAS、ライトイネーブル/WEの各信号はCLK信号に同期して入力される。/RAS=0と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ205とバンクセレクト回路212で保持される。バンクセレクト回路212で指定されたバンクのロウデコーダ210がロウアドレス信号をデコードしてメモリセルアレー200から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ202によって増幅, 保持される。指定されたバンクはアクティブ(Active)になる。
【0053】
行アドレス入力から3CLK後、CAS=0と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ206とバンクセレクト回路212で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ207から出力され、カラムデコーダ203が列を選択する。選択されたデータがセンスアンプ202から出力される。このとき出力されるデータは2組分である(×16ビット構成では32ビット)。
【0054】
センスアンプ202から出力されたデータはデータ出力回路211からチップ外へ出力される。出力タイミングはDLL214から出力されるQCLKの立上がり、立ち下がりの両エッジに同期する。この時、上記のように2組分のデータはパラレル→シリアル変換され、1組分×2のデータとなる。データ出力と同時に、DQSバッファ215からデータストローブ信号DQSが出力される。モードレジスタ213に保存されているバースト長が4以上の場合、カラムアドレスカウンタ207は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。
【0055】
上記DLL214の役割は、データ出力回路211と、DQSバッファ215の動作クロックQCLKを生成する。上記データ出力回路211とDQSバッファ215は、DLL214で生成された内部クロック信号QCLKが入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、レプリカ回路を用いて内部クロック信号QCLKの位相を外部CLKよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックCLKに一致させる。したがって、この場合、外部クロック信号と位相が一致させられるのは上記データ信号やデータストローブ信号である。
【0056】
上記SDRAMとして動作させるときには、前記のようなデータマスクDMの入力容量の実質的な切り換えの他に、上記DLL214が不要となるので、同図で点線で示すような信号バイパス経路が設けられる。このとき、DLLでの無駄な消費電流を低減させるために、その電源そのものを遮断させるようする。メタルオプション仕様では、このような電源遮断も簡単に実施できる。
【0057】
図10には、この発明に係る半導体記憶装置の入力回路の一実施例の回路図が示されている。図面を見やすくするために、同図のMOSFETに付された各回路記号と前記図3及び図4に示した回路記号とが一部重複しているが、それぞれは別個の回路機能を実現するものである。
【0058】
差動増幅回路は、ゲートに入力電圧VINと基準電圧VREFがそれぞれに供給されたNチャンネル型の差動MOSFETQ3とQ4のドレイン側に電流ミラー形態にされたPチャンネル型の負荷MOSFETQ5とQ6を接続し、共通化されたソース側にNチャンネル型のスイッチMOSFETQ1を介してNチャンネル型の電流源MOSFETQ7を設けることにより構成される。上記電流源MOSFETQ7のソースは、回路の接地電位VSSが与えられ、ゲートに定電圧VBLが供給される。そして、上記電流ミラー形態のPチャンネル型MOSFETQ5とQ6の共通化されたソースと電源電圧VDDQとの間には、Pチャンネル型のスイッチMOSFETQ2が設けられる。
【0059】
入力電圧トラッキング型バイアス電圧発生回路VTBGは、上記入力信号VINがゲートに供給され、ソースに回路の接地電位VSS及び電源電圧VDDQにそれぞれ供給されたNチャンネル型MOSFETQ8とPチャンネル型MOSFETQ9と、上記MOSFETQ8とQ9のドレイン間に高抵抗素子として作用する並列形態のNチャンネル型MOSFETQ10とPチャンネル型MOSFETQ11から構成される。上記Nチャンネル型MOSFETQ10のゲートには、定常的に電源電圧VDDQが供給され、Pチャンネル型MOSFETQ11のゲートには定常的に回路の接地電位VSSが与えられて抵抗素子として動作させられる。上記Nチャンネル型MOSFETQ8のドレインから前記Pチャンネル型MOSFETQ2のゲートに伝えられるノードPINのバイアス電圧が出力され、Nチャンネル型MOSFETQ9のドレインから前記Nチャンネル型MOSFETQ1のゲートに伝えられるノードNINのバイアス電圧が出力される。
【0060】
上記入力電圧トラッキング型バイアス電圧発生回路VTBGは、入力電圧VINを受ける駆動用のNチャンネル型MOSFETQ8とPチャンネル型MOSFETQ9と、そのドレインに設けられた高抵抗負荷からなるインバータ回路の組み合わせと見做すことができる。このため、Nチャンネル型MOSFETQ8と高抵抗負荷回路からなるインバータ回路での入出力伝達特性は、図11に示したように入力電圧VINがNチャンネル型MOSFETQ8のしきい値電圧以上になるとMOSFETQ8がオン状態となり、ドレインからノードPINに伝える制御電圧をVDDQから急峻に回路の接地電位VSSのようなロウレベルに低下させる。
【0061】
Pチャンネル型MOSFETQ9と高抵抗負荷回路からなるインバータ回路での入出力伝達特性は、図11に示したように入力電圧VINとVDDQとの差分がPチャンネル型MOSFETQ9のソースとゲート間に印加されるから、上記差電圧がPチャンネル型MOSFETQ9のしきい値電圧以下になるとMOSFETQ9がオフ状態となり、ドレインからノードNINに伝える制御電圧をVDDQから回路の接地電位VSSのようなロウレベルに低下させる。このように入力電圧トラッキング型バイアス電圧発生回路VTBGの中のパスゲートを高抵抗素子とすることで、ノードPINとNINに対し上記図11のような静特性が得られる。
【0062】
したがって、SSTLのような小振幅の信号を入力した場合、ノードPINのロウレベルとノードNINのハイレベルによりスイッチMOSFETQ2とQ1がオン状態となって、差動増幅回路は常時動作電流が流れるので入力信号VINとSSTLのロジックスレッショルド電圧に対応した基準電圧(参照電圧)VREFの差電圧を入力とする増幅作用を行う。
【0063】
また入力信号VINがフル振幅(VDDQ−VSS)で、例えば VDDQに固定されている場合、ノードPIN,NIN共にVSSとなり、Pチャンネル型MOSFETQ2はオン状態に固定され、Nチャンネル型MOSFETQ1がオフ状態になるため差動増幅回路は動作を停止する。このとき、入力信号VINのハイレベルにより、上記Nチャンネル型MOSFETQ1がオフ状態になるまでの過渡状態では、差動MOSFETQ3がオン状態となってMOSFETQ5とQ6をオン状態にしているので、上記Pチャンネル型MOSFETQ2のオン状態によって出力VOUTは電源電圧VDDQのようなハイレベルを出力させることができる。
【0064】
上記高抵抗負荷素子としてNチャンネル型MOSFETQ10とPチャンネル型MOSFETQ11を並列接続した場合には、MOSFETのしきい値電圧によるレベル損失がなく、ノードPINを電源電圧VDDQのようなハイレベルに、ノードNINを回路の接地電位VSSのようなロウレベルまで変化させることができる。これにより、入力信号VINがフル振幅動作時のときにVDDQ又はVSSに固定されたときスイッチMOSFETQ1又はQ2を確実にオフ状態にすることができるから差動増幅回路での消費電流を低減させることができる。
【0065】
上記ノードNINのロウレベルによりNチャンネル型のスイッチMOSFETQ1がオフ状態になると差動増幅回路は増幅動作を停止するが、出力信号VOUTは上記ハイレベルに維持される。このとき入力電圧トラッキング型バイアス電圧発生回路VTBGのPチャンネル型MOSFETQ9もオフ状態となるため、そこに貫通電電流を流さなくできる。したがって、差動増幅回路及びバイアス電圧発生回路からなる入力回路全体の消費電流は理論的にはゼロとなる。
【0066】
これはDRAMのような半導体集積回路装置のアイドルスタンバイ時にアドレス,コマンド,データ系の入力回路の電流が低減できることを意味している。さらに、入力信号がVDDQに固定されている状態からVSSに立ち下がる場合には、図12のシミュレーション結果により形成された波形図に示すように、それまでVSSに引き下げられていたノードNINのみが速やかにVDDQに引き上げられ、スイッチMOSFETQ1がオン状態となって直ちに差動増幅回路の増幅動作が再開される。
【0067】
つまり、入力信号VINがVDDQに固定された状態から、LVTTLのような入力信号に対応してロウレベルに変化すると、そのレベルが中心電圧VREFに到達する前に、ノードNINがハイレベルに立ち上がって差動増幅回路を動作状態にするので、入力信号VINが基準電圧VREFよりも低下すると、それに対応して出力信号VOUTがハイレベルからロウレベルに変化するものとなりり、LVTLLインターフェイスと同等の出力信号OUTを形成することができる。入力信号がVSSからVDDQに立ち上がる場合も同様の原理で差動増幅回路を非動作状態から上記のような増幅動作に切り替えることができる。
【0068】
本実施例回路はSSTLのような小振幅入力に対して安定に動作するほか、フル振幅入力で入力信号がVDDQ、VSSに固定された場合には消費電流を0にするというCMOS型入力バツファの特性も有しており、SSTL及びLVTTLのような全インターフェイスに対して共通に用いるようにすることができる。それ故、SSTLとLVTTLの両方のタイプが設けられるSDRAMと、SSTLのみが用いられるDDR−SDRAMを同一のチップで形成し、前記のようなボンディングオプション又はメタルオプションによりいずれか1つを選択する場合には有益な入力回路となる。
【0069】
図10では、差動MOSFETQ3,Q4のようにNチャンネル型MOSFET受けの差動増幅回路を用いた例を示したが、Pチャンネル型MOSFET受けの差動増幅回路を用いてもよい。一般的にNMOS受けの差動増幅回路では、出力振幅の最大値、最小値が共に電源電圧に依存して大きくなる。そのとき、振幅の最小値は次段インバータ回路の動作電圧の中間電位側にシフトすることとなるため、次段インバータ回路に貫通電流が大きくなる。それに対し、Pチャンネル型MOSFET受けの差動増幅回路では最小値がほぼVSS一定であため、次段インバータ回路の貫通電流を抑えることができる。
【0070】
上記の実施例から得られる作用効果は、下記の通りである。
(1) コマンドに従ってメモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置に上記コマンドが入力される入力端子に対応された入力容量を持つようにされた第1の入力回路と、上記データ端子に対応された入力容量を持つようにされた第2の入力回路を形成し、ボンディングオプション技術により上記データ端子から入力された書き込み信号を阻止するマスク信号を上記第1の入力回路又は第2の入力回路のいずれかにより入力することにより、2通りの入力仕様に対応した半導体記憶装置を同一チップ上に形成することができ、開発TATの向上やトータルの製品コストの削減を実現できるという効果が得られる。
【0071】
(2) 上記に加えて、上記第2の入力回路の入力容量を、書き込み信号が入力される入力回路と同等の入力回路の入力容量に加えて、読み出し信号が出力される出力回路に対応されたダミーの出力MOSFETのドレイン拡散容量を付加することにより、データ端子との入力容量の整合性を図ることができ、動作マージンも改善することができるという効果が得られる。
【0072】
(3) 上記に加えて、上記読み出し信号が出力される出力回路を必要とされる電流供給能力に対応された複数個の並列接続MOSFETにより構成し、それに合わせて上記第2の入力回路に付加されるダミーの出力MOSFETも上記出力回路と同等の並列接続MOSFETにより構成することにより、簡単にデータ端子に設けられる出力回路の駆動能力の設定が行われるとともに、かかる駆動能力の調整に合わせて簡単に入力容量の整合性も行うようにすることができるという効果が得られる。
【0073】
(4) 上記に加えて、上記コマンドを第1クロックに対応して入力し、上記データ端子から入力あるいは出力される信号を、上記第1クロックと位相が異なる第2クロックに対応して入出力し、上記第2の入力回路の出力信号を、上記第2のクロックに対応されたラッチ回路により取り込んで上記第1の入力回路の出力とを選択的に第1ノードに伝え、上記第1ノードの信号を上記第1のクロックに対応されたラッチ回路に取り込ませて2通りの入力仕様に対応した信号経路の共通化により、後段側回路の共通化が可能となって回路の簡素化を図ることができるという効果が得られる。
【0074】
(5) 上記に加えて、上記メモリセルを記憶キャパシタとアドレス選択MOSFETからなるダイナミック型メモリセルで構成し、上記ボンディングオプション技術により第1の入力回路をマスク信号の入力用に設定してSDRAMを構成し、第2の入力回路をマスク信号の入力用に設定してDDR−SDRAMを構成することにより、SDRAMとDDR−SDRAMとが同一チップ上に実現できるために、開発TATの向上やトータルの製品コストの削減などさまさまなメリットを得ることができるという効果が得られる。
【0075】
(6) コマンドに従ってメモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置に上記コマンドが入力される入力端子に対応された第1の入力容量と、上記データ端子に対応された第2の入力容量との差分に対応した付加容量を持つようにされた入力回路を形成し、メタルオプション技術により上記マスク信号を上記コマンドに対応して入力する構成では上記付加容量を接続せず、上記マスク信号を書き込み信号に対応して入力する構成では上記付加容量を上記入力回路に接続することにより、2通りの入力仕様に対応した半導体記憶装置を同一チップ上に形成することができ、開発TATの向上やトータルの製品コストの削減を実現できるという効果が得られる。
【0076】
(7) 上記(6)に加えて、上記メタルオプション技術により上記マスク信号を上記コマンドに対応して入力する構成では上記付加容量を上記入力回路に代えて電源端子間に接続することにより、素子の有効利用によって電源の安定化を図ることができるという効果が得られる。
【0077】
(8) 上記(6)に加えて、上記第2の入力回路の入力容量を、書き込み信号が入力される入力回路と同等の入力回路の入力容量に加えて、読み出し信号が出力される出力回路に対応されたダミーの出力MOSFETのドレイン拡散容量を付加することにより、データ端子との入力容量の整合性を図ることができ、動作マージンも改善することができるという効果が得られる。
【0078】
(9) 上記(6ないし8)に加えて、上記読み出し信号が出力される出力回路を必要とされる電流供給能力に対応された複数個の並列接続MOSFETにより構成し、それに合わせて上記第2の入力回路に付加されるダミーの出力MOSFETも上記出力回路と同等の並列接続MOSFETにより構成することにより、簡単にデータ端子に設けられる出力回路の駆動能力の設定が行われるとともに、かかる駆動能力の調整に合わせて簡単に入力容量の整合性も行うようにすることができるという効果が得られる。
【0079】
(10) 上記(6ないし9)に加えて、上記コマンドを第1クロックに対応して入力し、上記データ端子から入力あるいは出力される信号を、上記第1クロックと位相が異なる第2クロックに対応して入出力し、上記第2の入力回路の出力信号を、上記第2のクロックに対応されたラッチ回路により取り込んで上記第1の入力回路の出力とを選択的に第1ノードに伝え、上記第1ノードの信号を上記第1のクロックに対応されたラッチ回路に取り込ませて2通りの入力仕様に対応した信号経路の共通化により、後段側回路の共通化が可能となって回路の簡素化を図ることができるという効果が得られる。
【0080】
(11) 上記(6ないし10)に加えて、上記メモリセルを記憶キャパシタとアドレス選択MOSFETからなるダイナミック型メモリセルで構成し、上記ボンディングオプション技術により第1の入力回路をマスク信号の入力用に設定してSDRAMを構成し、第2の入力回路をマスク信号の入力用に設定してDDR−SDRAMを構成することにより、SDRAMとDDR−SDRAMとが同一チップ上に実現できるために、開発TATの向上やトータルの製品コストの削減などさまさまなメリットを得ることができるという効果が得られる。
【0081】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリ回路は、前記のようなダイナミック型メモリセルを用いるものの他、スタティック型メモリセルを用いるものであってもよい。DRAMに適用する場合、メモリアレー部は、一対の相補ビット線を並行して延長させるいわゆる2交点方式あるいは折り返しビット線方式のものの他、センスアンプを中心にして相補ビット線を左右に延長させるという、いわゆる1交点方式又はオープンビット線方式とするものであってもよい。
【0082】
同一チップに形成されるSDRAMとDDR−SDRAMは、入出力インターフェイスをSSTLに限定するものであってもよい。つまり、LVTTLインターフェイスのSDRAMは、別チップで形成するようにする。このようなインターフェイスの限定によって入力回路の簡素化が可能になる。また、ボンディングオプション技術とメタルオプション技術の両方を併用して、SDRAMとDDR−SDRAMの設定を行うようにするものであってもよい。この発明は、半導体記憶装置に広く利用することができる。
【0083】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。コマンドに従ってメモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置に上記コマンドが入力される入力端子に対応された入力容量を持つようにされた第1の入力回路と、上記データ端子に対応された入力容量を持つようにされた第2の入力回路を形成し、ボンディングオプション技術により上記データ端子から入力された書き込み信号を阻止するマスク信号を上記第1の入力回路又は第2の入力回路のいずれかにより入力することにより、2通りの入力仕様に対応した半導体記憶装置を同一チップ上に形成することができ、開発TATの向上やトータルの製品コストの削減を実現できる。
【0084】
コマンドに従ってメモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置に上記コマンドが入力される入力端子に対応された第1の入力容量と、上記データ端子に対応された第2の入力容量との差分に対応した付加容量を持つようにされた入力回路を形成し、メタルオプション技術により上記マスク信号を上記コマンドに対応して入力する構成では上記付加容量を接続せず、上記マスク信号を書き込み信号に対応して入力する構成では上記付加容量を上記入力回路に接続することにより、2通りの入力仕様に対応した半導体記憶装置を同一チップ上に形成することができ、開発TATの向上やトータルの製品コストの削減を実現できる。
【図面の簡単な説明】
【図1】この発明に係る半導体記憶装置の一実施例を示す概略要部ブロック図である。
【図2】この発明に係る半導体記憶装置の他の一実施例を示す概略要部ブロック図である。
【図3】図1のラッチ部の入力段側の一実施例を示す回路図である。
【図4】図1のラッチ部の出力段側の一実施例を示す回路図である。
【図5】図3と図4のラッチ部のSDRAM動作の一例を示す波形図である。
【図6】図3と図4のラッチ部のDDR−SDRAM動作の一例を示す波形図である。
【図7】この発明に係る半導体記憶装置のボンディングパッド部の一実施例を示す構成図である。
【図8】この発明に係る半導体記憶装置のボンディングパッド部に設けられる容量の他の一実施例を示す断面図である。
【図9】この発明が適用されるDDR−SDRAMの一実施例の示す全体ブロック図である。
【図10】この発明に係る半導体記憶装置の入力回路の一実施例を示す回路図である。
【図11】図10の入力回路の動作を説明するための入出力伝達特性図である。
【図12】図10の入力回路の動作を説明するためのシミュレーション結果により形成された波形図である。
【符号の説明】
P1〜P3…ボンディングパッド、C10,C20…入力容量、C1,C2…容量、N1〜N33…インバータ回路、CN1〜CN23…クロックドインバータ回路、G1〜G8…ゲート回路、Q1〜Q10…MOSFET、DELAY…遅延回路、
200A〜D…メモリアレイ、201A〜D…ロウデコーダ、202A〜D…センスアンプ、203A〜D…カラムデコーダ、204…アドレスバッファ、205…ロウアドレスバッファ、206…カラムアドレスバッファ、207…カラムアドレスカウンタ、208…リフレッシュカウンタ、209…コントロール回路、210…データ入力回路、211…データ出力回路、212…バンクセレクト回路、213…モードレジスタ、214…DLL、214…DQSバッファ。
Claims (11)
- 複数のメモリセルを備え、コマンドに従って上記メモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置であって、
上記コマンドが入力される入力端子に対応された入力容量を持つようにされた第1の入力回路と、
上記データ端子に対応された入力容量を持つようにされた第2の入力回路とを備え、
上記データ端子から入力された書き込み信号が上記メモリセルに書き込まれるのを阻止するマスク信号の入力回路をボンディングオプション技術により上記第1の入力回路又は第2の入力回路のいずれかに設定してなることを特徴とする半導体記憶装置。 - 請求項1において、
上記第2の入力回路の入力容量は、書き込み信号が入力される入力回路と同等の入力回路の入力容量に加えて、読み出し信号が出力される出力回路に対応されたダミーの出力MOSFETのドレイン拡散容量が付加されるものであることを特徴とする半導体記憶装置。 - 請求項2において、
上記読み出し信号が出力される出力回路は、必要とされる電流供給能力に対応された複数個の並列接続MOSFETにより構成されるものであり、
上記第2の入力回路に付加されるダミーの出力MOSFETも上記出力回路と同等の並列接続MOSFETにより構成されるものであることを特徴とする半導体記憶装置。 - 請求項1ないし3のいずれかにおいて、
上記コマンドは、第1クロックに対応して入力され、
上記データ端子から入力あるいは出力される信号は、上記第1クロックと位相が異なる第2クロックに対応して入出力され、
上記第2の入力回路の出力信号は、上記第2のクロックに対応されたラッチ回路により取り込まれて上記第1の入力回路の出力とが選択的に第1ノードに伝えられ、
上記第1ノードの信号は、上記第1のクロックに対応されたラッチ回路に取り込まれ、上記書き込み阻止を行う内部マスク信号とされるものであることを特徴とする半導体記憶装置。 - 請求項1ないし4のいずれかにおいて、
上記メモリセルは、記憶キャパシタとアドレス選択MOSFETからなるダイナミック型メモリセルであり、
上記ボンディングオプション技術により第1の入力回路をマスク信号の入力用に設定してSDRAMを構成し、第2の入力回路をマスク信号の入力用に設定してDDR−SDRAMを構成することを特徴とする半導体記憶装置。 - 複数のメモリセルを備え、コマンドに従って上記メモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置であって、
上記コマンドが入力される入力端子に対応された第1の入力容量と、上記データ端子に対応された第2の入力容量との差分に対応した付加容量を持つようにされた入力回路を備え、
上記入力回路により上記データ端子から入力された書き込み信号が上記メモリセルに書き込まれるのを阻止するマスク信号を入力するとともに、メタルオプション技術により、上記マスク信号を上記コマンドに対応して入力する構成では上記付加容量を入力回路に接続せず、上記マスク信号を書き込み信号に対応して入力する構成では上記付加容量を上記入力回路に接続してなることを特徴とする半導体記憶装置。 - 請求項6において、
上記メタルオプション技術により上記マスク信号を上記コマンドに対応して入力する構成では上記付加容量を上記入力回路に代えて電源端子間に接続するものであることを特徴とする半導体記憶装置。 - 請求項6又は7において、
上記付加容量は、読み出し信号が出力される出力回路に対応されたダミーの出力MOSFETのドレイン拡散容量が付加されるものであることを特徴とする半導体記憶装置。 - 請求項8において、
上記読み出し信号が出力される出力回路は、必要とされる電流供給能力に対応された複数個の並列接続MOSFETにより構成されるものであり、
上記第2の入力回路に付加されるダミーの出力MOSFETも上記出力回路と同等の並列接続MOSFETにより構成されるものであることを特徴とする半導体記憶装置。 - 請求項6ないし9のいずれかにおいて、
上記コマンドは、第1クロックに対応して入力され、
上記データ端子から入力あるいは出力される信号は、上記第1クロックと位相が異なる第2クロックに対応して入出力され、
上記入力回路の出力信号は、上記第2のクロックに対応されたラッチ回路により取り込まれたものと、かかるラッチ回路をスルーしたものとのいずれかが選択的に第1ノードに伝えられ、
上記第1ノードの信号は、上記第1のクロックに対応されたラッチ回路に取り込まれ、上記書き込み阻止を行う内部マスク信号とされるものであることを特徴とする半導体記憶装置。 - 請求項6ないし10のいずれかにおいて、
上記メモリセルは、記憶キャパシタとアドレス選択MOSFETからなるダイナミック型メモリセルであり、
上記メタルオプション技術により上記入力回路に付加容量を接続しない設定によりSDRAMを構成し、上記入力回路に付加容量を接続する設定によりDDR−SDRAMを構成することを特徴とする半導体記憶装置。
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