KR100803359B1 - 반도체 메모리 장치의 데이터 입력 회로 및 방법 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치의 데이터 입력 회로는, 전원 정보와 장치 종류 정보에 따른 전위 레벨을 갖는 제어 전압을 생성하는 제어 전압 생성 수단 및 입력 데이터에 대해 상기 제어 전압에 대응되는 지연 시간을 부여하여 지연 데이터를 생성하여 출력하는 데이터 지연 수단을 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 데이터 입력, 데이터 지연

Description

반도체 메모리 장치의 데이터 입력 회로 및 방법{Circuit and Method for Inputting Data in Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 제 1 데이터 지연 수단의 상세 구성도,
도 3은 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로의 구성을 나타낸 블록도,
도 4는 도 3에 도시한 제어 전압 생성 수단의 상세 구성도,
도 5는 도 3에 도시한 제 1 데이터 지연 수단의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10~13/40~43 : 제 1 ~ 제 4 데이터 지연 수단
20~23 : 제 1 ~ 제 4 래치 수단 30 : 제어 전압 생성 수단
310 : 제어부 320 : 전압 분배부
330 : 스위칭부 410 : 구동부
420 : 지연부
본 발명은 반도체 메모리 장치의 데이터 입력 회로 및 방법에 관한 것으로, 보다 상세하게는 면적 마진을 증가시킨 반도체 메모리 장치의 데이터 입력 회로 및 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 입력되는 데이터가 클럭과 동기될 때 적절한 셋업(Setup) 및 홀드(Hold) 타임을 갖도록 소정 시간 지연시킨 후 이를 래치시키는 데이터 입력 회로를 구비한다. 이 때 데이터 입력 회로는 반도체 메모리 장치가 사용하는 외부 공급전원의 전위와 무관하게 동작 가능하도록 설계된다. 또한 SDRAM(Synchronous Dynamic Random Access Memory) 및 이보다 진보된 DDR(Double Data Rate) SDRAM에 공통적으로 구비될 수 있도록 설계된다. 상기 데이터 입력 회로는 캐패시터와 퓨즈 등의 소자들을 구비하여 테스트 후 인위적으로 지연값을 고정시키는 형태로 구성된다.
이하, 종래의 기술에 따른 데이터 입력 회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 회로의 구성을 나타낸 블록도로서, 4개의 데이터를 입력 받는 데이터 입력 회로를 예로 들어 나타낸 것이다.
도시한 바와 같이, 상기 데이터 입력 회로는 입력 데이터 0 ~ 3(idata<0:3>)에 전원 신호(vsc) 및 제 1 및 제 2 장치 종류 신호(ast1, ast2)에 따른 지연 시간 을 각각 부여하여 지연 데이터 0 ~ 3(ddata<0:3>)을 출력하는 제 1 ~ 제 4 데이터 지연 수단(10~13) 및 상기 지연 데이터 0 ~ 3(ddata<0:3>)을 각각 래치 및 구동하여 래치 데이터 0 ~ 3(ldata<0:3>)으로서 출력하는 제 1 ~ 제 4 래치 수단(20~23)으로 구성된다.
이 때 상기 전원 신호(vsc)는 반도체 메모리 장치가 사용하는 외부 공급전원의 전위에 대한 정보(예를 들어, 1.8V, 2.5V)를 담는 신호이다. 예를 들어, 상기 외부 공급전원이 1.8V이면 상기 전원 신호(vsc)는 로우 레벨(Low Level)의 전위를, 상기 외부 공급전원이 2.5V이면 상기 전원 신호(vsc)는 하이 레벨(High Level)의 전위를 갖는다. 그리고 상기 제 1 및 제 2 장치 종류 신호(ast1, ast2)는 상기 반도체 메모리 장치의 종류에 대한 정보(예를 들어, SDRAM, DDR SDRAM)를 담는 신호이다. 예를 들어, 상기 반도체 메모리 장치가 SDRAM이면 상기 제 1 장치 종류 신호(ast1)가 인에이블 되고, 상기 반도체 메모리 장치가 DDR SDRAM이면 상기 제 2 장치 종류 신호(ast2)가 인에이블 된다.
상기 제 1 ~ 제 4 데이터 지연 수단(10~13)은 각각 상기 외부 공급전원의 전위에 대한 정보와 상기 반도체 메모리 장치의 종류에 대한 정보에 따라 각각 설정된 지연값을 부여하기 위해 각각의 입력 데이터 0 ~ 3(idata<0:3>)의 지연 경로를 선택한다. 이 때 각각의 지연 경로에는 복수 개의 캐패시터와 복수 개의 퓨즈가 구비되며, 설계자가 상기 복수 개의 퓨즈를 인위적으로 제어함으로써 각각의 지연값이 설정된다.
도 2는 도 1에 도시한 제 1 데이터 지연 수단의 상세 구성도로서, 상기 제 1 ~ 제 4 데이터 지연 수단은 모두 같은 형태로 구성되므로 상기 제 1 데이터 지연 수단에 대한 설명으로 나머지 데이터 지연 수단에 대한 설명을 대체하기 위해 표현한 것이다.
상기 제 1 데이터 지연 수단(10)은 상기 전원 신호(vsc)의 전위가 로우 레벨일 때 상기 제 1 장치 종류 신호(ast1)가 인에이블 되면 상기 입력 데이터 0(idata<0>)에 제 1 지연 시간을 부여하는 제 1 지연부(110), 상기 입력 데이터 0(idata<0>)에 상기 전원 신호(vsc2)의 전위가 로우 레벨일 때 상기 제 2 장치 종류 신호(ast2)가 인에이블 되면 상기 입력 데이터 0(idata<0>)에 제 2 지연 시간을 부여하는 제 2 지연부(120), 상기 전원 신호(vsc)의 전위가 하이 레벨일 때 상기 제 1 장치 종류 신호(ast1)가 인에이블 되면 상기 입력 데이터 0(idata<0>)에 제 3 지연 시간을 부여하는 제 3 지연부(130), 상기 전원 신호(vsc)의 전위가 하이 레벨일 때 상기 제 2 장치 종류 신호(ast2)가 인에이블 되면 상기 입력 데이터 0(idata<0>)에 제 4 지연 시간을 부여하는 제 4 지연부(140) 및 상기 제 1 ~ 제 4 지연부(110 ~ 140)의 출력 신호를 조합하여 상기 지연 데이터 0(ddata<0>)을 출력하는 지연 데이터 출력부(150)로 구성된다.
여기에서 상기 제 1 지연부(110)는 상기 입력 데이터 0(idata<0>)에 인위적으로 상기 제 1 지연 시간을 부여하기 위해 구비되는 복수 개의 캐패시터(C)와 복수 개의 퓨즈(FUS), 상기 제 1 지연 시간이 부여된 상기 입력 데이터 0(idata<0>)을 입력 받는 제 1 인버터(IV1), 상기 전원 신호(vsc)를 입력 받는 제 2 인버터(IV2), 상기 제 2 인버터(IV2)의 출력 신호와 상기 제 1 장치 종류 신호(ast1)를 입력 받는 제 1 낸드게이트(ND1), 상기 제 1 낸드게이트(ND1)의 출력 신호를 입력 받는 제 3 인버터(IV3) 및 상기 제 1 인버터(IV1)의 출력 신호와 상기 제 3 인버터(IV3)의 출력 신호를 입력 받는 제 2 낸드게이트(ND2)로 구성된다.
그리고 상기 제 2 지연부(120)는 상기 입력 데이터 0(idata<0>)에 인위적으로 상기 제 2 지연 시간을 부여하기 위해 구비되는 복수 개의 캐패시터(C)와 복수 개의 퓨즈(FUS), 상기 제 2 지연 시간이 부여된 상기 입력 데이터 0(idata<0>)을 입력 받는 제 4 인버터(IV4), 상기 전원 신호(vsc)를 입력 받는 제 5 인버터(IV5), 상기 제 5 인버터(IV5)의 출력 신호와 상기 제 2 장치 종류 신호(ast2)를 입력 받는 제 3 낸드게이트(ND3), 상기 제 3 낸드게이트(ND3)의 출력 신호를 입력 받는 제 6 인버터(IV6) 및 상기 제 4 인버터(IV4)의 출력 신호와 상기 제 6 인버터(IV6)의 출력 신호를 입력 받는 제 4 낸드게이트(ND4)로 구성된다.
또한 상기 제 3 지연부(130)는 상기 입력 데이터 0(idata<0>)에 인위적으로 상기 제 3 지연 시간을 부여하기 위해 구비되는 복수 개의 캐패시터(C)와 복수 개의 퓨즈(FUS), 상기 제 3 지연 시간이 부여된 상기 입력 데이터 0(idata<0>)을 입력 받는 제 7 인버터(IV7), 상기 전원 신호(vsc)와 상기 제 1 장치 종류 신호(ast1)를 입력 받는 제 5 낸드게이트(ND5), 상기 제 5 낸드게이트(ND5)의 출력 신호를 입력 받는 제 8 인버터(IV8) 및 상기 제 7 인버터(IV7)의 출력 신호와 상기 제 8 인버터(IV8)의 출력 신호를 입력 받는 제 6 낸드게이트(ND6)로 구성된다.
그리고 상기 제 4 지연부(140)는 상기 입력 데이터 0(idata<0>)에 인위적으로 상기 제 4 지연 시간을 부여하기 위해 구비되는 복수 개의 캐패시터(C)와 복수 개의 퓨즈(FUS), 상기 제 4 지연 시간이 부여된 상기 입력 데이터 0(idata<0>)을 입력 받는 제 9 인버터(IV9), 상기 전원 신호(vsc)와 상기 제 2 장치 종류 신호(ast2)를 입력 받는 제 7 낸드게이트(ND7), 상기 제 7 낸드게이트(ND7)의 출력 신호를 입력 받는 제 10 인버터(IV10) 및 상기 제 9 인버터(IV9)의 출력 신호와 상기 제 10 인버터(IV10)의 출력 신호를 입력 받는 제 8 낸드게이트(ND8)로 구성된다.
마지막으로 상기 지연 데이터 출력부(150)는 상기 제 1 ~ 제 4 지연부(110 ~ 140)의 출력 신호를 입력 받는 제 9 낸드게이트(ND9), 및 상기 제 9 낸드게이트(ND9)의 출력 신호를 비반전 구동하는 제 11 및 제 12 인버터(IV11, IV12)로 구성된다.
이와 같이 구성된 상기 제 1 데이터 지연 수단(10)에서 상기 전원 신호(vsc)의 전위가 로우 레벨일 때 상기 제 1 장치 종류 신호(ast1)가 인에이블 되면 상기 제 1 지연부(110)에서는 상기 제 1 지연 시간이 부여된 상기 입력 데이터 0(idata<0>)이 출력된다. 이 때 상기 제 2 ~ 제 4 지연부(120 ~ 140)의 출력 신호는 모두 하이 레벨로 고정된다. 마찬가지로 상기 전원 신호(vsc)의 전위가 로우 레벨일 때 상기 제 2 장치 종류 신호(ast2)가 인에이블 되면 상기 제 2 지연부(120)로부터 상기 제 2 지연 시간이 부여된 상기 입력 데이터 0(idata<0>)이 출력된다. 또한 상기 전원 신호(vsc)의 전위가 하이 레벨일 때 상기 제 1 장치 종류 신호(ast1)가 인에이블 되면 상기 제 3 지연부(130)로부터 상기 제 3 지연 시간이 부여된 상기 입력 데이터 0(idata<0>)이 출력되고, 상기 전원 신호(vsc)의 전위가 하 이 레벨일 때 상기 제 2 장치 종류 신호(ast2)가 인에이블 되면 상기 제 4 지연부(140)로부터 상기 제 4 지연 시간이 부여된 상기 입력 데이터 0(idata<0>)이 출력된다.
이후 상기 지연 데이터 출력부(150)에서 출력되는 상기 지연 데이터 0(ddata<0>)은 상기 제 1 ~ 제 4 지연부(110 ~ 140) 중 어느 하나로부터 출력된 신호의 반전 구동된 형태를 갖게 된다.
상기 제 1 ~ 제 4 지연 시간은 각각 서로 다른 값을 갖는다. 일반적으로 반도체 메모리 장치의 종류가 DDR SDRAM인 경우의 입력 데이터에 대한 지연 시간이 반도체 메모리 장치의 종류가 SDRAM인 경우의 지연 시간보다 작으며, 반도체 메모리 장치가 사용하는 외부 공급전원의 전위가 높은 경우의 입력 데이터에 대한 지연 시간이 외부 공급전원의 전위가 낮은 경우보다 작다. 여기에서는 상기 제 1 지연 시간이 가장 크고 상기 제 2 지연 시간, 상기 제 3 지연 시간, 상기 제 4 지연 시간 순으로 점점 작아진다고 볼 수 있다.
설계자는 이와 같은 지연 시간을 상기 복수 개의 캐패시터(C)와 복수 개의 퓨즈(FUS)를 이용하여 구현하며, 이후 테스트를 통해 보다 정밀한 지연 시간을 상기 입력 데이터에 부여한다.
상술한 바와 같이, 종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 회로는 입력되는 데이터에 전원 정보와 장치 종류 정보에 따른 각각의 지연 시간을 부여하여 이후 클럭과 동기될 때 적절한 셋업 및 홀드 타임을 갖도록 하는 기능을 수행하였다. 그러나 상기 데이터 입력 회로에 많은 수의 캐패시터와 퓨즈가 구비됨 에 따라 상기 데이터 입력 회로가 너무 큰 면적을 차지하게 되는 단점이 존재하였다. 게다가 전원 정보 및 장치 종류 정보 외의 다른 정보를 고려하려면 보다 많은 수의 캐패시터와 퓨즈가 필요하게 된다. 이처럼 퓨즈가 많이 사용되면 퓨즈 자체의 크기와 더불어 적층 구조를 형성하기 용이하지 않다는 점이 반도체 메모리 장치의 고집적화 구현을 어렵게 만든다. 점점 고집적화 구현되는 반도체 메모리 장치의 추세로 볼 때, 이처럼 데이터 입력 회로가 차지하는 면적이 크다는 것은 반드시 해결해야만 하는 극복 과제로 여겨지고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 전원 정보 및 장치 종류 정보에 따라 가변적인 제어 전압을 생성하고 그에 따라 지연 소자의 지연량을 제어하여, 퓨즈를 구비한 회로에 비해 간단한 회로 구성만으로 입력 데이터에 대한 지연 동작을 수행함으로써 면적 마진을 향상시키는 반도체 메모리 장치의 데이터 입력 회로 및 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 입력 회로는, 전원 정보와 장치 종류 정보에 따른 전위 레벨을 갖는 제어 전압을 생성하는 제어 전압 생성 수단; 및 입력 데이터에 대해 상기 제어 전압에 대응되는 지연 시간을 부여하여 지연 데이터를 생성하여 출력하는 데이터 지연 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 메모리 장치의 데이터 입력 회로는, 전원 정보와 장 치 종류 정보에 따른 전위 레벨을 갖는 제어 전압을 생성하는 제어 전압 생성 수단; 상기 제어 전압의 전위에 따라 입력 데이터의 진행 속도를 제어하는 데이터 지연 수단; 및 상기 데이터 지연 수단으로부터 출력되는 데이터를 래치 및 구동하는 래치 수단;을 포함하는 것을 특징으로 한다.
그리고 본 발명의 반도체 메모리 장치의 데이터 입력 방법은, a) 전원 정보와 장치 종류 정보에 따른 전위 레벨을 갖는 제어 전압을 생성하는 단계; b) 입력 데이터에 상기 제어 전압에 대응되는 지연 시간을 부여하여 지연 데이터를 생성하는 단계; 및 c) 상기 지연 데이터를 래치 및 구동하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로의 구성을 나타낸 블록도로서, 4개의 데이터를 입력 받는 데이터 입력 회로를 예로 들어 나타낸 것이다.
도시한 바와 같이, 상기 데이터 입력 회로는 전원 신호(vsc)와 제 1 및 제 2 장치 종류 신호(ast1, ast2)에 따른 전위 레벨을 갖는 제어 전압(Vctrl)을 생성하는 제어 전압 생성 수단(30), 입력 데이터 0 ~ 3(idata<0:3>)에 대해 상기 제어 전압(Vctrl)에 대응되는 지연 시간을 부여하여 지연 데이터 0 ~ 3(ddata<0:3>)을 생성하여 출력하는 제 1 ~ 제 4 데이터 지연 수단(40 ~ 43) 및 상기 지연 데이터 0 ~ 3(ddata<0:3>)을 래치 및 구동하여 래치 데이터 0 ~ 3(ldata<0:3>)으로서 출력하는 제 1 ~ 제 4 래치 수단(20~23)으로 구성된다.
이 때 상기 전원 신호(vsc)는 반도체 메모리 장치가 사용하는 외부 공급전원의 전위에 대한 정보(예를 들어, 1.8V, 2.5V)를 담는 신호이다. 예를 들어, 상기 외부 공급전원이 1.8V이면 상기 전원 신호(vsc)는 로우 레벨(Low Level)의 전위를, 상기 외부 공급전원이 2.5V이면 상기 전원 신호(vsc)는 하이 레벨(High Level)의 전위를 갖는다. 그리고 상기 제 1 및 제 2 장치 종류 신호(ast1, ast2)는 상기 반도체 메모리 장치의 종류에 대한 정보(예를 들어, SDRAM, DDR SDRAM)를 담는 신호이다. 예를 들어, 상기 반도체 메모리 장치가 SDRAM이면 상기 제 1 장치 종류 신호(ast1)가 인에이블 되고, 상기 반도체 메모리 장치가 DDR SDRAM이면 상기 제 2 장치 종류 신호(ast2)가 인에이블 된다.
상기 제어 전압 생성 수단(30)에서 생성되는 상기 제어 전압(Vctrl)은 상기 전원 신호(vsc)와 상기 제 1 및 제 2 장치 종류 신호(ast1, ast2)에 따라 기 설정된 전위 레벨을 갖는다. 이후 상기 제 1 ~ 제 4 데이터 지연 수단(40 ~ 43)은 상기 제어 전압(Vctrl)에 각각 대응되는 지연 시간을 상기 입력 데이터 0 ~ 3(idata<0:3>)에 각각 부여하여 상기 지연 데이터 0 ~ 3(ddata<0:3>)을 생성한다. 그리고 상기 제 1 ~ 제 4 래치 수단(20~23)은 상기 지연 데이터 0 ~ 3(ddata<0:3>)을 각각 래치 및 구동하는 기능을 수행한다.
도 4는 도 3에 도시한 제어 전압 생성 수단의 상세 구성도이다.
상기 제어 전압 생성 수단(30)은 상기 전원 신호(vsc)와 상기 제 1 및 제 2 장치 종류 신호(ast1, ast2)의 입력에 대응하여 제 1 ~ 제 4 제어 신호(ctrl1 ~ ctrl4)를 생성하는 제어부(310), 기준 전압(Vref)의 제어에 따라 외부 공급전원(VDD)을 저항비에 따라 분배하여 제 1 ~ 제 4 분배 전압(Vdiv1 ~ Vdiv4)을 생성하는 전압 분배부(320) 및 상기 제 1 ~ 제 4 제어 신호(ctrl1 ~ ctrl4)의 인에이블 여부에 대응하여 상기 제 1 ~ 제 4 분배 전압(Vdiv1 ~ Vdiv4) 중 어느 하나를 상기 제어 전압(Vctrl)으로서 출력하는 스위칭부(330)로 구성된다.
여기에서 상기 제어부(310)는 상기 전원 신호(vsc)를 입력 받는 제 13 인버터(IV13), 상기 제 13 인버터(IV13)의 출력 신호와 상기 제 1 장치 종류 신호(ast1)를 입력 받는 제 10 낸드게이트(ND10), 상기 제 10 낸드게이트(ND10)의 출력 신호를 반전시켜 제 1 제어 신호(ctrl1)를 출력하는 제 14 인버터(IV14), 상기 전원 신호(vsc)를 입력 받는 제 15 인버터(IV15), 상기 제 15 인버터(IV15)의 출력 신호와 상기 제 2 장치 종류 신호(ast2)를 입력 받는 제 11 낸드게이트(ND11), 상기 제 11 낸드게이트(ND11)의 출력 신호를 반전시켜 제 2 제어 신호(ctrl2)를 출력하는 제 16 인버터(IV16), 상기 전원 신호(vsc)와 상기 제 1 장치 종류 신호(ast1)를 입력 받는 제 12 낸드게이트(ND12), 상기 제 12 낸드게이트(ND12)의 출력 신호를 반전시켜 제 3 제어 신호(ctrl3)를 출력하는 제 17 인버터(IV17), 상기 전원 신호(vsc)와 상기 제 2 장치 종류 신호(ast2)를 입력 받는 제 13 낸드게이트(ND13) 및 상기 제 13 낸드게이트(ND13)의 출력 신호를 반전시켜 제 4 제어 신호(ctrl4)를 출력하는 제 18 인버터(IV18)로 구성된다.
또한 상기 전압 분배부(320)는 소스 단에 상기 외부 공급전원(VDD)이 인가되 고 드레인 단이 제 1 노드(N1)에 연결되는 제 1 트랜지스터(TR1), 음의 입력단에 상기 기준 전압(Vref)이 인가되고 양의 입력단이 상기 제 1 노드(N1)와 연결되며 출력단이 상기 제 1 트랜지스터(TR1)의 게이트 단에 연결되는 비교기(CMP) 및 상기 제 1 노드(N1)와 접지단 사이에 직렬 연결되어 구비되는 제 1 ~ 제 5 저항(R1 ~ R5)으로 구성되며, 상기 제 1 ~ 제 5 저항(R1 ~ R5) 사이에 상기 제 1 ~ 제 4 분배 전압(Vdiv1 ~ Vdiv4)이 각각 형성된다.
그리고 상기 스위칭부(330)는 상기 제 1 제어 신호(ctrl1)가 인에이블 되면 턴 온(Turn On) 되어 제 1 분배 전압(Vdiv1)을 상기 제어 전압(Vctrl)으로서 출력하는 제 2 트랜지스터(TR2), 상기 제 2 제어 신호(ctrl2)가 인에이블 되면 턴 온 되어 제 2 분배 전압(Vdiv2)을 상기 제어 전압(Vctrl)으로서 출력하는 제 3 트랜지스터(TR3), 상기 제 3 제어 신호(ctrl3)가 인에이블 되면 턴 온 되어 제 3 분배 전압(Vdiv3)을 상기 제어 전압(Vctrl)으로서 출력하는 제 4 트랜지스터(TR4) 및 상기 제 4 제어 신호(ctrl4)가 인에이블 되면 턴 온 되어 제 4 분배 전압(Vdiv4)을 상기 제어 전압(Vctrl)으로서 출력하는 제 5 트랜지스터(TR5)로 구성된다.
상기 전원 신호(vsc)의 전위가 로우 레벨인 경우, 상기 제 1 장치 종류 신호(ast1)가 인에이블 되면 상기 제 1 제어 신호(ctrl1)가 인에이블 되고 상기 제 2 장치 종류 신호(ast2)가 인에이블 되면 상기 제 2 제어 신호(ctrl2)가 인에이블 된다. 그리고 상기 전원 신호(vsc)의 전위가 하이 레벨인 경우, 상기 제 1 장치 종류 신호(ast1)가 인에이블 되면 상기 제 3 제어 신호(ctrl3)가 인에이블 되고 상기 제 2 장치 종류 신호(ast2)가 인에이블 되면 상기 제 4 제어 신호(ctrl4)가 인에이블 된다.
상기 전압 분배부(320)의 상기 제 1 노드(N1)에는 상기 기준 전압(Vref) 레벨의 전위가 형성된다. 상기 제 1 노드(N1)의 전위는 상기 제 1 ~ 제 5 저항(R1 ~ R5)의 저항비에 따라 분배되어 상기 제 1 ~ 제 4 분배 전압(Vdiv1 ~ Vdiv4)을 형성한다. 이 때 상기 제 1 ~ 제 5 저항(R1 ~ R5)이 각각 갖는 저항값은 서로 다를 수 있으며, 이는 설계자에 의해 적절히 조정된다.
이하, 상기 전원 신호(vsc)의 전위가 로우 레벨일 때 상기 반도체 메모리 장치가 사용하는 상기 외부 공급전원(VDD)이 보다 높은 전위를 갖는다고 하고, 상기 제 1 장치 종류 신호(ast1)는 상기 반도체 메모리 장치가 SDRAM임을, 상기 제 2 장치 종류 신호(ast2)는 상기 반도체 메모리 장치가 DDR SDRAM임을 나타낸다고 가정하여 설명하기로 한다. 상기 반도체 메모리 장치가 낮은 전위의 상기 외부 공급전원(VDD)을 사용하는 SDRAM일 때 상기 제 1 제어 신호(ctrl1)가 인에이블 되며, 제 1 분배 전압(Vdiv1)이 상기 제어 전압(Vctrl)으로서 출력된다. 그리고 상기 반도체 메모리 장치가 낮은 전위의 상기 외부 공급전원(VDD)을 사용하는 DDR SDRAM일 때 상기 제 2 제어 신호(ctrl2)가 인에이블 되며, 제 2 분배 전압(Vdiv2)이 상기 제어 전압(Vctrl)으로서 출력된다. 또한 상기 반도체 메모리 장치가 높은 전위의 상기 외부 공급전원(VDD)을 사용하는 SDRAM일 때 상기 제 3 제어 신호(ctrl3)가 인에이블 되며, 제 3 분배 전압(Vdiv3)이 상기 제어 전압(Vctrl)으로서 출력된다. 상기 반도체 메모리 장치가 높은 전위의 상기 외부 공급전원(VDD)을 사용하는 DDR SDRAM일 때 상기 제 4 제어 신호(ctrl4)가 인에이블 되며, 제 4 분배 전압(Vdiv4)이 상 기 제어 전압(Vctrl)으로서 출력된다.
이 때 상기 제 1 ~ 제 4 분배 전압(Vdiv1 ~ Vdiv4) 중 상기 제 1 분배 전압(Vdiv1)의 전위 레벨이 가장 높으며, 상기 제 2 분배 전압(Vdiv2), 상기 제 3 분배 전압(Vdiv3), 상기 제 4 분배 전압(Vdiv4) 순으로 낮아진다.
도 5는 도 3에 도시한 제 1 데이터 지연 수단의 상세 구성도로서, 상기 제 1 ~ 제 4 데이터 지연 수단은 모두 같은 형태로 구성되므로 상기 제 1 데이터 지연 수단에 대한 설명으로 나머지 데이터 지연 수단에 대한 설명을 대체하기 위해 표현한 것이다.
상기 제 1 데이터 지연 수단(40)은 입력 데이터 0(idata<0>)을 반전 구동하는 구동부(410) 및 상기 제어 전압(Vctrl)의 전위에 대응하여 상기 구동부(410)의 동작을 지연시키는 지연부(420)로 구성된다.
여기에서 상기 구동부(410)는 상기 입력 데이터 0(idata<0>)을 반전 구동하기 위해 직렬 연결된 제 19 ~ 제 23 인버터(IV19 ~ IV23)으로 구성된다.
그리고 상기 지연부(420)는 게이트 단에 상기 제어 전압(Vctrl)이 인가되고 드레인 단이 제 19 인버터(IV19)의 출력단과 연결되는 제 6 트랜지스터(TR6), 상기 제 6 트랜지스터(TR6)의 소스 단과 접지단 사이에 구비되는 제 1 캐패시터(C1), 게이트 단에 상기 제어 전압(Vctrl)이 인가되고 드레인 단이 제 20 인버터(IV20)의 출력단과 연결되는 제 7 트랜지스터(TR7), 상기 제 7 트랜지스터(TR7)의 소스 단과 접지단 사이에 구비되는 제 2 캐패시터(C2), 게이트 단에 상기 제어 전압(Vctrl)이 인가되고 드레인 단이 제 21 인버터(IV21)의 출력단과 연결되는 제 8 트랜지스 터(TR8) 및 상기 제 8 트랜지스터(TR8)의 소스 단과 접지단 사이에 구비되는 제 3 캐패시터(C3)로 구성된다.
상기 제 6 ~ 제 8 트랜지스터(TR6 ~ TR8)가 선형 영역에서 동작하도록 상기 제어 전압(Vctrl)의 전위 및 상기 지연부(420)의 상기 제 6 ~ 제 8 트랜지스터(TR6 ~ TR8)의 사이즈가 설정된다.
기 설정된 범위 내에서 상기 제어 전압(Vctrl)의 전위 레벨이 높아질수록 상기 제 6 ~ 제 8 트랜지스터(TR6 ~ TR8)를 통해 흐르는 전류의 양이 늘어나게 된다. 따라서 이 경우 상기 제 1 ~ 제 3 캐패시터(C1 ~ C3)에 저장되는 전하의 양이 늘어나게 되고 상기 구동부(410)에서 구동되는 상기 입력 데이터 0(idata<0>)의 진행 속도가 늦어지게 된다.
반대로 기 설정된 범위 내에서 상기 제어 전압(Vctrl)의 전위 레벨이 낮아질수록 상기 제 6 ~ 제 8 트랜지스터(TR6 ~ TR8)를 통해 흐르는 전류의 양이 줄어들게 된다. 따라서 이 경우 상기 제 1 ~ 제 3 캐패시터(C1 ~ C3)에 저장되는 전하의 양이 줄어들게 되고 상기 구동부(410)에서 구동되는 상기 입력 데이터 0(idata<0>)의 진행 속도가 빨라지게 된다.
앞에서 상기 전원 신호(vsc)의 전위가 로우 레벨일 때 상기 반도체 메모리 장치가 사용하는 상기 외부 공급전원(VDD)이 보다 높은 전위를 갖는다고 하고, 상기 제 1 장치 종류 신호(ast1)는 상기 반도체 메모리 장치가 SDRAM임을, 상기 제 2 장치 종류 신호(ast2)는 상기 반도체 메모리 장치가 DDR SDRAM임을 나타낸다고 가정하였다. 상기 반도체 메모리 장치가 낮은 전위의 상기 외부 공급전원(VDD)을 사 용하는 SDRAM일 때 상기 입력 데이터 0(idata<0>)의 진행 속도가 가장 느리며, 상기 반도체 메모리 장치가 낮은 전위의 상기 외부 공급전원(VDD)을 사용하는 DDR SDRAM일 때 상기 입력 데이터 0(idata<0>)의 진행 속도가 그 다음으로 느리다. 상기 반도체 메모리 장치가 높은 전위의 상기 외부 공급전원(VDD)을 사용하는 SDRAM일 때 상기 입력 데이터 0(idata<0>)의 진행 속도는 상술한 경우들보다 더 빠르며, 상기 반도체 메모리 장치가 높은 전위의 상기 외부 공급전원(VDD)을 사용하는 DDR SDRAM일 때 상기 입력 데이터 0(idata<0>)의 진행 속도는 가장 빠르다.
이와 같은 과정을 통해 상기 제 1 ~ 제 4 데이터 지연 수단(40 ~ 43)으로부터 출력되는 상기 지연 데이터 0 ~ 3(ddata<0:3>)은 상기 제 1 ~ 제 4 래치 수단(20 ~ 23)에서 래치 및 구동되어 상기 래치 데이터 0 ~ 3(ldata<0:3>)으로서 출력되고 이후 클럭과 동기될 때 적절한 셋업 및 홀드 타임을 갖게 된다.
즉, 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로는 상기 전원 정보와 상기 장치 종류 정보에 따라 전위가 제어되는 상기 제어 전압(Vctrl)을 생성하고, 이에 따라 트랜지스터를 통해 흐르는 전류의 양을 제어함으로써 캐패시터에 저장되는 전하량을 제어하여 입력 데이터의 지연 시간을 적절히 조절할 수 있다. 전체적으로 종래의 기술에 비해 사용되는 소자들의 수가 감소하며 이에 따라 차지하는 면적이 줄어든다. 또한 종래의 기술에서 사용되던 퓨즈는 본 발명에서 사용되지 않으며, 이에 따라 면적 마진이 현저히 증가한다.
전원 정보 및 장치 종류 정보 외의 다른 정보를 고려하기 위해서는 제어 전압 생성 수단에서 보다 많은 제어 신호와 보다 많은 분배 전압을 생성하면 된다. 이 때 추가로 구비되는 소자들은 면적에 있어서 그다지 큰 손실로 작용하지는 않는다. 따라서 본 발명의 반도체 메모리 장치의 데이터 입력 회로의 구현으로 인해 반도체 메모리 장치는 보다 더 고집적화 될 수 있는 것이다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 데이터 입력 회로 및 방법은, 전원 정보 및 장치 종류 정보에 따라 가변적인 제어 전압을 생성하고 그에 따라 지연 소자의 지연량을 제어하여, 퓨즈를 구비한 회로에 비해 간단한 회로 구성만으로 입력 데이터에 대한 지연 동작을 수행함으로써 면적 마진을 향상시키는 효과가 있다.

Claims (23)

  1. 전원 정보와 장치 종류 정보에 따른 전위 레벨을 갖는 제어 전압을 생성하는 제어 전압 생성 수단; 및
    입력 데이터에 대해 상기 제어 전압에 대응되는 지연 시간을 부여하여 지연 데이터를 생성하여 출력하는 데이터 지연 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  2. 제 1 항에 있어서,
    상기 전원 정보는 상기 반도체 메모리 장치가 사용하는 외부 공급전원의 전위에 대한 정보를 담는 전원 신호이고, 상기 장치 종류 정보는 상기 반도체 메모리 장치의 종류에 대한 정보를 담는 제 1 장치 종류 신호와 제 2 장치 종류 신호인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  3. 제 2 항에 있어서,
    상기 제어 전압 생성 수단은,
    상기 전원 신호와 상기 제 1 및 제 2 장치 종류 신호의 입력에 대응하여 복수 개의 제어 신호를 생성하는 제어부;
    기준 전압의 제어에 따라 외부 공급전원을 저항비에 따라 분배하여 복수 개의 분배 전압을 생성하는 전압 분배부; 및
    상기 복수 개의 제어 신호의 인에이블 여부에 대응하여 상기 복수 개의 분배 전압 중 어느 하나를 상기 제어 전압으로서 출력하는 스위칭부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  4. 제 3 항에 있어서,
    상기 제어부는,
    상기 전원 신호를 입력 받는 제 1 인버터;
    상기 제 1 인버터의 출력 신호와 상기 제 1 장치 종류 신호를 입력 받는 제 1 낸드게이트;
    상기 제 1 낸드게이트의 출력 신호를 반전시켜 제 1 제어 신호를 출력하는 제 2 인버터;
    상기 전원 신호를 입력 받는 제 3 인버터;
    상기 제 3 인버터의 출력 신호와 상기 제 2 장치 종류 신호를 입력 받는 제 2 낸드게이트;
    상기 제 2 낸드게이트의 출력 신호를 반전시켜 제 2 제어 신호를 출력하는 제 4 인버터;
    상기 전원 신호와 상기 제 1 장치 종류 신호를 입력 받는 제 3 낸드게이트;
    상기 제 3 낸드게이트의 출력 신호를 반전시켜 제 3 제어 신호를 출력하는 제 5 인버터;
    상기 전원 신호와 상기 제 2 장치 종류 신호를 입력 받는 제 4 낸드게이트; 및
    상기 제 4 낸드게이트의 출력 신호를 반전시켜 제 4 제어 신호를 출력하는 제 6 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  5. 제 3 항에 있어서,
    상기 전압 분배부는,
    소스 단에 상기 외부 공급전원이 인가되고 드레인 단이 제 1 노드에 연결되는 트랜지스터;
    음의 입력단에 상기 기준 전압이 인가되고 양의 입력단이 상기 제 1 노드와 연결되며 출력단이 상기 트랜지스터의 게이트 단에 연결되는 비교기; 및
    상기 제 1 노드와 접지단 사이에 직렬 연결되어 구비되는 복수 개의 저항;
    을 포함하며, 상기 복수 개의 저항 사이에 상기 복수 개의 분배 전압이 각각 형성되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  6. 제 3 항에 있어서,
    상기 스위칭부는 상기 복수 개의 제어 신호 중 해당 제어 신호가 인에이블 되면 턴 온 되어 상기 복수 개의 분배 전압 중 해당 분배 전압을 상기 제어 전압으로서 출력하는 복수 개의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  7. 제 1 항 또는 제 3 항에 있어서,
    상기 데이터 지연 수단은,
    해당 입력 데이터를 구동하는 구동부; 및
    상기 제어 전압의 전위에 대응하여 상기 구동부의 동작을 지연시키는 지연부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  8. 제 7 항에 있어서,
    상기 구동부는 상기 해당 입력 데이터를 구동하기 위해 직렬 연결된 복수 개의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  9. 제 7 항에 있어서,
    그리고 상기 지연부는,
    게이트 단에 상기 제어 전압이 인가되고 드레인 단이 상기 구동부의 어느 하나의 인버터의 출력단과 연결되는 트랜지스터; 및
    상기 트랜지스터의 소스 단과 접지단 사이에 구비되는 캐패시터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  10. 제 1 항에 있어서,
    상기 데이터 지연 수단으로부터 출력되는 데이터를 래치 및 구동하는 래치 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  11. 전원 정보와 장치 종류 정보에 따른 전위 레벨을 갖는 제어 전압을 생성하는 제어 전압 생성 수단;
    상기 제어 전압의 전위에 따라 입력 데이터의 진행 속도를 제어하는 데이터 지연 수단; 및
    상기 데이터 지연 수단으로부터 출력되는 데이터를 래치 및 구동하는 래치 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  12. 제 11 항에 있어서,
    상기 전원 정보는 상기 반도체 메모리 장치가 사용하는 외부 공급전원의 전위에 대한 정보를 담는 전원 신호이고, 상기 장치 종류 정보는 상기 반도체 메모리 장치의 종류에 대한 정보를 담는 제 1 장치 종류 신호와 제 2 장치 종류 신호인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  13. 제 12 항에 있어서,
    상기 제어 전압 생성 수단은,
    상기 전원 신호와 상기 제 1 및 제 2 장치 종류 신호의 입력에 대응하여 복수 개의 제어 신호를 생성하는 제어부;
    기준 전압의 제어에 따라 외부 공급전원을 저항비에 따라 분배하여 복수 개의 분배 전압을 생성하는 전압 분배부; 및
    상기 복수 개의 제어 신호의 인에이블 여부에 대응하여 상기 복수 개의 분배 전압 중 어느 하나를 상기 제어 전압으로서 출력하는 스위칭부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  14. 제 13 항에 있어서,
    상기 제어부는,
    상기 전원 신호를 입력 받는 제 1 인버터;
    상기 제 1 인버터의 출력 신호와 상기 제 1 장치 종류 신호를 입력 받는 제 1 낸드게이트;
    상기 제 1 낸드게이트의 출력 신호를 반전시켜 제 1 제어 신호를 출력하는 제 2 인버터;
    상기 전원 신호를 입력 받는 제 3 인버터;
    상기 제 3 인버터의 출력 신호와 상기 제 2 장치 종류 신호를 입력 받는 제 2 낸드게이트;
    상기 제 2 낸드게이트의 출력 신호를 반전시켜 제 2 제어 신호를 출력하는 제 4 인버터;
    상기 전원 신호와 상기 제 1 장치 종류 신호를 입력 받는 제 3 낸드게이트;
    상기 제 3 낸드게이트의 출력 신호를 반전시켜 제 3 제어 신호를 출력하는 제 5 인버터;
    상기 전원 신호와 상기 제 2 장치 종류 신호를 입력 받는 제 4 낸드게이트; 및
    상기 제 4 낸드게이트의 출력 신호를 반전시켜 제 4 제어 신호를 출력하는 제 6 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  15. 제 13 항에 있어서,
    상기 전압 분배부는,
    소스 단에 상기 외부 공급전원이 인가되고 드레인 단이 제 1 노드에 연결되는 트랜지스터;
    음의 입력단에 상기 기준 전압이 인가되고 양의 입력단이 상기 제 1 노드와 연결되며 출력단이 상기 트랜지스터의 게이트 단에 연결되는 비교기; 및
    상기 제 1 노드와 접지단 사이에 직렬 연결되어 구비되는 복수 개의 저항;
    을 포함하며, 상기 복수 개의 저항 사이에 상기 복수 개의 분배 전압이 각각 형성되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  16. 제 13 항에 있어서,
    상기 스위칭부는 상기 복수 개의 제어 신호 중 해당 제어 신호가 인에이블 되면 턴 온 되어 상기 복수 개의 분배 전압 중 해당 분배 전압을 상기 제어 전압으로서 출력하는 복수 개의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  17. 제 11 항 또는 제 13 항에 있어서,
    상기 데이터 지연 수단은,
    해당 입력 데이터를 구동하는 구동부; 및
    상기 제어 전압의 전위에 대응하여 상기 구동부의 동작을 지연시키는 지연부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  18. 제 17 항에 있어서,
    상기 구동부는 상기 해당 입력 데이터를 구동하기 위해 직렬 연결된 복수 개의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  19. 제 17 항에 있어서,
    그리고 상기 지연부는,
    게이트 단에 상기 제어 전압이 인가되고 드레인 단이 상기 구동부의 어느 하나의 인버터의 출력단과 연결되는 트랜지스터; 및
    상기 트랜지스터의 소스 단과 접지단 사이에 구비되는 캐패시터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  20. a) 전원 정보와 장치 종류 정보에 따른 전위 레벨을 갖는 제어 전압을 생성하는 단계;
    b) 입력 데이터에 상기 제어 전압에 대응되는 지연 시간을 부여하여 지연 데이터를 생성하는 단계; 및
    c) 상기 지연 데이터를 래치 및 구동하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
  21. 제 20 항에 있어서,
    상기 전원 정보는 상기 반도체 메모리 장치가 사용하는 외부 공급전원의 전위에 대한 정보를 담는 전원 신호이고, 상기 장치 종류 정보는 상기 반도체 메모리 장치의 종류에 대한 정보를 담는 제 1 장치 종류 신호와 제 2 장치 종류 신호인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
  22. 제 21 항에 있어서,
    상기 a) 단계는,
    a-1) 상기 전원 신호와 상기 제 1 및 제 2 장치 종류 신호의 입력에 대응하여 복수 개의 제어 신호를 생성하는 단계;
    a-2) 기준 전압의 제어에 따라 외부 공급전원을 저항비에 따라 분배하여 복수 개의 분배 전압을 생성하는 단계; 및
    a-3) 상기 복수 개의 제어 신호의 인에이블 여부에 대응하여 상기 복수 개의 분배 전압 중 어느 하나를 상기 제어 전압으로서 출력하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
  23. 제 20 항 또는 제 22 항에 있어서,
    상기 b) 단계는,
    b-1) 상기 입력 데이터를 구동하는 단계; 및
    b-2) 상기 제어 전압의 전위에 대응하여 상기 b-1) 단계의 동작을 지연시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
KR1020060076419A 2006-08-11 2006-08-11 반도체 메모리 장치의 데이터 입력 회로 및 방법 KR100803359B1 (ko)

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