KR20060012700A - 정적 메모리 장치 - Google Patents
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Abstract
본 발명은 정적 메모리 장치에 관한것으로서, 보다 상세하게는 래치제어신호를 지연하거나, 래치제어신호 및 프리차지신호의 조합에 따라 래치회로를 제어함으로써, 공급전압이 저전압상태로 하강할 때 발생하는 클러치를 방지하는 기술이다. 이를 위해, 본 발명은 데이터를 저장하는 메모리 셀과, 메모리셀의 데이터의 출력을 제어하는 리드제어장치를 포함하되, 리드제어장치는, 데이터를 일정시간 래치하여 출력하는 래치회로와, 공급전압의 저전압상태로의 천이가 완료되면 래치회로가 데이터를 래치하도록 래치회로를 제어하는 래치제어신호를 출력하는 래치제어부를 포함하여 구성함을 특징으로 한다.
Description
도 1은 종래의 정적 메모리 장치의 개략적인 구성도.
도 2는 종래의 정적 메모리 장치의 입출력 파형도.
도 3은 본 발명의 실시예에 따른 정적 메모리 장치의 개략적인 구성도.
도 4는 본 발명의 다른 실시예에 따른 정적 메모리 장치의 개략적인 구성도.
도 5는 도 3 및 도 4의 정적 메모리 장치의 입출력 파형도.
본 발명은 정적 메모리 장치에 관한 것으로서, 보다 상세하게는 래치제어신호를 지연하거나, 래치제어신호 및 프리차지신호의 조합에 따라 래치회로를 제어함으로써, 공급전압이 저전압상태로 하강할 때 발생하는 클러치를 방지하는 기술이다.
일반적으로, 정적램(static random access memory; SRAM )은 플립플롭 방식의 메모리 셀을 가진 임의 접근 기억장치로서, 전원 공급이 계속되는 한 저장된 내용을 계속 기억하고 동작 속도가 느리지만 복잡한 재생 클록(refresh clock)이 필요없기 때문에 소용량의 메모리나 캐시메모리(cache memory)에 주로 사용된다.
이러한 SRAM은 MOS FET 4∼6개로 된 플립플롭 메모리 셀로 구성되고 그 동작 원리는 보통의 플립플롭과 동일하다. 다만, SRAM은 선택된 워드라인에 해당하는 비트라인바의 데이터를 래치회로에 래치시키고 컬럼어드레스에 해당하는 비트라인바의 데이터만 출력하고 나머지 비트라인바의 데이터는 다시 입력경로를 통해 플립플롭 메모리셀에 재입력한다.
도 1은 종래의 리드제어장치(1)를 포함하는 정적 메모리 장치의 개략적인 구성도이다.
종래의 리드제어장치(1)는 래치제어부(10) 및 래치회로(20)를 구비한다.
래치제어부(10)는 인버터제어부(30) 및 래치제어신호 발생부(40)를 구비한다.
인버터 제어부(30)는 낸드게이트 ND1 및 인버터 IV1를 구비한다.
낸드게이트 ND1는 클럭신호 CLK1, 리드신호 RD, 및 램인에이블신호 RES를 논리연산하고 인버터 IV1는 낸드게이트 ND1의 출력을 반전시킨다.
래치제어신호 발생부(40)는 낸드게이트 ND2, 노아게이트 NOR1, 및 인버터 IV2를 구비한다.
낸드게이트 ND2는 클럭신호 CLK4, 리드신호 RD, 및 램인에이블신호 RES를 논리연산하고 노아게이트 NOR1는 낸드게이트 ND2의 출력과 접지전압레벨신호를 논리연산하여 래치제어신호 LAT_CTR를 출력한다. 인버터 IV2는 래치제어신호 LAT_CTR를 반전시킨다.
래치회로(20)는 인버터 IV3 ~ IV6 및 래치부(21)를 구비한다.
인버터 IV3는 래치제어신호 LAT_CTR에 의해 제어되어 비트라인으로부터 입력되는 데이터 DATA를 반전시킨다. 래치부(31)는 래치제어신호 LAT_CTR에 의해 제어되어 인버터 IV3의 출력을 래치한다. 인버터 IV4는 인버터 IV1의 출력을 반전시키고, 인버터 IV5는 래치부(21)의 출력을 반전시키고, 인버터 IV6는 인버터 IV1, IV4의 출력에 의해 각각 제어되어 인버터 IV5의 출력을 반전시킨다.
상기와 같은 구성을 갖는 종래의 정적 메모리 장치는 데이터 출력 시에, 래치제어신호 LAT_CTR에 따라 래치회로(20)가 데이터 DATA를 래치한 후 데이터버스 DB로 출력데이터 DOUT를 출력한다.
그런데, 도 2와 같이, 종래의 정적 메모리 장치는 데이터라인 DL에 공급되는 공급전압이 저전압으로 하강하는 경우에 공급전압이 하강하는 동안 공급전압 레벨이 불안정하여 출력데이터 DOUT에 클러치(Clutch)가 발생한다. 이러한 클러치로 인해 출력데이터에 오류가 발생하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 래치제어신호를 지연하여 공급전압이 저전압상태로 하강할 때 발생하는 클러치를 방지하여 출력데이터의 오류를 방지하는데 있다.
또한, 래치제어신호 및 프리차지신호의 조합에 의하여 래치회로를 제어함으로써 클러치를 방지하여 출력데이터의 오류를 방지하는데 있다.
상기한 목적을 달성하기 위한 본 발명은 데이터를 저장하는 메모리 셀과, 메 모리셀의 데이터의 출력을 제어하는 리드제어장치를 포함하되,
상기 리드제어장치는, 상기 데이터를 일정시간 래치하여 출력하는 래치회로와, 공급전압의 저전압상태로의 천이가 완료되면 상기 래치회로가 상기 데이터를 래치하도록 상기 래치회로를 제어하는 래치제어신호를 출력하는 래치제어부를 포함하여 구성함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명의 실시예에 따른 리드제어장치(1000)를 포함하는 정적 메모리 장치의 개략적인 구성도이다.
본 발명의 실시예에 따른 리드제어장치(1000)는 래치제어부(100) 및 래치회로(200)를 구비한다.
래치제어부(100)는 인버터제어부(300) 및 래치제어신호 발생부(400)를 구비한다.
인버터 제어부(300)는 낸드게이트 ND3 및 인버터 IV7를 구비한다.
낸드게이트 ND3는 클럭신호 CLK1, 리드신호 RD, 및 램인에이블신호 RES를 논리연산하고 인버터 IV7는 낸드게이트 ND3의 출력을 반전시킨다.
래치제어신호 발생부(400)는 낸드게이트 ND4, 노아게이트 NOR2, 지연부(401), 및 인버터 IV8를 구비한다.
낸드게이트 ND4는 클럭신호 CLK4, 리드신호 RD, 및 램인에이블신호 RES를 논리연산하고 노아게이트 NOR2는 낸드게이트 ND4의 출력과 접지전압레벨신호를 논리 연산한다. 지연부(401)는 노아게이트 NOR2의 출력을 지연하여 래치제어신호 LAT_CTR를 출력하고, 인버터 IV8는 래치제어신호 LAT_CTR를 반전시킨다.
래치회로(200)는 인버터 IV9 ~ IV12 및 래치부(201)를 구비한다.
인버터 IV9는 래치제어신호 LAT_CTR에 의해 제어되어 비트라인으로부터 입력되는 데이터 DATA를 반전시킨다. 래치부(201)는 래치제어신호 LAT_CTR에 의해 제어되어 인버터 IV0의 출력을 래치한다. 인버터 IV10는 인버터 IV8의 출력을 반전시키고, 인버터 IV11는 래치부(201)의 출력을 반전시키고, 인버터 IV12는 인버터 IV7, IV10의 출력에 의해 각각 제어되어 인버터 IV11의 출력을 반전시킨다.
상기와 같은 구성을 갖는 종래의 정적 메모리 장치는 데이터 출력 시에, 래치제어신호 LAT_CTR에 따라 래치회로(200)가 데이터 DATA를 래치한 후 컬럼어드레스에 해당하는 비트라인바 BLB의 데이터 DOUT를 데이터버스 DB로 출력하고, 나머지 비트라인바 BLB의 데이터는 입력경로 DIN를 통해 플립플롭 메모리 셀에 다시 재입력한다.
이와같은 정적 메모리 장치는 도 5와 같이, 래치제어신호 LAT_CTR가 도 2와 비교할 때, 일정시간 지연된 후 인에이블되므로 데이터라인 DL에 공급되는 동작전압이 저전압상태로 하강하는 동안은 데이터의 래치를 일정시간 지연하고 동작전압이 저전압상태로 완전히 진입된 후에 데이터를 출력하도록 함으로써 동작전압이 저전압 상태로 하강하는 동안 발생되는 클러치를 방지할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 리드제어장치(1000)를 포함하는 정적 메모리 장치의 개략적인 구성도이다.
본 발명의 다른 실시예에 따른 리드제어장치(1000)는 래치제어부(500) 및 래치회로(600)를 구비한다.
래치제어부(500)는 인버터제어부(700) 및 래치제어신호 발생부(800)를 구비한다. 여기서, 래치회로(600) 및 인버터제어부(700)의 구성은 도 3과 동일하므로 래치회로(600) 및 인버터제어부(700)의 구체적인 설명은 생략하고 이하, 래치제어신호 발생부(800)에 대해 구체적으로 설명하기로 한다.
래치제어신호 발생부(800)는 낸드게이트 ND6, ND7, 노아게이트 NOR3, 및 인버터 IV14를 구비한다.
낸드게이트 ND6는 클럭신호 CLK4, 리드신호 RD, 및 램인에이블신호 RES를 논리연산하고 노아게이트 NOR3는 낸드게이트 ND6의 출력과 접지전압레벨신호를 논리연산한다.
낸드게이트 ND7는 노아게이트 NOR3의 출력과 프리차지신호 PCG를 논리연산하여 래치제어신호 LAT_CTR를 출력하고, 인버터 IV14는 래치제어신호 LAT_CTR를 반전시킨다.
상기와 같은 구성을 갖는 본 발명의 다른 실시예는 프리차지신호 PCG가 하이레벨로 인에이블되는 경우에만 노아게이트 NOR3의 출력을 래치제어신호 LAT_CTR로서 출력함으로써 동작전압이 안정적인 저전압상태가 된 후 래치부(601)를 구동시켜 데이터를 출력하도록 한다.
이상에서 설명한 바와 같이, 본 발명은 동작전압이 저전압상태로 되는 경우, 래치제어신호를 지연시키거나 프리차지신호에 따라 출력시킴으로써 동작전압이 안정적인 저전압상태가 되면 래치회로를 구동하여 출력데이터의 클러치를 방지하는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.
Claims (8)
- 데이터를 저장하는 메모리 셀; 및상기 메모리셀의 데이터의 출력을 제어하는 리드제어장치;를 포함하되,상기 리드제어장치는,상기 데이터를 일정시간 래치하여 출력하는 래치회로; 및공급전압의 저전압상태로의 천이가 완료되면 상기 래치회로가 상기 데이터를 래치하도록 상기 래치회로를 제어하는 래치제어신호를 출력하는 래치제어부;를 포함하여 구성함을 특징으로 하는 정적 메모리 장치.
- 제 1 항에 있어서, 상기 래치회로는,상기 데이터를 반전하는 제 1 반전수단;상기 제 1 반전수단의 출력을 래치하는 래치부; 및상기 래치부의 출력을 지연시키는 제 2 및 3 반전수단;을 구비함을 특징으로 하는 정적 메모리 장치.
- 제 2항에 있어서, 상기 래치제어부는,상기 제 3 반전수단을 제어하는 제어신호를 출력하는 인버터제어부; 및상기 제 1 반전수단 및 래치부를 제어하는 래치제어신호를 출력하는 래치제어신호 발생부;를 구비함을 특징으로 하는 정적 메모리 장치.
- 제 3항에 있어서, 상기 인버터제어부는,클럭신호, 리드신호, 및 램인에이블신호를 논리연산하는 제 1 논리연산수단; 및상기 제 1 논리연산수단의 출력을 반전하는 제 4 반전수단;를 구비함을 특징으로 하는 정적 메모리 장치.
- 제 4항에 있어서, 상기 래치제어신호 발생부는,상기 클럭신호, 상기 리드신호, 및 상기 램인에이블신호를 논리연산하는 제 2 논리연산수단;상기 제 2 논리연산수단의 출력과 접지전압레벨신호를 논리연산하는 제 3 논리연산수단; 및상기 제 3 논리연산수단의 출력을 지연하는 지연수단;를 구비함을 특징으로 하는 정적 메모리 장치.
- 제 4항에 있어서, 상기 래치제어신호 발생부는,상기 클럭신호, 상기 리드신호, 및 상기 램인에이블신호를 논리연산하는 제 2 논리연산수단;상기 제 2 논리연산수단의 출력과 접지전압레벨신호를 논리연산하는 제 3 논 리연산수단; 및상기 제 3 논리연산수단의 출력을 프리차지신호에 따라 상기 래치제어신호로서 출력하는 제 4 논리연산수단;을 구비함을 특징으로 하는 정적 메모리 장치.
- 제 4항 내지 제 6항 중 어느 한 항에 있어서, 상기 제 1, 2, 및 4 논리연산수단은 낸드게이트임을 특징으로 하는 정적 메모리 장치.
- 제 5항 또는 제 6항 중 어느 한 항에 있어서, 상기 제 3논리연산수단은 노아게이트임을 특징으로 하는 정적 메모리 장치.
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