KR100695290B1 - 반도체 메모리 장치의 뱅크 제어 회로 및 방법 - Google Patents

반도체 메모리 장치의 뱅크 제어 회로 및 방법 Download PDF

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Abstract

본 발명의 반도체 메모리 장치의 뱅크 제어 회로는 복수 개의 서브 뱅크 영역 중 일부 또는 전부의 서브 뱅크 영역이 선택적으로 동작하도록 하는 뱅크 분할 신호를 생성하는 뱅크 분할 신호 생성 수단, 전위 레벨에 따라 상기 복수 개의 서브 뱅크 영역 중 어느 하나의 서브 뱅크 영역을 선택하도록 하는 서브 뱅크 선택 신호를 생성하는 서브 뱅크 선택 신호 생성 수단, 상기 뱅크 분할 신호가 인에이블 되면 상기 서브 뱅크 선택 신호 및 리프레쉬 신호의 입력에 대응하여 각각의 서브 뱅크 영역에 전달되는 복수 개의 서브 뱅크 리프레쉬 신호를 생성하는 리프레쉬 선택 수단 및 상기 뱅크 분할 신호가 인에이블 되면 뱅크 액티브 신호, 상기 리프레쉬 신호 및 상기 복수 개의 서브 뱅크 리프레쉬 신호의 입력에 대응하여 각 서브 뱅크 영역을 동작시키는 복수 개의 서브 뱅크 액티브 신호를 생성하는 서브 뱅크 액티브 수단을 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 메모리 뱅크, 서브 뱅크 영역

Description

반도체 메모리 장치의 뱅크 제어 회로 및 방법{Circuit and Method for Controlling Bank in Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 메모리 뱅크의 구성도,
도 2는 종래의 기술에 따른 반도체 메모리 장치의 뱅크 제어 회로의 개략적인 구성도,
도 3은 본 발명에 따른 반도체 메모리 장치의 뱅크 제어 회로의 내부 구성을 나타낸 블록도,
도 4는 도 3에 도시한 뱅크 분할 신호 생성 수단의 내부 구성을 나타낸 회로도,
도 5는 도 3에 도시한 리프레쉬 신호 생성 수단의 내부 구성을 나타낸 회로도,
도 6은 도 3에 도시한 서브 뱅크 선택 신호 생성 수단의 내부 구성을 나타낸 회로도,
도 7은 도 3에 도시한 리프레쉬 선택 수단의 내부 구성을 나타낸 회로도,
도 8은 도 3에 도시한 서브 뱅크 액티브 수단의 내부 구성을 나타낸 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 뱅크 분할 신호 생성 수단 20 : 리프레쉬 신호 생성 수단
30 : 서브 뱅크 선택 신호 생성 수단
40 : 리프레쉬 선택 수단 50 : 서브 뱅크 액티브 수단
60 : 서브 뱅크 제어 수단
본 발명은 반도체 메모리 장치의 뱅크 제어 회로 및 방법에 관한 것으로, 보다 상세하게는 메모리 뱅크 내의 서브 뱅크 영역을 선택적으로 활성화시키는 반도체 메모리 장치의 뱅크 제어 회로 및 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 메모리 셀이 복수 개 조합되는 뱅크 구조로 구성되어 있다. 이하에서는, 메모리 뱅크보다 작은 단위의 메모리 셀 조합을 서브 뱅크 영역이라 칭하기로 한다. 이 때 상기 서브 뱅크 영역은 어느 특정 크기에 한정되지 않음을 밝혀 둔다.
이하, 종래의 기술에 따른 뱅크 제어 회로를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 메모리 뱅크의 구성도이고, 도 2는 종래의 기술에 따른 반도체 메모리 장치의 뱅크 제어 회로의 구성도이다.
도면에는 메모리 뱅크가 8개 구비되고, 각 메모리 뱅크는 2개의 서브 뱅크 영역으로 나누어지는 것을 예시적으로 나타내었다. 메모리 뱅크의 수와 서브 뱅크 영역의 수는 도시한 형태에 한정되지 않으나, 설명의 편의상 이와 같이 구성되었다고 가정하기로 한다.
상기 뱅크 제어 회로는 컬럼 어드레스 인에이블 신호(cae), 리프레쉬 신호(rfsh) 및 서브 뱅크 인에이블 신호(sbe)를 입력 받아 2개의 서브 뱅크 액티브 신호(sba<0:1>)를 출력하는 형태로 구현된다. 상기 서브 뱅크 액티브 신호(sba<0:1>)는 상기 뱅크 제어 회로에 상기 컬럼 어드레스 인에이블 신호(cae)가 인에이블 되어 입력될 때 상기 서브 뱅크 인에이블 신호(sbe)의 전위 레벨에 의해 생성된다. 상기 2개의 서브 뱅크 액티브 신호(sba<0:1>)는 제 1 및 제 2 서브 뱅크 영역(1, 2)에 하나씩 매칭되며 상기 제 1 및 제 2 서브 뱅크 영역(1, 2)을 각각 인에이블 시키는 데에 사용된다.
이 때 상기 리프레쉬 신호(rfsh)가 인에이블 되면 상기 2개의 서브 뱅크 액티브 신호(sba<0:1>)는 모두 인에이블 되며 그에 따라 상기 제 1 및 제 2 서브 뱅크 영역(1, 2)은 동시에 인에이블 된다.
이와 같이 구성되어 동작하는 상기 메모리 뱅크의 테스트 결과 상기 제 1 서브 뱅크 영역(1)이 불량인 것으로 판명되고, 상기 제 2 서브 뱅크 영역(2)은 정상 동작하는 것으로 확인된 경우, 종래에는 상기 메모리 뱅크를 모두 사용하지 못하였다. 따라서 정상 동작하는 상기 제 2 서브 뱅크 영역(2)까지도 사용하지 못하게 되어 반도체 메모리 장치의 부분적인 불량으로 인해 생산 효율이 감소하는 부작용이 발생하게 되었다.
또한 종래의 테스트 장비는 상기 서브 뱅크 영역 한 개만 테스트할 수 있게 제작되었다. 그러므로 상기 두 개의 서브 뱅크 영역의 리프레쉬 테스트를 실시하기 위해서는 상기 서브 뱅크 영역을 한 개씩 리프레쉬 동작시킬 수 있어야 하지만, 종래에는 상기 서브 뱅크 영역을 한 개씩만 리프레쉬 동작시키지 못하는 기술적 한계가 존재하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 하나의 메모리 뱅크에 존재하는 복수 개의 서브 뱅크 영역 중 일부의 서브 뱅크 영역만을 활성화시킴으로써 메모리 뱅크 내의 복수 개의 서브 뱅크 영역을 선택적으로 활용 가능하게 하는 반도체 메모리 장치의 뱅크 제어 회로 및 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 뱅크 제어 회로는, 복수 개의 서브 뱅크 영역 중 일부 또는 전부의 서브 뱅크 영역이 선택적으로 동작하도록 하는 뱅크 분할 신호를 생성하는 뱅크 분할 신호 생성 수단; 전위 레벨에 따라 상기 복수 개의 서브 뱅크 영역 중 어느 하나의 서브 뱅크 영역을 선택하도록 하는 서브 뱅크 선택 신호를 생성하는 서브 뱅크 선택 신호 생성 수단; 상기 뱅크 분할 신호가 인에이블 되면 상기 서브 뱅크 선택 신호 및 리프레쉬 신호의 입력에 대응하여 각각의 서브 뱅크 영역에 전달되는 복수 개의 서브 뱅크 리프레쉬 신호를 생성하는 리프레쉬 선택 수단; 및 상기 뱅크 분할 신호가 인에이블 되면 뱅크 액티브 신호, 상기 리프레쉬 신호 및 상기 복수 개의 서브 뱅크 리프레쉬 신호의 입력에 대응하여 각 서브 뱅크 영역을 동작시키는 복수 개의 서브 뱅크 액티브 신호를 생성하는 서브 뱅크 액티브 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 메모리 장치의 뱅크 제어 회로는, 인에이블 여부에 따라 메모리 뱅크 내의 2개의 서브 뱅크 영역을 제 1 서브 뱅크 영역 및 제 2 서브 뱅크 영역으로 구분하여 동작시키는 뱅크 분할 신호를 생성하는 뱅크 분할 신호 생성 수단; 전위 레벨에 따라 상기 제 1 서브 뱅크 영역 또는 제 2 서브 뱅크 영역을 선택하도록 하는 서브 뱅크 선택 신호를 생성하는 서브 뱅크 선택 신호 생성 수단; 및 상기 뱅크 분할 신호가 인에이블 되면 뱅크 액티브 신호, 상기 서브 뱅크 선택 신호 및 리프레쉬 신호의 입력에 대응하여 제 1 및 제 2 서브 뱅크 영역을 각각 동작시키는 제 1 및 제 2 서브 뱅크 액티브 신호를 생성하는 서브 뱅크 제어 수단;을 포함하는 것을 특징으로 한다.
그리고 본 발명의 반도체 메모리 장치의 뱅크 제어 방법은, a) 복수 개의 서브 뱅크 영역 중 일부 또는 전부의 서브 뱅크 영역이 선택적으로 동작하도록 하는 뱅크 분할 신호를 생성하는 단계; b) 전위 레벨에 따라 상기 복수 개의 서브 뱅크 영역 중 어느 하나의 서브 뱅크 영역을 선택하도록 하는 서브 뱅크 선택 신호를 생성하는 단계; c) 상기 뱅크 분할 신호가 인에이블 되면 상기 서브 뱅크 선택 신호의 전위 레벨에 대응하여 리프레쉬 신호를 각각의 서브 뱅크 영역에 전달되는 복수 개의 서브 뱅크 리프레쉬 신호로 변환하는 단계; 및 d) 상기 뱅크 분할 신호가 인에이블 되면 뱅크 액티브 신호, 상기 리프레쉬 신호 및 상기 복수 개의 서브 뱅크 리프레쉬 신호의 인에이블 여부에 대응하여 각 서브 뱅크 영역을 동작시키는 복수 개의 서브 뱅크 액티브 신호를 생성하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 뱅크 제어 회로의 내부 구성을 나타낸 블록도이다.
이하에서는 반도체 메모리 장치에 메모리 뱅크가 8개 구비되고, 각 메모리 뱅크는 2개의 서브 뱅크 영역으로 나누어진다는 것을 설명의 편의상 가정하기로 한다.
도시한 바와 같이, 상기 뱅크 제어 회로는 상기 2 개의 서브 뱅크 영역 중 1 개의 서브 뱅크 영역만 동작하도록 하는 뱅크 분할 신호(bdv)를 생성하는 뱅크 분할 신호 생성 수단(10), 리프레쉬 기준 신호(rrf)를 제어하여 상기 뱅크 분할 신호(bdv)의 인에이블 여부에 대응되는 인에이블 타임을 갖는 리프레쉬 신호(rfsh)로 출력하는 리프레쉬 신호 생성 수단(20), 전위 레벨에 따라 상기 복수 개의 서브 뱅크 영역 중 어느 하나의 서브 뱅크 영역을 선택하도록 하는 서브 뱅크 선택 신호(sbs)를 생성하는 서브 뱅크 선택 신호 생성 수단(30) 및 상기 뱅크 분할 신호(bdv)가 인에이블 되면 뱅크 액티브 신호(ba), 상기 서브 뱅크 선택 신호(sbs) 및 상기 리프레쉬 신호(rfsh)의 입력에 대응하여 제 1 및 제 2 서브 뱅크 영역을 각각 동작시키는 제 1 및 제 2 서브 뱅크 액티브 신호(sba_1, sba_2)를 생성하는 서브 뱅크 제어 수단(60)으로 구성된다.
이 때 상기 서브 뱅크 제어 수단(60)은 상기 뱅크 분할 신호(bdv)가 인에이블 되면 상기 서브 뱅크 선택 신호(sbs) 및 상기 리프레쉬 신호(rfsh)의 입력에 대응하여 상기 제 1 서브 뱅크 영역에 전달되는 제 1 서브 뱅크 리프레쉬 신호(rfsh_1) 또는 상기 제 2 서브 뱅크 영역에 전달되는 제 2 서브 뱅크 리프레쉬 신호(rfsh_2)를 생성하는 리프레쉬 선택 수단(40) 및 상기 뱅크 분할 신호(bdv)가 인에이블 되면 상기 뱅크 액티브 신호(ba), 상기 리프레쉬 신호(rfsh) 및 상기 제 1 및 제 2 서브 뱅크 리프레쉬 신호(rfsh_1, rfsh_2)의 입력에 대응하여 상기 제 1 서브 뱅크 영역을 동작시키는 제 1 서브 뱅크 액티브 신호(sba_1) 또는 상기 제 2 서브 뱅크 영역을 동작시키는 제 2 서브 뱅크 액티브 신호(sba_2)를 생성하는 서브 뱅크 액티브 수단(50)으로 구성된다.
여기에서 상기 리프레쉬 기준 신호(rrf)는 상기 리프레쉬 신호(rfsh)를 생성하기 위한 신호로서, 파워 업 신호 등으로 구현 가능하나 어느 하나의 신호에 한정되지는 않는다.
상기 2개의 서브 뱅크 영역 중 1개의 서브 뱅크 영역만을 동작시키기 위해서는 상기 뱅크 분할 신호 생성 수단(10)을 인위적으로 제어하여 상기 뱅크 분할 신호(bdv)를 생성하여야 한다. 이후 상기 뱅크 분할 신호(bdv)는 상기 리프레쉬 신호 생성 수단(20), 상기 리프레쉬 선택 수단(40) 및 상기 서브 뱅크 선택 수단(50)에 전달된다.
이 때 상기 2개의 서브 뱅크 영역이 모두 동작하는지 1개의 서브 뱅크 영역만이 동작하는지에 따라 상기 리프레쉬 신호(rfsh)의 인에이블 타임이 달라져야 한다. 상기 2개의 서브 뱅크 영역이 모두 동작할 때에 비해 1개의 서브 뱅크 영역만이 동작할 때에는 상대적으로 리프레쉬 동작이 수행되는 메모리 셀의 양이 적어지므로 보다 짧은 인에이블 타임을 갖는 상기 리프레쉬 신호(rfsh)가 각 메모리 셀에 전달되어도 같은 리프레쉬 동작이 수행되기 때문이다. 상기 리프레쉬 신호 생성 수단(20)은 상기 뱅크 분할 신호(bdv)가 인에이블 되면 상기 리프레쉬 기준 신호(rrf)의 펄스 폭을 상기 뱅크 분할 신호(bdv)가 디스에이블 되었을 때보다 짧게 제어하여 상기 리프레쉬 신호(rfsh)로서 출력한다.
상기 제 1 서브 뱅크 영역 또는 상기 제 2 서브 뱅크 영역을 선택적으로 동작시키기 위해서는 상기 서브 뱅크 선택 신호 생성 수단(30)을 인위적으로 제어하여 상기 서브 뱅크 선택 신호(sbs)를 생성하여야 한다. 이후 상기 서브 뱅크 선택 신호(bdv)는 상기 리프레쉬 선택 수단(40)에 전달된다.
상기 제 1 서브 뱅크 리프레쉬 신호(rfsh_1)는 상기 제 1 서브 뱅크 영역에 전달되는 상기 리프레쉬 신호(rfsh)이고, 상기 제 2 서브 뱅크 리프레쉬 신호(rfsh_2)는 상기 제 2 서브 뱅크 영역에 전달되는 상기 리프레쉬 신호(rfsh)이다. 상기 리프레쉬 선택 수단(40)은 상기 뱅크 분할 신호(bdv)가 인에이블 되면 상기 서브 뱅크 선택 신호(sbs)가 갖는 논리값에 따라 상기 리프레쉬 신호(rfsh)를 제어하여 상기 제 1 서브 뱅크 리프레쉬 신호(rfsh_1) 또는 상기 제 2 서브 뱅크 리프 레쉬 신호(rfsh_2)를 인에이블 시킨다.
이후, 상기 서브 뱅크 액티브 수단(50)은 상기 뱅크 액티브 신호(ba)가 인에이블 되면 상기 뱅크 분할 신호(bdv)의 인에이블 여부와 상기 리프레쉬 신호(rfsh)의 인에이블 여부 및 상기 제 1 서브 뱅크 리프레쉬 신호(rfsh_1) 또는 상기 제 2 서브 뱅크 리프레쉬 신호(rfsh_2)의 인에이블 여부에 따라 상기 제 1 서브 뱅크 액티브 신호(sba_1) 또는 상기 제 2 서브 뱅크 액티브 신호(sba_2)를 생성하여 출력한다. 즉 상기 제 1 서브 뱅크 리프레쉬 신호(rfsh_1)가 인에이블 되는 것은 상기 제 1 서브 뱅크 영역이 동작한다는 의미이므로 상기 제 1 서브 뱅크 액티브 신호(sba_1)가 인에이블 되고, 상기 제 2 서브 뱅크 리프레쉬 신호(rfsh_2)가 인에이블 되는 것은 상기 제 2 서브 뱅크 영역이 동작한다는 의미이므로 상기 제 2 서브 뱅크 액티브 신호(sba_2)가 인에이블 되는 것이다.
도 4는 도 3에 도시한 뱅크 분할 신호 생성 수단의 내부 구성을 나타낸 회로도이다.
상기 뱅크 분할 신호 생성 수단(10)은 상기 서브 뱅크 영역의 일부 또는 전부의 활성화 여부에 따라 컷팅 여부가 결정되는 퓨즈 회로를 이용하여 구현되며, 상기 퓨즈 회로는 일반적인 퓨즈 회로의 구성을 갖는다.
이 때 상기 뱅크 분할 신호 생성 수단(10)을 구현하는 상기 퓨즈 회로는 제 1 구동 전압(Vdrv_1) 입력단과 제 1 노드(N1) 사이에 구비되는 제 1 퓨즈(FS1), 게이트 단에 리셋 신호(rst)가 입력되고 드레인 단이 상기 제 1 노드(N1)와 연결되는 제 1 트랜지스터(TR1), 상기 제 1 트랜지스터(TR1)의 소스 단과 접지단 사이에 구 비되는 제 1 저항기(R1), 상기 제 1 노드(N1)의 전위 레벨을 반전시키는 제 1 인버터(IV1), 게이트 단에 상기 제 1 인버터(IV1)의 출력 신호가 인가되며 상기 제 1 노드(N1)와 접지단 사이에 구비되는 제 2 트랜지스터(TR2) 및 상기 제 1 인버터(IV1)의 출력 신호를 구동하여 상기 뱅크 분할 신호(bdv)를 출력하는 제 1 드라이버(DR1)로 구성된다.
여기에서 상기 제 1 구동 전압(Vdrv_1)은 상기 뱅크 분할 신호(bdv)를 생성하기 위해 소정 레벨 이상의 전위 레벨을 갖는 전압으로서 외부 공급전원(VDD) 등으로 구현 가능하나, 이에 한정되지는 않는다.
상기 2개의 서브 뱅크 영역을 모두 동작시키고자 할 때에는 상기 제 1 퓨즈(FS1)를 연결시킨 상태를 유지한다. 이후 상기 리셋 신호(rst)가 소정 시간 동안 하이 레벨(High Level)로 인에이블 된 후 다시 로우 레벨(Low Level)로 디스에이블 되면 상기 제 1 노드(N1)에는 상기 제 1 구동 전압(Vdrv_1)이 전달되므로 하이 레벨의 전위가 형성된다. 상기 제 1 노드(N1)에 인가된 하이 레벨이 전위는 상기 제 1 인버터(IV1)와 상기 제 1 드라이버(DR1)를 통해 로우 레벨의 상기 뱅크 분할 신호(bdv)로서 출력된다. 이 때 상기 제 2 트랜지스터(TR2)는 턴 오프(turn off) 되고 상기 제 1 노드(N1)의 전위 레벨은 유지된다.
그러나 상기 2개의 서브 뱅크 영역 중 1개의 서브 뱅크 영역만을 동작시키고자 할 때에는 상기 제 1 퓨즈(FS1)를 절단한다. 이후 상기 리셋 신호(rst)가 소정 시간 동안 하이 레벨로 인에이블 된 후 다시 로우 레벨로 디스에이블 되면 상기 제 1 노드(N1)에는 상기 제 1 트랜지스터(TR1)와 상기 제 1 저항기(R1)를 통해 그라운 드 전압(VSS)이 전달되므로 로우 레벨의 전위가 형성된다. 상기 제 1 노드(N1)에 인가된 로우 레벨의 전위는 상기 제 1 인버터(IV1)와 상기 제 1 드라이버(DR1)를 통해 하이 레벨의 상기 뱅크 분할 신호(bdv)로서 출력된다. 이 때 상기 리셋 신호(rst)가 디스에이블 된 이후에도 상기 제 2 트랜지스터(TR2)는 턴 온(turn on) 되므로 상기 제 1 노드(N1)는 로우 레벨의 전위를 유지하게 된다.
도 5는 도 3에 도시한 리프레쉬 신호 생성 수단의 내부 구성을 나타낸 회로도이다.
상기 리프레쉬 신호 생성 수단(20)은 상기 리프레쉬 기준 신호(rrf)를 입력 받아 소정 시간 이상의 인에이블 타임을 갖는 제 1 리프레쉬 펄스 신호(rfp_1) 및 소정 시간 이하의 인에이블 타임을 갖는 제 2 리프레쉬 펄스 신호(rfp_2)를 생성하는 리프레쉬 펄스 신호 생성부(210) 및 상기 뱅크 분할 신호(bdv)의 인에이블 여부에 따라 상기 제 1 및 제 2 리프레쉬 펄스 신호(rfp_1, rfp_2)를 선택적으로 상기 리프레쉬 신호(rfsh)로서 출력하는 리프레쉬 신호 선택부(220)로 구성된다.
여기에서 상기 리프레쉬 펄스 신호 생성부(210)는 일반적인 펄스 생성기의 구성을 가지며, 이는 공지된 기술이므로 따로 설명하지 않기로 한다.
상기 리프레쉬 신호 선택부(220)는 상기 뱅크 분할 신호(bdv)와 상기 제 1 리프레쉬 펄스 신호(rfp_1)를 입력 받는 제 1 노어게이트(NR1), 상기 뱅크 분할 신호(bdv)와 상기 제 1 노어게이트(NR1)의 출력 신호를 입력 받는 제 2 노어게이트(NR2), 상기 제 2 노어게이트(NR2)의 출력 신호를 반전시키는 제 2 인버터(IV2), 상기 뱅크 분할 신호(bdv)와 상기 제 2 리프레쉬 펄스 신호(rfp_2)를 입력 받는 제 1 낸드게이트(ND1) 및 상기 제 2 인버터(IV2)와 상기 제 1 낸드게이트(ND1)의 출력 신호를 입력 받는 제 2 낸드게이트(ND2)로 구성된다.
상기 리프레쉬 기준 신호(rrf)가 상기 리프레쉬 펄스 신호 생성부(210)에 입력되면 상기 제 1 리프레쉬 펄스 신호(rfp_1)와 상기 제 2 리프레쉬 펄스 신호(rfp_2)가 모두 출력된다. 이 때 상기 뱅크 분할 신호(bdv)가 디스에이블 되면, 즉 로우 레벨의 전위를 갖게 되면 상기 제 1 낸드게이트(ND1)에서는 하이 레벨의 신호가 출력되어 상기 제 2 낸드게이트(ND2)에 전달된다. 그리고 상기 제 1 리프레쉬 펄스 신호(rfp_1)는 상기 제 1 노어게이트(NR1), 상기 제 2 노어게이트(NR2) 및 상기 제 2 인버터(IV2)를 거쳐 반전되어 상기 제 2 낸드게이트(ND2)에 전달된다. 이에 따라 상기 제 2 낸드게이트(ND2)의 출력 신호는 상기 제 1 리프레쉬 펄스 신호(rfp_1)가 된다. 따라서 상기 뱅크 분할 신호(bdv)가 디스에이블 된 경우 상기 리프레쉬 신호(rfsh)는 소정 시간 이상의 인에이블 타임을 갖는 상기 제 1 리프레쉬 펄스 신호(rfp_1)가 되는 것이다.
반대로 상기 뱅크 분할 신호(bdv)가 인에이블 되면, 즉 하이 레벨의 전위를 갖게 되면 상기 제 2 노어게이트(NR2)에서는 로우 레벨의 신호가 출력된다. 이후 상기 로우 레벨의 신호는 상기 제 2 인버터(IV2)를 거쳐 하이 레벨의 신호로 상기 제 2 낸드게이트(ND2)에 전달된다. 그리고 상기 제 2 리프레쉬 펄스 신호(rfp_2)는 상기 제 1 낸드게이트(ND1)를 거쳐 반전되어 상기 제 2 낸드게이트(ND2)에 전달된다. 이에 따라 상기 제 2 낸드게이트(ND2)의 출력 신호는 상기 제 2 리프레쉬 펄스 신호(rfp_2)가 된다. 따라서 상기 뱅크 분할 신호(bdv)가 인에이블 된 경우 상기 리프레쉬 신호(rfsh)는 소정 시간 이하의 인에이블 타임을 갖는 상기 제 2 리프레쉬 펄스 신호(rfp_2)가 되는 것이다.
즉 상기 2 개의 서브 뱅크 영역이 모두 동작할 때의 상기 리프레쉬 신호(rfsh)는 소정 시간 이상의 인에이블 타임을 갖게 되고, 1 개의 서브 뱅크 영역만 동작할 때의 상기 리프레쉬 신호(rfsh)는 소정 시간 이하의 인에이블 타임을 갖게 되는 것이다.
도 6은 도 3에 도시한 서브 뱅크 선택 신호 생성 수단의 내부 구성을 나타낸 회로도이다.
상기 서브 뱅크 선택 신호 생성 수단(30)은 상기 복수 개의 서브 뱅크 영역 중 선택되는 서브 뱅크 영역에 따라 컷팅 여부가 결정되는 퓨즈 회로를 이용하여 구현되며, 상기 뱅크 분할 신호 생성 수단(10)과 마찬가지로 일반적인 퓨즈 회로의 구성을 갖는다.
이 때 상기 서브 뱅크 선택 신호 생성 수단(30)을 구현하는 상기 퓨즈 회로는 상기 제 2 구동 전압(Vdrv_2) 입력단과 제 2 노드(N2) 사이에 구비되는 제 2 퓨즈(FS2), 게이트 단에 리셋 신호(rst)가 입력되고 드레인 단이 상기 제 2 노드(N2)와 연결되는 제 3 트랜지스터(TR3), 상기 제 3 트랜지스터(TR3)의 소스 단과 접지단 사이에 구비되는 제 2 저항기(R2), 상기 제 2 노드(N2)의 전위 레벨을 반전시키는 제 3 인버터(IV3), 게이트 단에 상기 제 3 인버터(IV3)의 출력 신호가 인가되며 상기 제 2 노드(N2)와 접지단 사이에 구비되는 제 4 트랜지스터(TR4) 및 상기 제 3 인버터(IV3)의 출력 신호를 구동하여 상기 서브 뱅크 선택 신호(sbs)를 출력하는 제 2 드라이버(DR2)로 구성된다.
여기에서 상기 제 2 구동 전압(Vdrv_2)은 상기 서브 뱅크 선택 신호(sbs)를 생성하기 위해 소정 레벨 이상의 전위 레벨을 갖는 전압으로서 상기 외부 공급전원(VDD) 등으로 구현 가능하나, 이에 한정되지는 않는다.
상기 2개의 서브 뱅크 영역 중 제 1 서브 뱅크 영역을 동작시키고자 할 때에는 상기 제 2 퓨즈(FS2)를 연결시킨 상태를 유지한다. 이후 상기 리셋 신호(rst)가 소정 시간 동안 하이 레벨(High Level)로 인에이블 된 후 다시 로우 레벨(Low Level)로 디스에이블 되면 상기 제 2 노드(N2)에는 상기 제 2 구동 전압(Vdrv_2)이 전달되므로 하이 레벨의 전위가 형성된다. 상기 제 2 노드(N2)에 인가된 하이 레벨이 전위는 상기 제 3 인버터(IV3)와 상기 제 2 드라이버(DR2)를 통해 로우 레벨의 상기 서브 뱅크 선택 신호(sbs)로서 출력된다. 이 때 상기 제 4 트랜지스터(TR4)는 턴 오프 되고 상기 제 2 노드(N2)의 전위 레벨은 유지된다.
그러나 상기 2개의 서브 뱅크 영역 중 제 2 서브 뱅크 영역을 동작시키고자 할 때에는 상기 제 2 퓨즈(FS2)를 절단한다. 이후 상기 리셋 신호(rst)가 소정 시간 동안 하이 레벨로 인에이블 된 후 다시 로우 레벨로 디스에이블 되면 상기 제 2 노드(N2)에는 상기 제 3 트랜지스터(TR3)와 상기 제 2 저항기(R2)를 통해 상기 그라운드 전압(VSS)이 전달되므로 로우 레벨의 전위가 형성된다. 상기 제 2 노드(N2)에 인가된 로우 레벨의 전위는 상기 제 3 인버터(IV1)와 상기 제 2 드라이버(DR2)를 통해 하이 레벨의 상기 서브 뱅크 선택 신호(sbs)로서 출력된다. 이 때 상기 리셋 신호(rst)가 디스에이블 된 이후에도 상기 제 4 트랜지스터(TR4)는 턴 온 되므 로 상기 제 2 노드(N2)는 로우 레벨의 전위를 유지하게 된다.
도 7은 도 3에 도시한 리프레쉬 선택 수단의 내부 구성을 나타낸 회로도이다.
상기 리프레쉬 선택 수단(40)은 상기 뱅크 분할 신호(bdv), 상기 서브 뱅크 선택 신호(sbs) 및 상기 리프레쉬 신호(rfsh)를 입력 받아 제 1 서브 뱅크 리프레쉬 신호(rfsh_1)를 생성하는 제 1 신호 생성부(410) 및 상기 뱅크 분할 신호(bdv), 상기 서브 뱅크 선택 신호(sbs) 및 상기 리프레쉬 신호(rfsh)를 입력 받아 제 2 서브 뱅크 리프레쉬 신호(rfsh_2)를 생성하는 제 2 신호 생성부(420)로 구성된다.
여기에서 상기 제 1 신호 생성부(410)는 상기 뱅크 분할 신호(bdv)와 상기 서브 뱅크 선택 신호(sbs)가 입력되는 제 3 낸드게이트(ND3), 상기 제 3 낸드게이트(ND3)의 출력 신호와 상기 리프레쉬 신호(rfsh)가 입력되는 제 4 낸드게이트(ND4) 및 상기 제 4 낸드게이트(ND4)의 출력 신호가 입력되는 제 4 인버터(IV4)로 구성된다.
그리고 상기 제 2 신호 생성부(420)는 상기 서브 뱅크 선택 신호(sbs)가 입력되는 제 5 인버터(IV5), 상기 제 5 인버터(IV5)의 출력 신호와 상기 뱅크 분할 신호(bdv)가 입력되는 제 5 낸드게이트(ND5), 상기 제 5 낸드게이트(ND5)의 출력 신호와 상기 리프레쉬 신호(rfsh)가 입력되는 제 6 낸드게이트(ND6) 및 상기 제 6 낸드게이트(ND6)의 출력 신호가 입력되는 제 6 인버터(IV6)로 구성된다.
이와 같이 구성된 상기 리프레쉬 선택 수단(40)에 입력되는 상기 뱅크 분할 신호(bdv)가 디스에이블 되면 상기 제 3 및 제 5 낸드게이트(ND3, ND5)의 출력 신 호는 모두 하이 레벨이 된다. 따라서 상기 제 1 및 제 2 서브 뱅크 리프레쉬 신호(rfsh_1, rfsh_2)는 상기 리프레쉬 신호(rfsh)의 비반전 구동에 의해 생성된다. 즉 상기 메모리 뱅크를 분할하지 않고 두 개의 서브 뱅크 영역을 모두 동작시킬 때에는 상기 리프레쉬 신호(rfsh)가 상기 제 1 및 제 2 서브 뱅크 리프레쉬 신호(rfsh_1, rfsh_2)가 되는 것이다.
반면에 상기 뱅크 분할 신호(bdv)가 인에이블 된 상태에 상기 서브 뱅크 선택 신호(sbs)의 전위가 로우 레벨이면 상기 제 3 낸드게이트(ND3)의 출력 신호는 하이 레벨이 되고, 상기 제 5 낸드게이트(ND5)의 출력 신호는 로우 레벨이 된다. 따라서 상기 제 1 신호 생성부(410)에서 출력되는 상기 제 1 서브 뱅크 리프레쉬 신호(rfsh_1)는 상기 리프레쉬 신호(rfsh)의 비반전 구동에 의해 생성되고, 상기 제 2 신호 생성부(420)에서 출력되는 상기 제 2 서브 뱅크 리프레쉬 신호(rfsh_2)는 디스에이블 된다.
그러나 상기 뱅크 분할 신호(bdv)가 인에이블 된 상태에 상기 서브 뱅크 선택 신호(sbs)의 전위가 하이 레벨이면 상기 제 3 낸드게이트(ND3)의 출력 신호는 로우 레벨이 되고, 상기 제 5 낸드게이트(ND5)의 출력 신호는 하이 레벨이 된다. 이에 따라 상기 제 1 신호 생성부(410)에서 출력되는 상기 제 1 서브 뱅크 리프레쉬 신호(rfsh_1)는 디스에이블 되고, 상기 제 2 신호 생성부(420)에서 출력되는 상기 제 2 서브 뱅크 리프레쉬 신호(rfsh_2)는 상기 리프레쉬 신호(rfsh)의 비반전 구동에 의해 생성된다.
즉, 상기 메모리 뱅크를 분할하여 하나의 상기 서브 뱅크 영역만을 동작시킬 때에는 상기 서브 뱅크 선택 신호(sbs)가 갖는 전위 레벨에 따라 상기 제 1 서브 뱅크 리프레쉬 신호(rfsh_1) 또는 제 2 서브 뱅크 리프레쉬 신호(rfsh_2)가 인에이블 되어 상기 제 1 서브 뱅크 영역 또는 상기 제 2 서브 뱅크 영역을 선택적으로 활성화시키는 데에 활용되는 것이다.
도 8은 도 3에 도시한 서브 뱅크 액티브 수단의 내부 구성을 나타낸 회로도이다.
상기 서브 뱅크 액티브 수단(50)은 제 7 인버터(IV7)에 의해 반전된 상기 뱅크 분할 신호(bdv), 상기 뱅크 액티브 신호(ba), 상기 리프레쉬 신호(rfsh) 및 상기 제 1 서브 뱅크 리프레쉬 신호(rfsh_1)의 입력에 대응하여 상기 제 1 서브 뱅크 액티브 신호(sba_1)를 생성하는 제 3 신호 생성부(510) 및 상기 반전된 뱅크 분할 신호(bdv), 상기 뱅크 액티브 신호(ba), 상기 리프레쉬 신호(rfsh) 및 상기 제 2 서브 뱅크 리프레쉬 신호(rfsh_2)의 입력에 대응하여 상기 제 2 서브 뱅크 액티브 신호(sba_2)를 생성하는 제 4 신호 생성부(520)로 구성된다.
여기에서 상기 제 3 신호 생성부(510)는 상기 반전된 뱅크 분할 신호(bdv)와 상기 제 1 서브 뱅크 리프레쉬 신호(rfsh_1)를 입력 받는 제 3 노어게이트(NR3), 상기 제 3 노어게이트(NR3)의 출력 신호를 반전시키는 제 8 인버터(IV8), 상기 제 8 인버터(IV8)의 출력 신호와 상기 리프레쉬 신호(rfsh)를 입력 받는 제 7 낸드게이트(ND7), 상기 제 7 낸드게이트(ND7)의 출력 신호를 반전시키는 제 9 인버터(IV9), 상기 제 9 인버터(IV9)의 출력 신호와 상기 뱅크 액티브 신호(ba)를 입력 받는 제 8 낸드게이트(ND8) 및 상기 제 8 낸드게이트(ND8)의 출력 신호를 반전시키 는 제 10 인버터(IV10)로 구성된다.
또한 상기 제 4 신호 생성부(520)는 상기 반전된 뱅크 분할 신호(bdv)와 상기 제 2 서브 뱅크 리프레쉬 신호(rfsh_2)를 입력 받는 제 4 노어게이트(NR4), 상기 제 4 노어게이트(NR4)의 출력 신호를 반전시키는 제 11 인버터(IV11), 상기 제 11 인버터(IV11)의 출력 신호와 상기 리프레쉬 신호(rfsh)를 입력 받는 제 9 낸드게이트(ND9), 상기 제 9 낸드게이트(ND9)의 출력 신호를 반전시키는 제 12 인버터(IV12), 상기 제 12 인버터(IV12)의 출력 신호와 상기 뱅크 액티브 신호(ba)를 입력 받는 제 10 낸드게이트(ND10) 및 상기 제 10 낸드게이트(ND10)의 출력 신호를 반전시키는 제 13 인버터(IV13)로 구성된다.
이와 같이 구성된 상기 서브 뱅크 액티브 수단(50)에서 상기 뱅크 액티브 신호(ba)가 디스에이블 되면 상기 제 1 및 제 2 서브 뱅크 액티브 신호(sba_1, sba_2)는 모두 디스에이블 된다. 그러나 상기 뱅크 액티브 신호(ba)가 인에이블 되면 상기 제 1 및 제 2 서브 뱅크 액티브 신호(sba_1, sba_2)는 상기 뱅크 분할 신호(bdv), 상기 리프레쉬 신호(rfsh) 및 상기 제 1 및 제 2 서브 뱅크 리프레쉬 신호(rfsh_1, rfsh_2)의 영향을 받아 생성된다.
이 때 상기 뱅크 분할 신호(bdv)가 디스에이블 되면 상기 제 3 및 제 4 노어게이트(NR3, NR4)에는 하이 레벨의 신호가 입력된다. 따라서 상기 제 7 및 제 9 낸드게이트(ND7, ND9)에 입력되는 신호는 모두 하이 레벨이 되므로 상기 제 8 및 제 10 낸드게이트(ND8, ND10)에는 상기 리프레쉬 신호(rfsh)가 입력된다. 따라서 상기 리프레쉬 신호(rfsh)가 상기 제 1 및 제 2 서브 뱅크 액티브 신호(sba_1, sba_2)로 서 출력된다. 즉, 상기 메모리 뱅크를 분할하지 않고 두 개의 서브 뱅크 영역을 모두 동작시킬 때에는 상기 제 1 및 제 2 서브 뱅크 액티브 신호(sba_1, sba_2)가 모두 인에이블 되는 것이다.
그러나 상기 뱅크 분할 신호(bdv)가 인에이블 되면 상기 제 1 및 제 2 서브 뱅크 액티브 신호(sba_1, sba_2)는 상기 제 1 및 제 2 서브 뱅크 리프레쉬 신호(rfsh_1, rfsh_2)의 영향을 받아 인에이블 된다. 상기 제 3 및 제 4 노어게이트(NR3, NR4)에는 상기 제 7 인버터(IV7)로부터 로우 레벨의 신호가 전달되므로, 이 때 상기 제 1 서브 뱅크 리프레쉬 신호(rfsh_1)가 인에이블 되면 상기 제 1 서브 뱅크 액티브 신호(sba_1)가 인에이블 되고, 상기 제 2 서브 뱅크 리프레쉬 신호(rfsh_2)가 인에이블 되면 상기 제 2 서브 뱅크 액티브 신호(sba_2)가 인에이블 되는 것이다. 즉, 상기 메모리 뱅크가 두 개의 서브 뱅크 영역으로 분할되어 동작하면 상기 제 1 및 제 2 서브 뱅크 리프레쉬 신호(rfsh_1, rfsh_2)에 의해 상기 제 1 및 제 2 서브 뱅크 영역이 선택적으로 인에이블 되는 것이다.
상술한 것과 같이, 상기 2개의 서브 뱅크 영역 중 1개의 서브 뱅크 영역만을 동작시키고자 할 때, 본 발명의 반도체 메모리 장치의 뱅크 제어 회로를 통해 상기 뱅크 분할 신호(sba), 상기 뱅크 액티브 신호(ba) 및 상기 서브 뱅크 선택 신호(sbs)를 이용하면 1개의 서브 뱅크 영역만 선택적으로 활성화시킬 수 있다. 즉, 상기 2개의 서브 뱅크 영역 중 1개의 서브 뱅크 영역이 불량인 것으로 판명되면 나머지 1개의 서브 뱅크 영역만으로 반도체 메모리 장치의 동작을 실시함으로써, 부분적 불량에도 불구하고 반도체 메모리 장치의 생산에 있어서 생산 효율이 감소되지 않게 할 수 있다.
또한 종래에 상기 서브 뱅크 영역 한 개만 테스트할 수 있게 제작된 테스트 장비를 이용하여 두 개의 서브 뱅크 영역을 서브 뱅크 영역 한 개씩 두 번에 나누어 테스트할 수도 있게 된다. 따라서 반도체 메모리 장치의 테스트를 수행함에 있어서도 장비의 한계를 극복할 수 있게 되는 것이다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 뱅크 제어 회로 및 방법은 하나의 메모리 뱅크에 존재하는 복수 개의 서브 뱅크 영역 중 일부의 서브 뱅크 영역만을 활성화시킴으로써 메모리 뱅크 내의 복수 개의 서브 뱅크 영역을 선택적으로 활용 가능하게 하는 효과가 있다.

Claims (36)

  1. 복수 개의 서브 뱅크 영역 중 일부 또는 전부의 서브 뱅크 영역이 선택적으로 동작하도록 하는 뱅크 분할 신호를 생성하는 뱅크 분할 신호 생성 수단;
    전위 레벨에 따라 상기 복수 개의 서브 뱅크 영역 중 어느 하나의 서브 뱅크 영역을 선택하도록 하는 서브 뱅크 선택 신호를 생성하는 서브 뱅크 선택 신호 생성 수단;
    상기 뱅크 분할 신호가 인에이블 되면 상기 서브 뱅크 선택 신호 및 리프레쉬 신호의 입력에 대응하여 각각의 서브 뱅크 영역에 전달되는 복수 개의 서브 뱅크 리프레쉬 신호를 생성하는 리프레쉬 선택 수단; 및
    상기 뱅크 분할 신호가 인에이블 되면 뱅크 액티브 신호, 상기 리프레쉬 신호 및 상기 복수 개의 서브 뱅크 리프레쉬 신호의 입력에 대응하여 각 서브 뱅크 영역을 동작시키는 복수 개의 서브 뱅크 액티브 신호를 생성하는 서브 뱅크 액티브 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  2. 제 1 항에 있어서,
    상기 뱅크 분할 신호 생성 수단은 상기 서브 뱅크 영역의 일부 또는 전부의 활성화 여부에 따라 컷팅 여부가 결정되는 퓨즈 회로를 이용하여 구현되는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  3. 제 2 항에 있어서,
    상기 퓨즈 회로는,
    구동 전압 입력단과 제 1 노드 사이에 구비되는 퓨즈;
    게이트 단에 리셋 신호가 입력되고 드레인 단이 상기 제 1 노드와 연결되는 제 1 트랜지스터;
    상기 제 1 트랜지스터의 소스 단과 접지단 사이에 구비되는 저항기;
    상기 제 1 노드의 전위 레벨을 반전시키는 인버터;
    게이트 단에 상기 인버터의 출력 신호가 인가되며 상기 제 1 노드와 접지단 사이에 구비되는 제 2 트랜지스터; 및
    상기 인버터의 출력 신호를 구동하여 상기 뱅크 분할 신호를 출력하는 드라이버;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  4. 제 1 항에 있어서,
    상기 서브 뱅크 선택 신호 생성 수단은 상기 복수 개의 서브 뱅크 영역 중 선택되는 서브 뱅크 영역에 따라 컷팅 여부가 결정되는 퓨즈 회로를 이용하여 구현되는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  5. 제 4 항에 있어서,
    상기 퓨즈 회로는,
    구동 전압 입력단과 제 1 노드 사이에 구비되는 퓨즈;
    게이트 단에 리셋 신호가 입력되고 드레인 단이 상기 제 1 노드와 연결되는 제 1 트랜지스터;
    상기 제 1 트랜지스터의 소스 단과 접지단 사이에 구비되는 저항기;
    상기 제 1 노드의 전위 레벨을 반전시키는 인버터;
    게이트 단에 상기 인버터의 출력 신호가 인가되며 상기 제 1 노드와 접지단 사이에 구비되는 제 2 트랜지스터; 및
    상기 인버터의 출력 신호를 구동하여 상기 뱅크 분할 신호를 출력하는 드라이버;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  6. 제 3 항 또는 제 5 항에 있어서,
    상기 구동 전압은 외부 공급전원(VDD)인 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  7. 제 1 항에 있어서,
    상기 리프레쉬 선택 수단은,
    상기 뱅크 분할 신호, 상기 서브 뱅크 선택 신호 및 상기 리프레쉬 신호를 입력 받아 제 1 서브 뱅크 리프레쉬 신호를 생성하는 제 1 신호 생성부; 및
    상기 뱅크 분할 신호, 상기 서브 뱅크 선택 신호 및 상기 리프레쉬 신호를 입력 받아 제 2 서브 뱅크 리프레쉬 신호를 생성하는 제 2 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  8. 제 7 항에 있어서,
    상기 제 1 신호 생성부는,
    상기 뱅크 분할 신호와 상기 서브 뱅크 선택 신호가 입력되는 제 1 낸드게이트; 및
    상기 제 1 낸드게이트의 출력 신호와 상기 리프레쉬 신호가 입력되는 제 2 낸드게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  9. 제 7 항에 있어서,
    상기 제 2 신호 생성부는,
    상기 서브 뱅크 선택 신호가 입력되는 인버터;
    상기 인버터의 출력 신호와 상기 뱅크 분할 신호가 입력되는 제 1 낸드게이트; 및
    상기 제 1 낸드게이트의 출력 신호와 상기 리프레쉬 신호가 입력되는 제 2 낸드게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  10. 제 1 항에 있어서,
    상기 서브 뱅크 액티브 수단은,
    상기 뱅크 분할 신호의 반전 신호, 상기 뱅크 액티브 신호, 상기 리프레쉬 신호 및 상기 제 1 서브 뱅크 리프레쉬 신호의 입력에 대응하여 상기 제 1 서브 뱅크 액티브 신호를 생성하는 제 1 신호 생성부; 및
    상기 뱅크 분할 신호의 반전 신호, 상기 뱅크 액티브 신호, 상기 리프레쉬 신호 및 상기 제 2 서브 뱅크 리프레쉬 신호의 입력에 대응하여 상기 제 2 서브 뱅크 액티브 신호를 생성하는 제 2 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  11. 제 10 항에 있어서,
    상기 제 1 신호 생성부는,
    상기 뱅크 분할 신호의 반전 신호와 상기 제 1 서브 뱅크 리프레쉬 신호를 입력 받는 노어게이트;
    상기 노어게이트의 출력 신호를 반전시키는 제 1 인버터;
    상기 제 1 인버터의 출력 신호와 상기 리프레쉬 신호를 입력 받는 제 1 낸드게이트;
    상기 제 1 낸드게이트의 출력 신호를 반전시키는 제 2 인버터; 및
    상기 제 2 인버터의 출력 신호와 상기 뱅크 액티브 신호를 입력 받는 제 2 낸드게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  12. 제 10 항에 있어서,
    상기 제 2 신호 생성부는,
    상기 뱅크 분할 신호의 반전 신호와 상기 제 2 서브 뱅크 리프레쉬 신호를 입력 받는 노어게이트;
    상기 노어게이트의 출력 신호를 반전시키는 제 1 인버터;
    상기 제 1 인버터의 출력 신호와 상기 리프레쉬 신호를 입력 받는 제 1 낸드게이트;
    상기 제 1 낸드게이트의 출력 신호를 반전시키는 제 2 인버터; 및
    상기 제 2 인버터의 출력 신호와 상기 뱅크 액티브 신호를 입력 받는 제 2 낸드게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  13. 인에이블 여부에 따라 메모리 뱅크 내의 2개의 서브 뱅크 영역을 제 1 서브 뱅크 영역 및 제 2 서브 뱅크 영역으로 구분하여 동작시키는 뱅크 분할 신호를 생성하는 뱅크 분할 신호 생성 수단;
    전위 레벨에 따라 상기 제 1 서브 뱅크 영역 또는 제 2 서브 뱅크 영역을 선택하도록 하는 서브 뱅크 선택 신호를 생성하는 서브 뱅크 선택 신호 생성 수단; 및
    상기 뱅크 분할 신호가 인에이블 되면 뱅크 액티브 신호, 상기 서브 뱅크 선택 신호 및 리프레쉬 신호의 입력에 대응하여 제 1 및 제 2 서브 뱅크 영역을 각각 동작시키는 제 1 및 제 2 서브 뱅크 액티브 신호를 생성하는 서브 뱅크 제어 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  14. 제 13 항에 있어서,
    상기 서브 뱅크 제어 수단은,
    상기 뱅크 분할 신호가 인에이블 되면 상기 서브 뱅크 선택 신호 및 상기 리프레쉬 신호의 입력에 대응하여 상기 제 1 및 제 2 서브 뱅크 영역에 각각 전달되는 제 1 및 제 2 서브 뱅크 리프레쉬 신호를 생성하는 리프레쉬 선택 수단; 및
    상기 뱅크 분할 신호가 인에이블 되면 상기 뱅크 액티브 신호, 상기 제 1 및 제 2 서브 뱅크 리프레쉬 신호의 입력에 대응하여 상기 제 1 및 제 2 서브 뱅크 영역을 동작시키는 상기 제 1 및 제 2 서브 뱅크 액티브 신호를 생성하는 서브 뱅크 액티브 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  15. 제 14 항에 있어서,
    상기 뱅크 분할 신호 생성 수단은 상기 뱅크 분할 신호 생성 수단은 상기 서브 뱅크 영역의 일부 또는 전부의 활성화 여부에 따라 컷팅 여부가 결정되는 퓨즈 회로를 이용하여 구현되는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  16. 제 15 항에 있어서,
    상기 퓨즈 회로는,
    구동 전압 입력단과 제 1 노드 사이에 구비되는 퓨즈;
    게이트 단에 리셋 신호가 입력되고 드레인 단이 상기 제 1 노드와 연결되는 제 1 트랜지스터;
    상기 제 1 트랜지스터의 소스 단과 접지단 사이에 구비되는 저항기;
    상기 제 1 노드의 전위 레벨을 반전시키는 인버터;
    게이트 단에 상기 인버터의 출력 신호가 인가되며 상기 제 1 노드와 접지단 사이에 구비되는 제 2 트랜지스터; 및
    상기 인버터의 출력 신호를 구동하여 상기 뱅크 분할 신호를 출력하는 드라이버;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  17. 제 13 항에 있어서,
    상기 서브 뱅크 선택 신호 생성 수단은 상기 복수 개의 서브 뱅크 영역 중 선택되는 서브 뱅크 영역에 따라 컷팅 여부가 결정되는 퓨즈 회로를 이용하여 구현되는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  18. 제 17 항에 있어서,
    상기 퓨즈 회로는,
    구동 전압 입력단과 제 1 노드 사이에 구비되는 퓨즈;
    게이트 단에 리셋 신호가 입력되고 드레인 단이 상기 제 1 노드와 연결되는 제 1 트랜지스터;
    상기 제 1 트랜지스터의 소스 단과 접지단 사이에 구비되는 저항기;
    상기 제 1 노드의 전위 레벨을 반전시키는 인버터;
    게이트 단에 상기 인버터의 출력 신호가 인가되며 상기 제 1 노드와 접지단 사이에 구비되는 제 2 트랜지스터; 및
    상기 인버터의 출력 신호를 구동하여 상기 뱅크 분할 신호를 출력하는 드라이버;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  19. 제 16 항 또는 제 18 항에 있어서,
    상기 구동 전압은 외부 공급전원(VDD)인 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  20. 제 14 항에 있어서,
    상기 리프레쉬 선택 수단은,
    상기 뱅크 분할 신호, 상기 서브 뱅크 선택 신호 및 상기 리프레쉬 신호를 입력 받아 제 1 서브 뱅크 리프레쉬 신호를 생성하는 제 1 신호 생성부; 및
    상기 뱅크 분할 신호, 상기 서브 뱅크 선택 신호 및 상기 리프레쉬 신호를 입력 받아 제 2 서브 뱅크 리프레쉬 신호를 생성하는 제 2 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  21. 제 20 항에 있어서,
    상기 제 1 신호 생성부는,
    상기 뱅크 분할 신호와 상기 서브 뱅크 선택 신호가 입력되는 제 1 낸드게이트; 및
    상기 제 1 낸드게이트의 출력 신호와 상기 리프레쉬 신호가 입력되는 제 2 낸드게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  22. 제 20 항에 있어서,
    상기 제 2 신호 생성부는,
    상기 서브 뱅크 선택 신호가 입력되는 인버터;
    상기 인버터의 출력 신호와 상기 뱅크 분할 신호가 입력되는 제 1 낸드게이트; 및
    상기 제 1 낸드게이트의 출력 신호와 상기 리프레쉬 신호가 입력되는 제 2 낸드게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  23. 제 14 항에 있어서,
    상기 서브 뱅크 액티브 수단은,
    상기 뱅크 분할 신호의 반전 신호, 상기 뱅크 액티브 신호, 상기 리프레쉬 신호 및 상기 제 1 서브 뱅크 리프레쉬 신호의 입력에 대응하여 상기 제 1 서브 뱅크 액티브 신호를 생성하는 제 1 신호 생성부; 및
    상기 뱅크 분할 신호의 반전 신호, 상기 뱅크 액티브 신호, 상기 리프레쉬 신호 및 상기 제 2 서브 뱅크 리프레쉬 신호의 입력에 대응하여 상기 제 2 서브 뱅크 액티브 신호를 생성하는 제 2 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  24. 제 23 항에 있어서,
    상기 제 1 신호 생성부는,
    상기 뱅크 분할 신호의 반전 신호와 상기 제 1 서브 뱅크 리프레쉬 신호를 입력 받는 노어게이트;
    상기 노어게이트의 출력 신호를 반전시키는 제 1 인버터;
    상기 제 1 인버터의 출력 신호와 상기 리프레쉬 신호를 입력 받는 제 1 낸드게이트;
    상기 제 1 낸드게이트의 출력 신호를 반전시키는 제 2 인버터; 및
    상기 제 2 인버터의 출력 신호와 상기 뱅크 액티브 신호를 입력 받는 제 2 낸드게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  25. 제 23 항에 있어서,
    상기 제 2 신호 생성부는,
    상기 뱅크 분할 신호의 반전 신호와 상기 제 2 서브 뱅크 리프레쉬 신호를 입력 받는 노어게이트;
    상기 노어게이트의 출력 신호를 반전시키는 제 1 인버터;
    상기 제 1 인버터의 출력 신호와 상기 리프레쉬 신호를 입력 받는 제 1 낸드게이트;
    상기 제 1 낸드게이트의 출력 신호를 반전시키는 제 2 인버터; 및
    상기 제 2 인버터의 출력 신호와 상기 뱅크 액티브 신호를 입력 받는 제 2 낸드게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  26. 제 1 항 또는 제 13 항에 있어서,
    리프레쉬 기준 신호를 제어하여 상기 뱅크 분할 신호의 인에이블 여부에 대응되는 인에이블 타임을 갖는 리프레쉬 신호로 출력하는 리프레쉬 신호 생성 수단 을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  27. 제 26 항에 있어서,
    상기 리프레쉬 기준 신호는 파워 업 신호로 구현되는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  28. 제 26 항에 있어서,
    상기 리프레쉬 신호 생성 수단은,
    상기 리프레쉬 기준 신호를 입력 받아 소정 시간 이상의 인에이블 타임을 갖는 제 1 리프레쉬 펄스 신호 및 소정 시간 이하의 인에이블 타임을 갖는 제 2 리프레쉬 펄스 신호를 생성하는 리프레쉬 펄스 신호 생성부; 및
    상기 뱅크 분할 신호의 인에이블 여부에 따라 상기 제 1 및 제 2 리프레쉬 펄스 신호를 선택적으로 상기 리프레쉬 신호로서 출력하는 리프레쉬 신호 선택부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  29. 제 28 항에 있어서,
    상기 리프레쉬 신호 선택부는,
    상기 뱅크 분할 신호와 상기 제 1 리프레쉬 펄스 신호를 입력 받는 제 1 노어게이트;
    상기 뱅크 분할 신호와 상기 제 1 노어게이트의 출력 신호를 입력 받는 제 2 노어게이트;
    상기 제 2 노어게이트의 출력 신호를 반전시키는 인버터;
    상기 뱅크 분할 신호와 상기 제 2 리프레쉬 펄스 신호를 입력 받는 제 1 낸드게이트; 및
    상기 인버터와 상기 제 1 낸드게이트의 출력 신호를 입력 받는 제 2 낸드게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 회로.
  30. a) 복수 개의 서브 뱅크 영역 중 일부 또는 전부의 서브 뱅크 영역이 선택적으로 동작하도록 하는 뱅크 분할 신호를 생성하는 단계;
    b) 전위 레벨에 따라 상기 복수 개의 서브 뱅크 영역 중 어느 하나의 서브 뱅크 영역을 선택하도록 하는 서브 뱅크 선택 신호를 생성하는 단계;
    c) 상기 뱅크 분할 신호가 인에이블 되면 상기 서브 뱅크 선택 신호의 전위 레벨에 대응하여 리프레쉬 신호를 각각의 서브 뱅크 영역에 전달되는 복수 개의 서브 뱅크 리프레쉬 신호로 변환하는 단계; 및
    d) 상기 뱅크 분할 신호가 인에이블 되면 뱅크 액티브 신호 및 상기 복수 개의 서브 뱅크 리프레쉬 신호의 인에이블 여부에 대응하여 각 서브 뱅크 영역을 동작시키는 복수 개의 서브 뱅크 액티브 신호를 생성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 방법.
  31. 제 30 항에 있어서,
    상기 a) 단계에서,
    상기 뱅크 분할 신호는 인위적으로 퓨즈를 제어하여 생성되는 신호인 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 방법.
  32. 제 30 항에 있어서,
    상기 b) 단계에서,
    상기 서브 뱅크 선택 신호는 인위적으로 퓨즈를 제어하여 생성되는 신호인 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 방법.
  33. 제 30 항에 있어서,
    상기 c) 단계에서,
    상기 서브 뱅크 선택 신호의 전위가 로우 레벨이면 상기 복수 개의 서브 뱅크 영역 중 제 1 서브 뱅크 영역에 전달되는 제 1 서브 뱅크 리프레쉬 신호가 인에이블 되고, 상기 서브 뱅크 선택 신호의 전위가 하이 레벨이면 상기 복수 개의 서브 뱅크 영역 중 제 2 서브 뱅크 영역에 전달되는 제 2 서브 뱅크 리프레쉬 신호가 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 방법.
  34. 제 30 항에 있어서,
    상기 d) 단계에서,
    상기 제 1 서브 뱅크 리프레쉬 신호가 인에이블 되면 상기 제 1 서브 뱅크 액티브 신호가 인에이블 되고, 상기 제 2 서브 뱅크 리프레쉬 신호가 인에이블 되면 상기 제 2 서브 뱅크 액티브 신호가 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 방법.
  35. 제 30 항에 있어서,
    상기 뱅크 분할 신호가 인에이블 되면 리프레쉬 기준 신호를 제어하여 소정 시간 이하의 인에이블 타임을 갖는 리프레쉬 신호를 생성하고, 상기 뱅크 분할 신호가 디스에이블 되면 상기 리프레쉬 기준 신호를 제어하여 소정 시간 이상의 인에이블 타임을 갖는 리프레쉬 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 방법.
  36. 제 35 항에 있어서,
    상기 리프레쉬 기준 신호는 파워 업 신호로 구현되는 것을 특징으로 하는 반도체 메모리 장치의 뱅크 제어 방법.
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