KR100915827B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 제 1 외부 명령 및 제 2 외부 명령에 응답하여 리드 스누핑 펄스를 생성하며, 상기 제 1 외부 명령과 상기 제 2 외부 명령에 따라 상기 리드 스누핑 펄스의 인에이블 구간의 길이를 서로 다르게 하여 출력하는 명령 디코딩부, 카스 레이턴시 정보에 따라 상기 리드 스누핑 펄스를 지연시켜 예비 신호로서 출력하는 예비 신호 생성부, 상기 예비 신호의 인에이블 구간의 길이에 따라 출력 제어 신호 또는 ODT 제어 신호를 생성하는 제어부, 버스트 랭스 정보에 따라 상기 출력 제어 신호의 인에이블 구간을 결정하여 출력 인에이블 신호로서 출력하는 출력 인에이블 신호 생성부, 및 상기 버스트 랭스 정보에 따라 상기 ODT 제어 신호의 인에이블 구간을 결정하여 ODT 중지 신호로서 출력하는 ODT 중지 신호 생성부를 포함한다.
Figure R1020080013478
리드, 스누핑 리드, 데이터 출력, ODT(on-die termination)

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 기술에 관한 것으로서, 특히 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 리드 동작을 수행하지 않을 때 외부와의 임피던스 매칭 동작(이하, ODT(On-Die Termination)동작)을 수행하며, 리드 동작을 수행할 때는 ODT 동작을 수행하지 않도록 구성된다.
반도체 메모리 장치, 즉 디램(DRAM)을 복수개 사용하는 반도체 시스템에서는 선택되어진 디램만이 리드 동작을 수행하게 된다. 선택되어진 디램이 리드 동작을 수행하는 동안 선택되지 않은 디램은 ODT 동작 수행을 중지하여야 한다.
반도체 메모리 장치는 도 1에 도시된 바와 같이, 명령 디코더(10), 제 1 및 제 2 예비 신호 생성부(20, 30), 및 제 1 및 제 2 신호 생성부(40, 50)를 포함한다.
상기 명령 디코더(10)는 칩 선택 신호(CSB), 로우 어드레스 스트로브 신호(RASB), 컬럼 어드레스 스트로브 신호(CASB), 및 라이트 인에이블 신호(WEB)에 응답하여 리드 펄스(RDP), 스누핑 펄스(SNP)를 생성한다. 예를 들어, 상기 명령 디 코더(10)는 상기 칩 선택 신호(CSB)가 로우 레벨, 상기 로우 어드레스 스트로브 신호(RASB)가 하이 레벨, 상기 컬럼 어드레스 스트로브 신호(CASB)가 로우 레벨, 및 상기 라이트 인에이블 신호(WEB)가 하이 레벨일 경우 상기 리드 펄스(RDP)를 생성한다. 또한 상기 명령 디코더(10)는 상기 칩 선택 신호(CSB)가 하이 레벨, 상기 로우 어드레스 스트로브 신호(RASB)가 하이 레벨, 상기 컬럼 어드레스 스트로브 신호(CASB)가 로우 레벨, 및 상기 라이트 인에이블 신호(WEB)가 하이 레벨일 경우 상기 스누핑 펄스(SNP)를 생성한다. 이때, 상기 리드 펄스(RDP), 또는 상기 스누핑 펄스(SNP)가 인에이블되면 클럭(CLK)의 한 주기동안 인에이블 상태가 유지된다.
상기 제 1 예비 신호 생성부(20)는 카스 레이턴시(CAS Latency, CL) 정보에 따라서 상기 리드 펄스(RDP)를 지연시켜 예비 출력 인에이블 신호(out_pre)로서 출력한다.
이러한 상기 제 1 예비 신호 생성부(20)는 도 2에 도시된 바와 같이, 복수개의 지연기(21-1~21-n), 복수개의 쉬프터 레지스터(22-1~22-n), 및 복수개의 스위치(23-1~23-n)를 포함한다. 상기 복수개의 지연기(21-1~21-n)는 각각 DLL(delay locked loop)클럭(DLLCLK)을 지연시킨다. 상기 복수개의 쉬프트 레지스터(22-1~22-n) 각각은 상기 복수개의 지연기(21-1~21-n)중 해당하는 지연기의 출력을 입력 받아 상기 리드 펄스(RDP)를 쉬프팅시켜 출력한다. 상기 복수개의 스위치(23-1~23-n)는 각각 상기 복수개의 쉬프터 레지스터(22-1~22-n)중 해당하는 쉬프터 레지스터의 출력을 입력 받는다. 또한, 상기 복수개의 스위치(23-1~23-n)는 상기 카스 레이턴시(CL)의 정보에 의해 선택적으로 턴온된다. 예를들어, 제 1 스위치(23-1)는 제 1 카스 레이턴시(CL2)가 인에이블되면 턴온된다. 제 2 스위치(23-2)는 제 2 카스 레이턴시(CL3)가 인에이블되면 턴온된다. 제 3 스위치(23-3)는 제 3 카스 레이턴시(CL4)가 인에이블되면 턴온된다. 제 n 스위치(23-n)는 제 n 카스 레이턴시(CLn)가 인에이블되면 턴온된다. 상기 복수개의 스위치(23-1~23-n)의 출력단은 모두 하나의 노드로 공통 연결되고 상기 노드에서 예비 출력 인에이블 신호(out_pre)를 출력한다.
상기 제 2 예비 신호 생성부(30)는 상기 카스 레이턴시 정보(CL)에 따라서 상기 스누핑 펄스(SNP)를 지연시켜 예비 ODT 중지 신호(dist_pre)로서 출력한다. 따라서 상기 제 2 예비 신호 생성부(30)는 상기 제 1 예비 신호 생성부(20)와 동일하게 구성된다. 다만 상기 제 1 예비 신호 생성부(20)와 상기 제 2 예비 신호 생성부(30)는 입력되는 신호(RDP, SNP)와 출력되는 신호(out_pre, dist_pre)만 다를 뿐이다.
상기 제 1 신호 생성부(40)는 상기 예비 출력 인에이블 신호(out_pre)가 입력되면 버스트 랭스 정보(burst length)에 따라 상기 출력 인에이블 신호(outen)의 인에이블 구간을 결정하여 출력한다. 예를 들어, 상기 버스트 랭스 정보가 4일 경우 버스트 랭스 신호(BL)는 하이 레벨을 갖고 상기 DLL클럭(DLLCLK)의 2주기만큼 상기 출력 인에이블 신호(outen)의 인에이블 상태를 유지시킨다. 상기 버스트 랭스 정보가 8일 경우 버스트 랭스 신호(BL)는 로우 레벨을 갖고 상기 DLL클럭(DLLCLK)의 4주기만큼 상기 출력 인에이블 신호(outen)의 인에이블 상태를 유지시킨다.
상기 제 2 신호 생성부(50)는 상기 예비 ODT 중지 신호(dist_pre)가 입력되 면 상기 버스트 랭스 정보에 따라 ODT 중지 신호(disodt)의 인에이블 구간을 결정하여 출력한다. 예를 들어, 상기 버스트 랭스 정보가 4일 경우 버스트 랭스 신호(BL)는 하이 레벨을 갖고 상기 DLL클럭(DLLCLK)의 2주기만큼 상기 ODT 중지 신호(disodt)의 인에이블 상태를 유지시킨다. 상기 버스트 랭스 정보가 8일 경우 버스트 랭스 신호(BL)는 로우 레벨을 갖고 상기 DLL클럭(DLLCLK)의 4 주기만큼 상기 ODT 중지 신호(disodt)의 인에이블 상태를 유지시킨다.
결국, 종래 기술의 반도체 메모리 장치는 외부 명령(CSB, RASB, CASB, WEB), 버스트 랭스 정보, 및 카스 레이턴시 정보에 응답하여 리드 동작 즉, 데이터를 출력하거나 ODT 동작의 수행 여부가 결정된다. 이러한 동작을 수행하는 데 있어서, 종래의 반도체 메모리 장치는 입력되는 신호와 출력되는 신호만 다를 뿐 동일한 동작을 수행하면서 큰 면적을 차지하는 상기 제 1 예비 신호 생성부(20)와 상기 제 2 예비 신호 생성부(30)가 존재한다. 따라서 동일한 동작을 수행하고 면적이 큰 회로들을 포함하는 반도체 메모리 장치는 소형화에 어려움이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 데이터 출력 또는 ODT 동작을 종래와 동일하게 제어하면서도 종래의 반도체 메모리 장치보다 면적이 작은 반도체 메모리 장치를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 외부 명령 및 제 2 외부 명령에 응답하여 리드 스누핑 펄스를 생성하며, 상기 제 1 외부 명령과 상기 제 2 외부 명령에 따라 상기 리드 스누핑 펄스의 인에이블 구간의 길이를 서로 다르게 하여 출력하는 명령 디코딩부, 카스 레이턴시 정보에 따라 상기 리드 스누핑 펄스를 지연시켜 예비 신호로서 출력하는 예비 신호 생성부, 상기 예비 신호의 인에이블 구간의 길이에 따라 출력 제어 신호 또는 ODT 제어 신호를 생성하는 제어부, 버스트 랭스 정보에 따라 상기 출력 제어 신호의 인에이블 구간을 결정하여 출력 인에이블 신호로서 출력하는 출력 인에이블 신호 생성부, 및 상기 버스트 랭스 정보에 따라 상기 ODT 제어 신호의 인에이블 구간을 결정하여 ODT 중지 신호로서 출력하는 ODT 중지 신호 생성부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 리드 명령 및 스누핑 리드 명령에 따라 리드 스누핑 펄스를 생성하며, 상기 리드 명령과 상기 스누핑 리드 명령에 따라 상기 리드 스누핑 펄스의 인에이블 구간의 길이가 서로 다르게 생성되는 명령 디코딩부, 및 상기 리드 스누핑 펄스의 인에이블 구간의 길이에 따라 상기 리드 스누핑 펄스를 출력 인에이블 신호 또는 ODT 중지 신호를 선택적으로 출력하는 신호 생성부를 포함한다.
본 발명에 따른 반도체 메모리 장치는 데이터 출력 또는 ODT 동작을 종래와 동일하게 제어하면서도 종래보다 면적이 작은 반도체 메모리 장치를 제공함으로써, 반도체 메모리 장치의 면적 효율을 높이는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 3에 도시된 바와 같이, 명령 디코딩부(100), 예비 신호 생성부(200), 제어부(300), 출력 인에이블 신호 생성부(400), 및 ODT 중지 신호 생성부(400)를 포함한다.
상기 명령 디코딩부(100)는 칩 선택 신호(CSB), 로우 어드레스 스트로브 신호(RASB), 컬럼 어드레스 스트로브 신호(CASB), 및 라이트 인에이블 신호(WEB)에 응답하여 리드 스누핑 펄스(RD_snp)를 생성한다. 이때, 상기 칩 선택 신호(CSB)가 로우 레벨, 상기 로우 어드레스 스트로브 신호(RASB)가 하이 레벨, 상기 컬럼 어드레스 스트로브 신호(CASB)가 로우 레벨, 및 상기 라이트 인에이블 신호(WEB)가 하이 레벨이면 상기 명령 디코딩부(100)는 리드 명령으로 인식하여 상기 리드 스누핑 펄스(RD_snp)를 생성한다. 또한 상기 칩 선택 신호(CSB)가 하이 레벨, 상기 로우 어드레스 스트로브 신호(RASB)가 하이 레벨, 상기 컬럼 어드레스 스트로브 신호(CASB)가 로우 레벨, 및 상기 라이트 인에이블 신호(WEB)가 하이 레벨이면 상기 명령 디코딩부(100)는 스누핑 리드 명령으로 인식하여 상기 리드 스누핑 펄 스(RD_snp)를 생성한다.
상기 명령 디코딩부(100)가 리드 명령으로 인식하여 상기 리드 스누핑 펄스(RD_snp)를 생성할 경우 상기 리드 스누핑 펄스(RD_snp)는 인에이블 구간의 길이가 클럭(CLK)의 2주기가 된다. 한편, 상기 명령 디코딩부(100)가 스누핑 리드 명령으로 인식하여 상기 리드 스누핑 펄스(RD_snp)를 생성할 경우 상기 리드 스누핑 펄스(RD_snp)의 인에이블 구간의 길이는 상기 클럭(CLK)의 1주기가 된다.
이와 같은 상기 명령 디코딩부(100)는 도 4에 도시된 바와 같이, 제 1 디코딩부(110), 제 2 디코딩부(120), 제 1 펄스 생성부(130), 제 2 펄스 생성부(140), 및 펄스 출력부(150)를 포함한다.
상기 제 1 디코딩부(110)는 상기 칩 선택 신호(CSB), 상기 로우 어드레스 스트로브 신호(RASB), 상기 컬럼 어드레스 스트로브 신호(CASB), 및 상기 라이트 인에이블 신호(WEB)에 응답하여 제 1 디코딩 신호(dec1)를 생성한다.
상기 제 1 디코딩부(110)는 제 1 내지 제 3 인버터(IV11~IV13), 제 1 및 제 2 노어 게이트(NOR11, NOR12), 및 제 1 낸드 게이트(ND11)를 포함한다. 상기 제 1 인버터(IV11)는 상기 로우 어드레스 스트로브 신호(RASB)를 입력 받는다. 상기 제 2 인버터(IV12)는 상기 라이트 인에이블 신호(WEB)를 입력 받는다. 상기 제 1 노어 게이트(NOR11)는 상기 칩 선택 신호(CSB) 및 상기 제 1 인버터(IV11)의 출력 신호를 입력 받는다. 상기 제 2 노어 게이트(NOR12)는 상기 컬럼 어드레스 스트로브 신호(CASB) 및 상기 제 2 인버터(IV12)의 출력 신호를 입력 받는다. 상기 제 1 낸드 게이트(ND11)는 상기 제 1 노어 게이트(NOR11) 및 상기 제 2 노어 게이트(NOR12)의 출력 신호를 입력 받는다. 상기 제 3 인버터(IV13)는 상기 제 1 낸드 게이트(ND11)의 출력 신호를 입력 받아 제 1 디코딩 신호(dec)를 출력한다.
상기 제 2 디코딩부(120)는 상기 칩 선택 신호(CSB), 상기 로우 어드레스 스트로브 신호(RASB), 상기 컬럼 어드레스 스트로브 신호(CASB), 및 상기 라이트 인에이블 신호(WEB)에 응답하여 제 2 디코딩 신호(dec2)를 생성한다.
상기 제 2 디코딩부(120)는 제 4 내지 제 7 인버터(IV14~IV17), 제 3 및 제 4 노어 게이트(NOR13, NOR14), 및 제 2 낸드 게이트(ND12)를 포함한다. 상기 제 4 인버터(IV14)는 상기 칩 선택 신호(CSB)를 입력 받는다. 상기 제 5 인버터(IV15)는 상기 로우 어드레스 스트로브 신호(RASB)를 입력 받는다. 상기 제 6 인버터(IV16)는 상기 라이트 인에이블 신호(WEB)를 입력 받는다. 상기 제 3 노어 게이트(NOR13)는 상기 제 4 및 제 5 인버터(IV14, IV15)의 출력 신호를 입력 받는다. 상기 제 4 노어 게이트(NOR14)는 상기 컬럼 어드레스 스트로브 신호(CASB) 및 상기 제 6 인버터(IV16)의 출력 신호를 입력 받는다. 상기 제 2 낸드 게이트(ND12)는 상기 제 3 및 제 4 노어 게이트(NOR13, NOR14)의 출력 신호를 입력 받는다. 상기 제 7 인버터(IV17)는 상기 제 2 낸드 게이트(ND12)의 출력 신호를 입력 받아 제 2 디코딩 신호(dec2)를 출력한다.
상기 제 1 펄스 생성부(130)는 상기 제 1 디코딩 신호(dec1), 및 상기 클럭(CLK)에 응답하여 제 1 펄스(Rdp0), 및 제 2 펄스(Rdp1)를 생성한다.
상기 제 1 펄스 생성부(130)는 제 1 및 제 2 플립 플롭(FF11, FF12)을 포함한다.
상기 제 1 플립 플롭(FF11)은 상기 제 1 디코딩 신호(dec1)를 상기 클럭(CLK)에 동기시켜 상기 제 1 펄스(Rdp0)로서 출력한다. 상기 제 1 플립 플롭(FF11)은 입력단(D)에 상기 제 1 디코딩 신호(dec1)를 입력 받고 클럭 입력단에 상기 클럭(CLK)을 입력 받아 출력단(Q)에서 상기 제 1 펄스(Rdp0)를 출력한다.
상기 제 2 플립 플롭(FF12)는 상기 제 1 펄스(Rdp0)를 상기 클럭(CLK)의 한주기만큼 지연시켜 상기 제 2 펄스(Rdp1)로서 출력한다. 상기 제 2 플립 플롭(FF12)는 입력단(D)에 상기 제 1 펄스(Rdp0)를 입력 받고 클럭 입력단에 상기 클럭(CLK)을 입력 받아 출력단(Q)에서 상기 제 2 펄스(Rdp1)를 출력한다.
상기 제 2 펄스 생성부(140)는 상기 제 2 디코딩 신호(dec2)를 상기 클럭(CLK)에 동기시켜 상기 제 3 펄스(SRdp)로서 출력한다.
상기 제 2 펄스 생성부(140)는 제 3 플립 플롭(FF13)을 포함한다. 상기 제 3 플립 플롭(F13)은 입력단(D)에 상기 제 2 디코딩 신호(dec2)를 입력 받고 클럭 입력단에 상기 클럭(CLK)을 입력 받아 출력단(Q)에서 상기 제3 펄스(SRdp)를 출력한다.
상기 펄스 출력부(150)는 상기 제 1 펄스(Rdp0)와 상기 제 2 펄스(Rdp1)를 오어(or) 연산하여 상기 리드 스누핑 펄스(RD_snp)로서 출력하거나, 상기 제 3 펄스(SRdp)를 상기 리드 스누핑 펄스(RD_snp)로서 출력한다.
상기 펄스 출력부(150)는 제 5 노어 게이트(NOR15), 제 8 인버터(IV18), 및 제 3 낸드 게이트(ND13)를 포함한다. 상기 제 5 노어 게이트(NOR15)는 상기 제 1 및 제 2 펄스(Rdp0, Rdp1)를 입력 받는다. 상기 제 8 인버터(IV18)는 상기 제 3 펄 스(SRdp)를 입력 받는다. 상기 제 3 낸드 게이트(ND13)는 상기 제 5 노어 게이트(NOR15) 및 제 8 인버터(IV18)의 출력 신호를 입력 받아 상기 리드 스누핑 펄스(RD_snp)를 출력한다. 이때, 상기 제 1 펄스(Rdp0), 및 상기 제 2 펄스(Rdp1)가 생성될 경우 상기 제 3 펄스(SRdp)는 생성되지 않는다. 즉, 상기 제 3 펄스(SRdp)가 입력되는 상기 제 8 인버터(IV18)는 하이 레벨만을 출력한다. 따라서 상기 제 3 낸드 게이트(ND13)는 하이 레벨인 상기 제 8 인버터(IV18)의 출력 신호를 입력 받아 상기 제 5 노어 게이트(NOR15)의 출력 신호를 반전시켜 출력한다. 결국, 상기 제 1 및 제 2 펄스(Rdp0, Rdp1)가 생성될 경우 상기 펄스 출력부(150)는 오어(or) 연산을 하게 된다. 한편, 상기 제 1 및 제 2 펄스(Rdp0, Rdp1)가 생성되지 않을 경우 상기 제 5 노어 게이트(NOR15)는 하이 레벨을 출력한다. 상기 제 3 낸드 게이트(ND13)는 하이 레벨의 신호를 입력 받아 상기 제 8 인버터(IV18)의 출력 신호를 반전시켜 출력한다. 즉, 상기 제 1 및 제 2 펄스(Rdp0, Rdp1)가 생성되지 않을 경우 상기 펄스 출력부(150)는 상기 제 3 펄스(SRdp)를 상기 리드 스누핑 펄스(RD_snp)로서 출력한다.
상기 예비 신호 생성부(200)는 카스 레이턴시(CAS Latency, CL) 정보에 따라 상기 리드 스누핑 펄스(RD_snp)를 지연시켜 예비 신호(RDSNP_pre)로서 출력한다.
상기 예비 신호 생성부(200)는 종래 기술을 도시한 도 2와 같이 구성된다.
상기 제어부(300)는 상기 예비 신호(RDSNP_pre)의 인에이블 구간의 길이에 따라 상기 예비 신호(RDSNP_pre)를 출력 제어 신호(out_ctrl) 또는 ODT 제어 신호(odt_ctrl)를 선택적으로 출력한다.
상기 제어부(300)는 도 5에 도시된 바와 같이, 클럭 지연부(310), 선택 신호 생성부(320), 지연부(330), 및 신호 선택부(340)를 포함한다.
상기 클럭 지연부(310)는 상기 예비 신호(RDSNP_pre)를 DLL클럭(DLLCLK)의 한 주기만큼 지연시켜 제 1 지연 신호(cnt<0>)를 생성하고, 상기 제 1 지연 신호(cnt<0>)를 상기 DLL클럭(DLLCLK)의 한 주기만큼 지연시켜 제 2 지연 신호(cnt<1>)를 생성한다. 또한 상기 제 2 지연 신호(cnt<1>)가 생성되면 상기 클럭 지연부(310)는 초기화된다.
상기 클럭 지연부(310)는 제 4 및 제 5 플립 플롭(FF21, FF22), 및 제 9 인버터(IV21)를 포함한다. 상기 제 4 플립 플롭(FF21)은 입력단(D)에 상기 예비 신호(RDSNP_pre)를 입력 받고 클럭 입력단에 상기 DLL클럭(DLLCLK)을 입력 받아 출력단(Q)에서 상기 제 1 지연 신호(cnt<0>)를 출력한다. 상기 제 5 플립 플롭(FF22)은 입력단에 상기 제 1 지연 신호(cnt<0>)를 입력 받고 클럭 입력단에 상기 DLL클럭(DLLCLK)을 입력 받아 출력단(Q)에서 상기 제 2 지연 신호(cnt<1>)를 출력한다. 상기 제 9 인버터(IV21)는 상기 제 2 지연 신호(cnt<1>)를 입력 받는다. 이때, 상기 제 4 및 제 5 플립 플롭(FF21, FF22)은 리셋단(reset)에 상기 제 9 인버터(IV21)의 출력 신호를 입력 받는다.
상기 선택 신호 생성부(320)는 상기 제 1 지연 신호(cnt<0>)와 상기 제 2 지연 신호(cnt<1>)의 인에이블 구간이 겹쳐지면 즉, 동시에 인에이블된 구간이 존재하면 선택 신호(select)를 인에이블 시키고 겹쳐지지 않으면 상기 선택 신호(select)를 디스에이블시킨다.
상기 선택 신호 생성부(320)는 제 4 및 제 5 낸드 게이트(ND21, ND22), 제 10 내지 제 13 인버터(IV22~IV25), 제 1 및 제 2 트랜지스터(P21, N21)를 포함한다. 상기 제 4 낸드 게이트(ND21)는 상기 제 1 및 제 2 지연 신호(cnt<0>, cnt<1>)를 입력 받는다. 상기 제 10 인버터(IV22)는 상기 제 1 지연 신호(cnt<0>)를 입력 받는다. 상기 제 5 낸드 게이트(ND22)는 상기 제 10 인버터(IV22)의 출력 신호, 및 상기 제 2 지연 신호(cnt<1>)를 입력 받는다. 상기 제 1 트랜지스터(P21)는 게이트에 상기 제 4 낸드 게이트(ND21)의 출력 신호를 입력 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 2 트랜지스터(N21)는 게이트에 상기 제 5 낸드 게이트(ND22)의 출력 신호를 입력 받고 드레인에 상기 제 1 트랜지스터(P21)의 소오스가 연결되며 드레인에 접지단(VSS)이 연결된다. 상기 제 11 인버터(IV23)는 입력단에 상기 제 1 트랜지스터(P21)와 상기 제 2 트랜지스터(N21)가 연결된 노드가 연결된다. 상기 제 12 인버터(IV24)는 입력단에 상기 제 11 인버터(IV21)의 출력단이 연결되고 출력단에 상기 제 11 인버터(IV23)의 입력단이 연결된다. 상기 제 12 인버터(IV25)는 입력단에 상기 제 11 인버터(IV23)의 출력단이 연결되고 출력단에서 상기 선택 신호(select)가 출력된다.
상기 지연부(330)는 상기 제 1 및 제 2 지연 신호(cnt<0>, cnt<1>)가 상기 선택 신호 생성부(320)에 입력되어 상기 선택 신호(select)가 출력될 때까지 걸리는 시간을 지연 시간으로 상기 예비 신호(RDSNP_pre)를 지연시킨다.
상기 신호 선택부(340)는 상기 선택 신호(select)에 응답하여 상기 지연부(330)의 출력 신호 즉, 지연된 상기 예비 신호(RDSNP_pre)를 상기 출력 제어 신 호(out_ctrl) 또는 상기 ODT 제어 신호(odt_ctrl)로서 선택적으로 출력한다.
상기 신호 선택부(340)는 제 6 및 제 7 낸드 게이트(ND23, ND24), 및 제 14 내지 제 16 인버터(IV26~IV28)를 포함한다. 상기 제 14 인버터(IV126)는 상기 선택 신호(select)를 입력 받는다. 상기 제 6 낸드 게이트(ND23)는 상기 지연부(330)의 출력 신호, 및 상기 선택 신호(select)를 입력 받는다. 상기 제 15 인버터(IV27)는 상기 제 6 낸드 게이트(ND23)의 출력 신호를 입력 받아 상기 출력 제어 신호(out_ctrl)를 출력한다. 상기 제 7 낸드 게이트(ND24)는 상기 지연부(330)의 출력 신호, 및 상기 제 14 인버터(IV26)의 출력 신호를 입력 받는다. 상기 제 16 인버터(IV28)는 상기 제 7 낸드 게이트(ND24)의 출력 신호를 입력 받아 상기 ODT 제어 신호(odt_ctrl)를 출력한다.
상기 출력 인에이블 신호 생성부(400)는 상기 출력 제어 신호(out_ctrl)가 입력되면 버스트 랭스(burst length, BL) 정보에 따라 상기 출력 제어 신호(out_ctrl)의 인에이블 구간의 길이를 결정하여 상기 출력 인에이블 신호(outen)로서 출력한다.
상기 ODT 중지 신호 생성부(500)는 상기 ODT 제어 신호(odt_ctrl)가 입력 되면 상기 버스트 랭스 정보에 따라 상기 ODT 제어 신호(odt_ctrl)의 인에이블 구간의 길이를 결정하여 상기 ODT 중지 신호(disodt)로서 출력한다.
상기 출력 인에이블 신호 생성부(400)과 상기 ODT 중지 신호 생성부(500)의 동작은 종래 기술을 도시한 도 1의 제 1 및 제 2 신호 생성부(40, 50)와 동일한 동작으로 종래 기술에 해당됨에 따라 구성 설명은 생략한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
칩 선택 신호(CSB)가 로우 레벨, 로우 어드레스 스트로브 신호(RASB)가 하이 레벨, 컬럼 어드레스 스트로브 신호(CASB)가 로우 레벨, 상기 라이트 인에이블 신호(WEB)가 하이 레벨일 경우 본 발명에 따른 반도체 메모리 장치는 데이터를 출력하는 명령 즉, 리드 명령으로 인식한다.
첫번째로 본 발명에 따른 반도체 메모리 장치가 리드 명령을 인식하였을 경우의 동작를 설명한다.
도 4를 참조하면, 제 1 디코딩부(110)는 리드 명령을 인식하면 제 1 디코딩 신호(dec1)를 출력한다.
상기 제 1 펄스 생성부(130)는 상기 제 1 디코딩 신호(dec1)가 입력되면 클럭(CLK)의 1주기만큼 하이 레벨로 인에이블 구간을 갖는 제 1 펄스(Rdp0)를 생성하고, 상기 제 1 펄스(Rdp0)를 상기 클럭(CLK)의 1주기만큼 지연시켜 상기 제 2 펄스(Rdp1)를 생성한다.
상기 펄스 출력부(150)는 상기 제 1 펄스(Rdp0)와 상기 제 2 펄스(Rdp1)를 오어(or) 연산하여 리드 스누핑 펄스(RD_snp)를 생성한다. 이때, 상기 리드 스누핑 펄스(RD_snp)의 인에이블 구간의 길이는 상기 클럭(CLK)의 2주기와 같다.
결국, 명령 디코딩부(100)는 리드 명령일 경우 상기 클럭(CLK)의 2주기동안 인에이블되는 상기 리드 스누핑 펄스(RD_snp)를 생성한다.
도 3을 참조하면, 예비 신호 생성부(200)는 카스 레이턴시 정보(CL)에 따라 상기 리드 스누핑 펄스(RD_snp)를 지연시켜 예비 신호(RDSNP_pre)로서 출력한다.
도 5를 참조하면, 클럭 지연부(310)는 상기 예비 신호(RDSNP_pre)를 클럭(CLK)의 1주기만큼 지연시켜 제 1 지연 신호(cnt<0>)를 생성하고, 상기 제 1 지연 신호(cnt<1>)를 DLL클럭(DLLCLK)의 1주기만큼 지연시켜 제 2 지연 신호(cnt<1>)를 생성한다. 즉, 상기 제 1 지연 신호(cnt<0>)는 하이 레벨로 인에이블되고, 인에이블 구간의 길이가 상기 DLL클럭(CLK)의 2주기와 동일하다. 상기 제 2 지연 신호(cnt<1>)는 상기 제 1 지연 신호(cnt<0>)와 인에이블 구간의 길이가 동일하고 다만 상기 제 1 지연 신호(cnt<0>)보다 상기 DLL클럭(DLLCLK)의 1주기만큼이 지연된다.
따라서 상기 제 1 지연 신호(cnt<0>)와 상기 제 2 지연 신호(cnt<1>)는 하이 레벨인 인에이블 구간이 상기 DLL클럭(DLLCLK)의 1주기동안 겹쳐진다.
즉, 상기 제 1 지연 신호(cnt<0>)와 상기 제 2 지연 신호(cnt<1>)는 동시에 하이 레벨인 구간이 존재한다.
선택 신호 생성부(320)는 상기 제 1 및 제 2 지연 신호(cnt<0>, cnt<1>)가 동시에 하이 레벨이면 하이 레벨로 인에이블된 선택 신호(select)를 생성한다.
상기 선택 신호(select)가 하이 레벨로 인에이블되면 신호 선택부(340)는 지연부(330)에서 지연된 상기 예비 신호(RDSNP_pre)를 출력 제어 신호(out_ctrl)로서 출력한다.
도 3에 도시된 출력 인에이블 신호 생성부(400)는 상기 출력 제어 신호(out_ctrl)가 입력되면 버스트 랭스 정보(BL)에 따라 인에이블 구간의 길이가 결 정되는 출력 인에이블 신호(outen)를 출력한다.
두번째로 본 발명에 따른 반도체 메모리 장치가 스누핑 리드 명령을 인식하였을 경우의 동작을 설명한다. 이때, 상기 스누핑 리드 명령은 ODT 동작을 중지시키는 명령이다.
도 4를 참조하면, 제 2 디코딩부(120)는 스누핑 리드 명령을 인식하면 제 2 디코딩 신호(dec2)를 출력한다.
제 2 펄스 생성부(140)는 상기 제 2 디코딩 신호(dec2)가 입력되면 상기 클럭(CLK)의 1주기만큼 하이 레벨로 인에이블된 구간을 갖는 제 3 펄스(SRdp)를 생성한다.
펄스 출력부(150)는 상기 제 3 펄스(SRdp)를 리드 스누핑 펄스(RS_snp)로서 출력한다.
결국, 명령 디코딩부(100)는 스누핑 리드 명령일 경우 상기 클럭(CLK)의 1주기동안 인에이블되는 상기 리드 스누핑 펄스(RD_snp)를 생성한다.
도 3을 참조하면, 예비 신호 생성부(200)는 카스 레이턴시 정보(CL)에 따라 상기 리드 스누핑 펄스(RD_snp)를 지연시켜 예비 신호(RDSNP_pre)로서 출력한다.
도 5를 참조하면, 클럭 지연부(310)는 상기 예비 신호(RDSNP_pre)를 DLL클럭(DLLCLK)의 1주기만큼 지연시켜 제 1 지연 신호(cnt<0>)를 생성하고, 상기 제 1 지연 신호(cnt<1>)를 상기 DLL클럭(CLK)의 1주기만큼 지연시켜 제 2 지연 신호(cnt<1>)를 생성한다.
결국, 인에이블 구간의 길이가 상기 DLL클럭(CLK)의 1주기와 동일한 상기 제 1 지연 신호(cnt<0>)와 상기 제 2 지연 신호(cnt<1>)는 하이 레벨로 인에이블된 구간이 겹치지 않는다. 즉, 상기 제 1 지연 신호(cnt<0>)와 상기 제 2 지연 신호(cnt<1>)가 동시에 하이 레벨인 구간이 존재하지 않는다.
선택 신호 생성부(320)는 상기 제 1 및 제 2 지연 신호(cnt<0>, cnt<1>)가 동시에 하이 레벨인 구간이 존재하지 않으면 로우 레벨로 디스에이블된 선택 신호(select)를 생성한다.
상기 선택 신호(select)가 로우 레벨로 디스에이블되면 신호 선택부(340)는 지연부(330)에서 지연된 상기 예비 신호(RDSNP_pre)를 ODT 제어 신호(odt_ctrl)로서 출력한다.
도 3에 도시된 ODT 중지 신호 생성부(500)는 상기 ODT 제어 신호(odt_ctrl)가 입력되면 버스트 랭스 정보(BL)에 따라 인에이블 구간의 길이를 결정되는 ODT 중지 신호(disodt)를 생성한다.
본 발명은 종래 기술과는 달리 카스 레이턴시 정보에 따라 지연 시간이 결정되는 예비 신호 생성부를 1개만을 포함하여 종래보다 면적 효율이 좋은 반도체 메모리 장치를 제공한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부 터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 구성도,
도 2는 도 1의 제 1 예비 신호 생성부의 상세 회로도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 4는 도 3의 명령 디코딩부의 상세 회로도,
도 5는 도 3의 제어부의 상세 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 명령 디코딩부 200: 예비 신호 생성부
300: 제어부 400: 출력 인에이블 신호 생성부
500: ODT 중지 신호 생성부

Claims (19)

  1. 제 1 외부 명령 및 제 2 외부 명령에 응답하여 리드 스누핑 펄스를 생성하며, 상기 제 1 외부 명령과 상기 제 2 외부 명령에 따라 상기 리드 스누핑 펄스의 인에이블 구간의 길이를 서로 다르게 하여 출력하는 명령 디코딩부;
    카스 레이턴시 정보에 따라 상기 리드 스누핑 펄스를 지연시켜 예비 신호로서 출력하는 예비 신호 생성부;
    상기 예비 신호의 인에이블 구간의 길이에 따라 출력 제어 신호 또는 ODT 제어 신호를 생성하는 제어부;
    버스트 랭스 정보에 따라 상기 출력 제어 신호의 인에이블 구간을 결정하여 출력 인에이블 신호로서 출력하는 출력 인에이블 신호 생성부; 및
    상기 버스트 랭스 정보에 따라 상기 ODT 제어 신호의 인에이블 구간을 결정하여 ODT 중지 신호로서 출력하는 ODT 중지 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 외부 명령은 데이터를 출력시키는 명령이고 상기 제 2 외부 명령은 ODT 동작을 중지시키는 명령인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 명령 디코딩부는
    상기 제 1 외부 명령 또는 상기 제 2 외부 명령에 응답하여 클럭의 1주기 또는 상기 클럭의 2주기만큼의 인에이블 구간을 갖는 상기 리드 스누핑 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 명령 디코딩부는
    상기 제 1 외부 명령에 응답하여 상기 클럭의 1주기만큼의 인에이블 구간을 갖는 상기 리드 스누핑 펄스를 생성하거나,
    상기 제 2 외부 명령에 응답하여 상기 클럭의 2주기만큼의 인에이블 구간을 갖는 상기 리드 스누핑 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제어부는
    상기 제 1 외부 명령에 응답하여 생성된 상기 예비 신호의 인에이블 구간의 길이가 상기 제 2 외부 명령에 응답하여 생성된 상기 예비 신호의 인에이블 구간의 길이보다 짧으면 상기 예비 신호를 상기 출력 제어 신호로서 출력하고,
    상기 제 1 외부 명령에 응답하여 생성된 상기 예비 신호의 인에이블 구간의 길이가 상기 제 2 외부 명령에 응답하여 생성된 상기 예비 신호의 인에이블 구간의 길이보다 길면 상기 예비 신호를 상기 ODT 제어 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제어부는
    상기 제 1 외부 명령에 응답하여 생성된 상기 예비 신호의 인에이블 구간의 길이가 상기 클럭의 2 주기이면 상기 예비 신호를 상기 출력 제어 신호로서 출력하고
    상기 제 2 외부 명령에 응답하여 생성된 상기 예비 신호의 인에이블 구간의 길이가 상기 클럭의 1 주기이면 상기 예비 신호를 상기 ODT 제어 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 리드 명령 및 스누핑 리드 명령에 따라 리드 스누핑 펄스를 생성하며, 상기 리드 명령과 상기 스누핑 리드 명령에 따라 상기 리드 스누핑 펄스의 인에이블 구간의 길이가 서로 다르게 생성되는 명령 디코딩부; 및
    상기 리드 스누핑 펄스의 인에이블 구간의 길이에 따라 상기 리드 스누핑 펄스를 출력 인에이블 신호 또는 ODT 중지 신호를 선택적으로 출력하는 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 명령 디코딩부는
    상기 리드 명령에 따라 상기 리드 스누핑 펄스를 생성할 경우 인에이블 구간의 길이가 클럭의 2 주기가 되도록 생성하며,
    상기 스누핑 리드 명령에 따라 상기 리드 스누핑 펄스를 생성할 경우 인에이블 구간의 길이가 상기 클럭의 1주기가 되도록 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 명령 디코딩부는
    상기 리드 명령이 입력되면 제 1 디코딩 신호를 생성하는 제 1 디코딩부,
    상기 스누핑 리드 명령이 입력되면 제 2 디코딩 신호를 생성하는 제 2 디코딩부,
    상기 제 1 디코딩 신호에 응답하여 인에이블 구간의 길이가 상기 클럭의 1주기인 제 1 펄스, 및 상기 제 1 펄스를 상기 클럭의 1주기만큼 지연시켜 제 2 펄스를 생성하는 제 1 펄스 생성부,
    상기 제 2 디코딩 신호에 응답하여 인에이블 구간의 길이가 상기 클럭의 1주기인 제 3 펄스를 생성하는 제 2 펄스 생성부, 및
    상기 제 1 펄스 및 상기 제 2 펄스를 상기 리드 스누핑 펄스로서 출력하거나 상기 제 3 펄스를 상기 리드 스누핑 펄스로서 출력하는 펄스 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 펄스 생성부는
    상기 제 1 디코딩 신호, 및 상기 클럭에 응답하여 상기 제 1 펄스를 생성하는 제 1 플립 플롭, 및
    상기 제 1 펄스 및 상기 클럭에 응답하여 상기 제 2 펄스를 생성하는 제 2 플립 플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 제 2 펄스 생성부는
    상기 제 2 디코딩 신호 및 상기 클럭에 응답하여 상기 제 3 펄스를 생성하는 플립 플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 펄스 출력부는
    상기 제 1 펄스와 상기 제 2 펄스를 오어(or) 연산하여 상기 리드 스누핑 펄스로서 출력하거나 상기 제 3 펄스를 상기 리드 스누핑 펄스로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 7 항에 있어서,
    상기 신호 생성부는
    상기 리드 스누핑 펄스를 상기 출력 인에이블 신호 또는 상기 ODT 중지 신호로서 출력할 경우 상기 리드 스누핑 펄스를 카스 레이턴시 정보에 따라 지연시키고 버스트 랭스 정보에 따라 상기 리드 스누핑 펄스의 인에이블 구간의 길이를 결정하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 신호 생성부는
    상기 리드 스누핑 펄스의 인에이블 구간의 길이가 클럭의 2주기일 경우 상기 리드 스누핑 펄스를 상기 출력 인에이블 신호로서 출력하고,
    상기 리드 스누핑 펄스의 인에이블 구간의 길이가 상기 클럭의 1주기일 경우 상기 리드 스누핑 펄스를 상기 ODT 중지 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 신호 생성부는
    상기 리드 스누핑 펄스를 상기 카스 레이턴시 정보에 따라 지연시켜 예비 신호로서 출력하는 예비 신호 생성부,
    상기 예비 신호의 인에이블 구간의 길이가 상기 클럭의 2주기일 경우 상기 예비 신호를 상기 출력 제어 신호로서 출력하고 상기 예비 신호의 인에이블 구간의 길이가 상기 클럭의 1주기일 경우 상기 예비 신호를 상기 ODT 제어 신호로서 출력 하는 제어부,
    상기 출력 제어 신호가 입력되면 상기 버스트 랭스 정보에 따라 상기 출력 인에이블 신호의 인에이블 구간을 결정하여 출력하는 제 1 신호 생성부, 및
    상기 ODT 제어 신호가 입력되면 상기 버스트 랭스 정보에 따라 상기 ODT 중지 신호의 인에이블 구간을 결정하여 출력하는 제 2 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제어부는
    상기 리드 스누핑 펄스를 상기 클럭의 1주기만큼씩 순차적으로 지연시켜 제 1 지연 신호 및 제 2 지연 신호를 생성하는 지연부,
    상기 제 1 및 제 2 지연 신호에 응답하여 선택 신호를 생성하는 선택 신호 생성부, 및
    상기 선택 신호에 응답하여 상기 리드 스누핑 펄스를 상기 출력 제어 신호 또는 상기 ODT 중지 신호로서 선택적으로 출력하는 신호 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 지연부는
    상기 리드 스누핑 펄스 및 상기 클럭에 응답하여 제 1 지연 신호를 생성하는 제 1 플립 플롭,
    상기 제 1 지연 신호 및 상기 클럭에 응답하여 상기 제 2 지연 신호를 생성하는 제 2 플립 플롭을 포함하며, 상기 제 2 지연 신호가 생성되면 상기 제 1 플립 플롭, 및 상기 제 2 플립 플롭이 초기화되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 선택 신호 생성부는
    상기 제 1 지연 신호 및 상기 제 2 지연 신호의 인에이블 구간이 겹치면 상기 선택 신호를 인에이블 시키고,
    상기 제 1 지연 신호 및 상기 제 2 지연 신호의 인에이블 구간이 겹치지 않으면 상기 선택 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 16 항에 있어서,
    상기 신호 선택부는
    상기 선택 신호가 인에이블되면 상기 리드 스누핑 펄스를 상기 출력 제어 신호로서 출력하고,
    상기 선택 신호가 디스에이블되면 상기 리드 스누핑 펄스를 상기 ODT 제어 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
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KR20050101865A (ko) * 2004-04-20 2005-10-25 주식회사 하이닉스반도체 온-다이 터미네이션 제어 회로 및 온-다이 터미네이션제어 신호 생성 방법
US7245541B2 (en) 2002-11-20 2007-07-17 Micron Technology, Inc. Active termination control

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