TW201320094A - 半導體記憶體裝置 - Google Patents

半導體記憶體裝置 Download PDF

Info

Publication number
TW201320094A
TW201320094A TW101108748A TW101108748A TW201320094A TW 201320094 A TW201320094 A TW 201320094A TW 101108748 A TW101108748 A TW 101108748A TW 101108748 A TW101108748 A TW 101108748A TW 201320094 A TW201320094 A TW 201320094A
Authority
TW
Taiwan
Prior art keywords
output
data
memory device
semiconductor memory
enable signal
Prior art date
Application number
TW101108748A
Other languages
English (en)
Other versions
TWI545585B (zh
Inventor
Yong-Mi Kim
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW201320094A publication Critical patent/TW201320094A/zh
Application granted granted Critical
Publication of TWI545585B publication Critical patent/TWI545585B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

一種半導體記憶體裝置包括：一管道式鎖存電路，其經組態以接收並列輸入資料及輸出串列資料或回應於一啟用信號而將該管道式鎖存電路之一輸出端子設定為一預定電壓位準；及一同步電路，其經組態以與一內部時脈同步地輸出該管道式鎖存電路之一輸出資料。

Description

半導體記憶體裝置
本發明之例示性實施例係關於一種半導體記憶體裝置，且更特定而言係關於一種一半導體記憶體裝置之資料輸出路徑。
本發明主張優先於2011年11月7日提出申請之第10-2011-0115255號韓國專利申請案，該案全文以引用方式併入本文中。
圖1圖解說明一習用半導體記憶體裝置之一資料輸出路徑。
參考圖1，一習用半導體記憶體裝置之資料輸出路徑100包括一時脈產生器110、一管道式鎖存器120、一管道式鎖存驅動器130、一觸發器140、一前置驅動器150及一輸出緩衝器160。時鐘產生器110回應於一延遲鎖定迴路(DLL)(未展示)中所產生之延遲鎖定迴路時脈RCLKDLL及FCLKDLL而產生差動內部時脈RCLKDO、RCLKDOB、FCLKDO及FCLKDOB。管道式鎖存器120基於並列輸入之資料DATA與一源時脈之下降及上升沿同步地串列輸出串列資料RDOB及FDOB。管道式鎖存驅動器130驅動串列資料RDOB及FDOB以輸出資料RDODB及FDODB。觸發器140接收資料RDODB及FDODB且回應於一ODT反相信號ODTB及一DQS前置固定信號QPRE而與差動內部時脈RCLKDO、RCLKDOB、FCLKDO及FCLKDOB同步地輸出一資料 UPDNB。前置驅動器150控制資料UPDNB之變動率以輸出資料RDATA及FDATA。輸出緩衝器160自前置驅動器150接收資料RDATA及FDATA且將其輸出至一資料墊DQ。
圖2係圖解說明圖1中所示之時脈產生器110之一內部結構之一方塊圖。
參考圖2，時脈產生器110包括包括反相器IV00、IV01、IV02及IV03之一反相器鏈以及包括反相器IV00'、IV01'、IV02'及IV03'之一反相器鏈。時脈產生器110接收延遲鎖定迴路時脈RCLKDLL及FCLKDLL且輸出差動內部時脈RCLKDO、RCLKDOB、FCLKDO及FCLKDOB。本文中，差動內部時脈RCLKDO、RCLKDOB、FCLKDO及FCLKDOB包括與延遲鎖定迴路時脈RCLKDLL之一上升沿同步之差動內部時脈RCLKDO及RCLKDOB以及與延遲鎖定迴路時脈FCLKDLL之一上升沿同步之差動內部時脈FCLKDO及FCLKDOB。
圖3係圖解說明圖1中所示之管道式鎖存驅動器130之一內部結構之一方塊圖。
參考圖3，管道式鎖存驅動器130包括一第一驅動單元131及一第二驅動單元133。第一驅動單元131驅動且輸出與源時脈之上升沿同步之資料RD OB。第二驅動單元133驅動且輸出與源時脈之下降沿同步之資料FDOB。
本文中，第一驅動單元131包括一第一PMOS電晶體PP00、一第二PMOS電晶體PP01、一第一NMOS電晶體NN00、一第二NMOS電晶體NN01及一第一反相器IV04。 第一PMOS電晶體PP00經由一閘極接收一接地電壓VSS，且包括耦合於一電源電壓(VDD)端子與一第一耦合節點N00之間的一源極及一汲極。第二PMOS電晶體PP01經由一閘極接收與源時脈之上升沿同步之資料RDOB，且包括耦合於第一耦合節點N00與一第一輸出節點ON00之間的一源極及一汲極。第一NMOS電晶體NN00經由一閘極接收與源時脈之上升沿同步之資料RDOB，且包括耦合於第一輸出節點ON00與一第二耦合節點N01之間的一源極及一汲極。第二NMOS電晶體NN01經由一閘極接收一電源電壓VDD，且包括耦合於第二耦合節點N01與一接地電壓(VSS)端子之間的一汲極及一源極。第一反相器IV04將第一輸出節點ON00之輸出反相且輸出一經反相輸出。
除接收與源時脈之下降沿同步之資料FDOB外，第二驅動單元133具有與第一驅動單元131相同之結構。因此，為方便起見，本文中省略關於第二驅動單元133之進一步說明。
圖4係圖解說明圖1中所示之觸發器140之一內部結構之一方塊圖。
參考圖4，觸發器140包括一第一同步單元141、一第二同步單元143、一第一電壓位準固定單元145、一第二電壓位準固定單元147及一反相單元149。
第一同步單元141與差動內部時脈RCLKDO及RCLKDOB同步地同步化資料RDODB且將一所得信號輸出至第二輸出節點ON01。如上文所闡述，資料RDODB係與源時脈之 上升沿同步且接收自管道式鎖存驅動器130。差動內部時脈RCLKDO及RCLKDOB係與時脈產生器110處之延遲鎖定迴路時脈RCLKDLL之一上升沿同步。第二同步單元143與差動內部時脈FCLKDO及FCLKDOB同步地同步化資料FDODB且將一所得信號輸出至第二輸出節點ON01。如上文所闡述，資料FDODB係與源時脈之下降沿同步且接收自管道式鎖存驅動器130。差動內部時脈FCLKDO及FCLKDOB係與時脈產生器110處之延遲鎖定迴路時脈FCLKDLL之一下降沿同步。第一電壓位準固定單元145回應於ODT反相信號ODTB而將第二輸出節點ON01固定為電源電壓VDD之位準。第二電壓位準固定單元147回應於DQS前置固定信號QPRE而將第二輸出節點ON01固定為接地電壓VSS之位準。反相單元149與第二輸出節點ON01耦合且輸出與延遲鎖定迴路時脈RCLKDLL及FCLKDLL同步之一資料UPDNB。
本文中，第一同步單元141包括一第三PMOS電晶體PP02、一第四PMOS電晶體PP03、一第三NMOS電晶體NN02及一第四NMOS電晶體NN03。第三PMOS電晶體PP02在與延遲鎖定迴路時脈RCLKDLL之上升沿同步之差動內部時脈RCLKDO與RCLKDOB之間經由一閘極接收一經反相差動內部時脈RCLKDOB，且包括耦合於電源電壓(VDD)端子與一第三耦合節點N02之間的一源極及一汲極。第四PMOS電晶體PP03經由一閘極接收自管道式鎖存驅動器130接收且與源時脈之上升沿同步之一資料 RDODB，且包括耦合於第三耦合節點N02與一第二輸出節點ON01之間的一源極及一汲極。第三NMOS電晶體NN02經由一閘極接收自管道式鎖存驅動器130接收且與源時脈之上升沿同步之資料RDODB，且包括耦合於第二輸出節點ON01與一第四耦合節點N03之間的一汲極及一源極。第四NMOS電晶體NN03在與延遲鎖定迴路時脈RCLKDLL之上升沿同步之差動內部時脈RCLKDO與RCLKDOB之間經由一閘極接收一未經反相差動內部時脈RCLKDO，且包括耦合於第四耦合節點N03與接地電壓(VSS)端子之間的一汲極及一源極。
第二同步單元143包括一第五PMOS電晶體PP04、一第六PMOS電晶體PP05、一第五NMOS電晶體NN04及一第六NMOS電晶體NN05。第五PMOS電晶體PP04在與延遲鎖定迴路時脈FCLKDLL之下降沿同步之差動內部時脈FCLKDO與FCLKDOB之間經由一閘極接收一經反相差動內部時脈FCLKDOB，且包括耦合於電源電壓(VDD)端子與一第五耦合節點N04之間的一源極及一汲極。第六PMOS電晶體PP05經由一閘極接收自管道式鎖存驅動器130接收且與源時鐘之下降沿同步之一資料FDODB，且包括耦合於第五耦合節點N04與第二輸出節點ON01之間的一源極及一汲極。第五NMOS電晶體NN04經由一閘極接收自管道式鎖存驅動器130接收且與源時脈之下降沿同步之資料FDODB，且包括耦合於第二輸出節點ON01與一第五耦合節點N04之間的一汲極及一源極。第六NMOS電晶體NN05在與延遲鎖定迴 路時脈FCLKDLL之下降沿同步之差動內部時脈FCLKDO與FCLKDOB之間經由一閘極接收一未經反相差動內部時脈FCLKDO，且包括耦合於第六耦合節點N05與接地電壓(VSS)端子之間的一汲極及一源極。
此外，第一電壓位準固定單元145包括一第七PMOS電晶體PP06，其經由一閘極接收ODT反相信號ODTB且包括耦合於電源電壓(VDD)端子與第二輸出節點ON01之間的一源極及一汲極。第七PMOS電晶體PP06經由一閘極接收DQS前置固定信號QPRE且包括耦合於接地電壓(VSS)端子與第二輸出節點ON01之間的一源極及一汲極。
下文中，將闡述根據以上結構之半導體記憶體裝置100之一操作。
當在一讀取操作時自一記憶體單元區(圖式中未展示)讀取一資料時，管道式鎖存器120將並列輸入之資料DATA轉換成串列資料RDOB及FDOB且將串列資料RDOB及FDOB輸出至管道式鎖存驅動器130。管道式鎖存驅動器130驅動串列資料RDOB及FDOB以將資料RDODB及FDODB輸出至觸發器140。觸發器140使自管道式鎖存驅動器130輸出之資料RDODB及FDODB與差動內部時脈RCLKDO、RCLKDOB、FCLKDO及FCLKDOB同步且將資料UPDNB輸出至前置驅動器150。前置驅動器150控制自觸發器140輸出之資料UPDNB之變動率且將資料RDATA及FDATA輸出至輸出緩衝器160。輸出緩衝器160接收資料RDATA及FDATA且將其輸出至資料墊DQ。因此，自資料墊DQ輸出 之資料可與一系統時脈同步以便執行一穩定讀取操作。
同時，當半導體記憶體裝置進入一晶粒上終止(ODT)模式時，ODT反相信號ODTB啟用至一邏輯低位準且觸發器140之輸出UPDNB端子設定至一邏輯低位準。然後，用於一上拉操作之一結構與用於一下拉操作之一結構之間的任一者在前置驅動器150及輸出緩衝器160中所包括之電路元件當中操作，且前置驅動器150及輸出緩衝器160用作一ODT單元。
此外，當在一讀取操作期間DQS前置固定信號QPRE具有一資料選通信號(DQS)之一前置碼週期作為一啟用週期且啟用至一邏輯高位準時，觸發器140之輸出UPDNB端子設定至一邏輯高位準。然後，當輸出緩衝器160之輸出最後設定至一預定電壓位準(例如，一邏輯高位準)時，其指示該週期係該資料選通信號(DQS)之一前置碼週期。
然而，具有以上結構之半導體記憶體裝置100可具有以下問題。
觸發器140根據一預定控制信號(諸如，DQS前置固定信號QPRE及ODT反相信號ODTB)執行不同操作，而非傳送自管道式鎖存驅動器130輸出之資料RDODB及FDODB之一操作。簡言之，半導體記憶體裝置100藉由控制觸發器140之輸出端子而啟用ODT單元或表示該週期係資料選通信號(DQS)之前置碼週期，同時經由觸發器140傳送資料。為此，觸發器140包括第一電壓位準固定單元145及第二電壓位準固定單元147，且第一電壓位準固定單元145及第二電 壓位準固定單元147係藉由使用(舉例而言)電晶體來實施。因此，觸發器140之輸出UPDNB端子由於電晶體之耦合負載而具有一劣化之作用時間(duty)及抖動。
此外，可期望第一電壓位準固定單元145及第二電壓位準固定單元147中所包括之電晶體具有大於一預定大小之一大小。當增加電晶體之大小時，電晶體之耦合負載增加且作用時間特性可劣化。本文中，由於根據規範決定ODT單元之一啟用週期及資料選通信號(DQS)之前置碼週期且應在一預定時間內將觸發器140之輸出UPDNB向上驅動至一預定電壓位準，因此可期望電晶體具有大於一預定大小之一大小。同時，由於觸發器140基本上與一延遲鎖定迴路(未展示)中所產生之延遲鎖定迴路時脈RCLKDLL及FCLKDLL同步地輸出資料UPDNB，因此可難以校正自觸發器140輸出之資料UPDNB之作用時間。
當第一電壓位準固定單元145及第二電壓位準固定單元147與觸發器140之第二輸出節點ON01耦合時，觸發器140之輸出UPDNB可具有一劣化之作用時間特性。此外，當第一電壓位準固定單元145及第二電壓位準固定單元147中所包括之電晶體之大小可增加且作用時間特性可更劣化時，半導體記憶體裝置100可具有某些問題，因為在一高頻率及低電源電壓VDD中不能保證操作可靠性及穩定性。
本發明之一例示性實施例係關於一種具有在一讀取操作期間讀取之資料之經改良作用時間特性之半導體記憶體裝 置。
根據本發明之一例示性實施例，一種半導體記憶體裝置包括：一管道式鎖存電路，其經組態以接收並列輸入資料且輸出串列資料或回應於一啟用信號而將該管道式鎖存電路之一輸出端子設定為一預定電壓位準；及一同步電路，其經組態以與一內部時脈同步地輸出該管道式鎖存電路之一輸出資料。
根據本發明之另一例示性實施例，一種半導體記憶體裝置包括一輸出控制信號產生電路，其經組態以產生一輸出控制信號，其中當啟用一第一啟用信號及一第二啟用信號中之任一者時啟用該輸出控制信號；一管道式鎖存電路，其經組態以接收並列輸入資料且經由該管道式鎖存電路之一輸出端子輸出串列資料或根據該第一啟用信號、該第二啟用信號及該輸出控制信號將該輸出端子設定為一預定電壓位準；及一同步電路，其經組態以與一內部時脈同步地輸出該管道式鎖存電路之一輸出資料。
下文將參考附圖更詳細地闡述本發明之例示性實施例。然而，本發明可以不同形式體現且不應將其理解為侷限於本文中所論述之實施例。而是，提供此等實施例以使得本發明將透徹且完整，且將本發明之範疇完全傳達給熟習此項技術者。在整個本發明中，貫穿本發明之各圖及實施例相同參考編號指代相同部件
圖5係圖解說明根據本發明之一例示性實施例之一半導 體記憶體裝置之一方塊圖。
參考圖5，半導體記憶體裝置200包括一輸出控制信號產生電路210、一管道式鎖存電路220、一同步電路230及一輸出驅動電路240。
輸出控制信號產生電路210根據用於啟用一晶粒上終止(ODT)單元之一第一啟用信號ODT及回應於啟用一資料選通信號DQS之一前置碼週期而啟用之一第二啟用信號QPRE中之任一者產生輸出控制信號QPRE_UP及QPRE_UPB。管道式鎖存電路220接收並列資料DATA以經由其輸出端子連續輸出資料RDODB及FDODB，或回應於第一啟用信號ODT、第二啟用信號QPRE以及輸出控制信號QPRE_UP及QPRE_UPB而將輸出端子設定為一預定電壓位準。同步電路230接收管道式鎖存電路220之資料RDODB及FDODB以與內部時脈RCLKDLL及FCLKDLL同時地輸出資料UPDNB。輸出驅動電路240將自同步電路230輸出之資料UPDNB輸出至一資料墊DQ。
本文中，儘管圖式中未圖解說明用於產生內部時脈RCLKDLL及FCLKDLL之電路，但可在(舉例而言)一延遲鎖定迴路(DLL)中產生內部時脈RCLKDLL及FCLKDLL且在其中輸出一資料之一週期中基於行位址選通(CAS)延時資訊及叢發長度資訊對其進行雙態切換。內部時脈RCLKDLL及FCLKDLL包括與DLL中所產生之一延遲鎖定迴路時脈之一上升沿同步之一第一內部時脈RCLKDLL及DLL中所產生之該延遲鎖定迴路時脈之一下降沿同步之一 第二內部時脈FCLKDLL。
詳細而言，管道式鎖存電路220包括一管道式鎖存器221及一管道式鎖存驅動器223。管道式鎖存器221接收並列資料DATA以與源時脈(未展示)之上升及下降沿同步地輸出串列資料RDOB及FDOB。管道式鎖存驅動器223接收串列資料RDOB及FDOB以經由其輸出端子輸出資料RDODB及FDODB，或回應於第一啟用信號ODT、第二啟用信號QPRE以及輸出控制信號QPRE_UP及QPRE_UPB而將該等輸出端子設定為一預定電壓位準。
同步電路230包括一時脈產生器231及一觸發器233。時脈產生器231產生對應於內部時脈RCLKDLL及FCLKDLL之差動內部時脈RCLKDO、RCLKDOB、FCLKDO及FCLKDOB。觸發器233接收管道式鎖存電路220之資料RDODB及FDODB且與差動內部時脈RCLKDO、RCLKDOB、FCLKDO及FCLKDOB同步地輸出資料UPDNB。
輸出驅動電路240包括一前置驅動器241及一輸出緩衝器243。前置驅動器241控制觸發器233之資料UPDNB之變動率。輸出緩衝器243接收前置驅動器241之資料RDATA及FDATA。
圖6係圖解說明圖5中所示之輸出控制信號產生電路210之一內部結構之一方塊圖。
參考圖6，輸出控制信號產生電路210包括一第一NOR閘極NR10、一第一反相器IV10、一第二反相器IV11及一第 三反相器IV12。第一NOR閘極NR10對第一啟用信號ODT及第二啟用信號QPRE執行一NOR操作。第一反相器IV10將第一NOR閘極NR10之一輸出反相。第二反相器IV11將第一反相器IV10之一輸出反相且輸出一第一輸出控制信號QPRE_UP。第三反相器IV12將第二反相器IV11之一輸出反相且輸出一第二輸出控制信號QPRE_UPB。
圖7係圖解說明圖5中所示之管道式鎖存驅動器223之一內部結構之一方塊圖。
管道式鎖存驅動器223包括一第一驅動單元223A及一第二驅動單元223A。第一驅動單元223A輸出與源時脈之上升沿同步之資料RDODB，且第二驅動單元223B輸出與源時脈之下降沿同步之資料FDODB。
首先，第一驅動單元223A包括一第一資料驅動元件223A_1、一第一固定電壓驅動元件223A_3及一第一輸出元件223A_5。第一資料驅動元件223A_1回應於至一第一輸出節點ON10之第一輸出控制信號QPRE_UP及第二輸出控制信號QPRE_UPB而驅動資料RDOB及FDOB當中之資料RDOB。資料RDOB及FDOB係經由管道式鎖存器221串列輸出且資料RDOB與源時脈之上升沿同步。第一固定電壓驅動元件223A_3回應於第一啟用信號ODT及第二啟用信號QPRE而以一電源電壓VDD或一接地電壓VSS驅動第一輸出節點ON10。第一輸出元件223A_5與第一輸出節點ON10耦合且輸出與源時脈之上升沿同步之資料RDODB。因此，可回應於第一啟用信號ODT及第二啟用信號QPRE而 將資料RDODB固定至電源電壓VDD或接地電壓VSS。
本文中，第一資料驅動元件223A_1包括一第一PMOS電晶體PP10、一第二PMOS電晶體PP11、一第一NMOS電晶體NN10及一第二NMOS電晶體NN11。第一PMOS電晶體PP10經由一閘極接收第二輸出控制信號QPRE_UPB且包括耦合於一電源電壓(VDD)端子與一第一耦合節點N10之間的一源極及一汲極。第二PMOS電晶體PP11經由一閘極接收與源時脈之上升沿同步之資料RDOB且包括耦合於第一耦合節點N10與第一輸出節點ON10之間的一源極及一汲極。第一NMOS電晶體NN10經由一閘極接收資料RDOB且包括耦合於第一輸出節點ON10與一第二耦合節點N11之間的一汲極及一源極。第二NMOS電晶體NN11經由一閘極接收第一輸出控制信號QPRE_UP且包括耦合於第二耦合節點N11與一接地電壓(VSS)端子之間的一汲極及一源極。
第一固定電壓驅動元件223A_3包括一第三PMOS電晶體PP12、一第四PMOS電晶體PP13、一第三NMOS電晶體NN12及一第四NMOS電晶體NN13。第三PMOS電晶體PP12經由一閘極接收經反相第一啟用信號ODTB且包括耦合於電源電壓(VDD)端子與一第三耦合節點N12之間的一源極及一汲極。第四PMOS電晶體PP13經由一閘極接收一接地電壓VSS且包括耦合於第三耦合節點N12與第一輸出節點ON10之間的一源極及一汲極。第三NMOS電晶體NN12經由一閘極接收電源電壓VDD且包括耦合於第一輸出節點ON10與一第四耦合節點N13之間的一汲極及一源極。第四 NMOS電晶體NN13經由一閘極接收第二啟用信號QPRE且包括耦合於一第四耦合節點N13與接地電壓(VSS)端子之間的一汲極及一源極。
第一輸出元件223A_5包括用於將第一輸出節點ON10處之一信號反相之一第五反相器IV14且輸出與源時脈之上升沿同步之資料RDODB。同時，由於除輸入與源時脈之下降沿同步之資料FDOB外，第二驅動單元223B具有與第一驅動單元223A相同之結構，因此為方便起見，本文中省略關於第二驅動單元223B之進一步說明。
圖8係圖解說明圖5中所示之時脈產生器231之一內部結構之一方塊圖。
參考圖8，時脈產生器231包括一第一時脈產生單元231A及一第二時脈產生單元231B。第一時脈產生單元231A產生對應於與延遲鎖定迴路時脈之一上升沿同步之內部時脈RCLKDLL之第一差動內部時脈RCLKDO及RCLKDOB。第二時脈產生單元231B產生對應於與一延遲鎖定迴路時脈之一下降沿同步之內部時脈FCLKDLL之第二差動內部時脈FCLKDO及FCLKDOB。由於第一時脈產生單元231A與第二時脈產生單元231B具有相同結構，因此下文將僅出於說明性目的闡述第一時脈產生單元231A之內部結構。
第一時脈產生單元231A包括一第六反相器IV15、一第一NAND閘極ND10、一第七反相器IV16及一第八反相器IN17。第六反相器IV15將第一內部時脈RCLKDLL反相。第一NAND閘極ND10對第六反相器IV15之一輸出及一經反 相第二啟用信號QPREB執行一NAND操作。第七反相器IV16將第一NAND閘極ND10之一輸出反相以輸出一經反相第一差動內部時脈RCLKDOB。第八反相器IN17將第七反相器IV16之一輸出反相以輸出一第一差動內部時脈RCLKDO。
具有以上結構之時脈產生器231分別產生與內部時脈RCLKDLL之一上升沿同步之第一差動內部時脈RCLKDO及RCLKDOB以及與內部時脈FCLKDLL之一上升沿同步之第二差動內部時脈FCLKDO及FCLKDOB。本文中，回應於經反相第二啟用信號QPREB及第二啟用信號QPRE而產生第一差動內部時脈RCLKDO及RCLKDOB以及第二差動內部時脈FCLKDO及FCLKDOB以具有一受限制或預定雙態切換週期。
圖9係圖解說明圖5中所示之觸發器233之一內部結構之一方塊圖。
參考圖9，觸發器233包括一第一同步單元233A、一第二同步單元233B及一輸出單元233C。第一同步單元233A接收自管道式鎖存電路220輸出且與源時脈之上升沿同步之資料RDODB，且與第一差動內部時脈RCLKDO及RCLKDOB同步地將資料RDODB輸出至一第二輸出節點ON11。第二同步單元233B接收自管道式鎖存電路220輸出且與源時脈之下降沿同步之資料FDODB，且與第二差動內部時脈FCLKDO及FCLKDOB同步地將資料FDODB輸出至第二輸出節點ON11。輸出單元233C與第二輸出節點ON11 耦合且輸出與內部時脈RCLKDLL及FCLKDLL同步之資料UPDNB。
本文中，第一同步單元233A包括一第五PMOS電晶體PP14、一第六PMOS電晶體PP15、一第五NMOS電晶體NN14及一第六NMOS電晶體NN15。第五PMOS電晶體PP14經由一閘極接收經反相第一差動內部時脈RCLKDOB且包括耦合於電源電壓(VDD)端子與一第五耦合節點N14之間的一源極及一汲極。第六PMOS電晶體PP15經由一閘極接收資料RDODB且包括耦合於第五耦合節點N14與第二輸出節點ON11之間的一源極及一汲極。第五NMOS電晶體NN14經由一閘極接收資料RDODB且包括耦合於第二輸出節點ON11與一第六耦合節點N15之間的一汲極及一源極。第六NMOS電晶體NN15經由一閘極接收第一差動內部時脈RCLKDO且包括耦合於第六耦合節點N15與接地電壓(VSS)端子之間的一汲極及一源極。
第二同步單元233B包括一第七PMOS電晶體PP16、一第八PMOS電晶體PP17、一第七NMOS電晶體NN16及一第八NMOS電晶體NN17。第七PMOS電晶體PP16經由一閘極接收一經反相第二差動內部時脈FCLKDOB且包括耦合於電源電壓(VDD)端子與一第七耦合節點N16之間的一源極及一汲極。第八PMOS電晶體PP17經由一閘極接收資料FDODB且包括耦合於第七耦合節點N16與第二輸出節點ON11之間的一源極及一汲極。第七NMOS電晶體NN16經由一閘極接收資料FDODB且包括耦合於第二輸出節點 ON11與一第八耦合節點N17之間的一汲極及一源極。第八NMOS電晶體NN17經由一閘極接收一第二差動內部時脈FCLKDO且包括耦合於第八耦合節點N17與接地電壓(VSS)端子之間的一汲極及一源極。
此外，輸出單元233C包括用於將第二輸出節點ON11處之一信號反相且輸出與內部時脈RCLKDLL及FCLKDLL同步之一資料UPDNB之一第十反相器IV19。
下文中，闡述根據本發明之一例示性實施例具有以上所闡述之結構之半導體記憶體裝置之一操作。
首先，闡述在一讀取操作模式中執行之一程序。
當第一啟用信號ODT及第二啟用信號QPRE停用至一邏輯低位準且回應於一讀取命令而自一記憶體單元區(未展示)讀取資料DATA時，管道式鎖存器221將並列資料DATA轉換成串列資料RODB及FDOB且與一源時脈之上升及下降沿同步地將串列資料RODB及FDOB輸出至管道式鎖存驅動器223。管道式鎖存驅動器223驅動串列資料RDOB及FDOB且將資料RDODB及FDODB輸出至觸發器233。觸發器233使資料RDODB及FDODB與差動內部時脈RCLKDO、RCLKDOB、FCLKDO及FCLKDOB同步且將資料UPDNB輸出至前置驅動器241。前置驅動器241控制資料UPDNB之變動率且將資料RDATA及FDATA輸出至輸出緩衝器243。輸出緩衝器243接收資料RDATA及FDATA且將其輸出至資料墊DQ。因此，自資料墊DQ輸出之資料可與一系統時脈同步以便穩定地執行一讀取操作。
同時，當在讀取操作期間具有對應於一資料選通信號DQS之一前置碼週期之一啟用週期之第二啟用信號QPRE啟動至一邏輯高位準時，輸出控制信號產生電路210輸出輸出控制信號QPRE_UP及QPRE_UPB以停用。因此，停止管道式鎖存驅動器223中所包括之資料驅動元件223A_1及223B_1之操作且管道式鎖存驅動器223中所包括之固定電壓驅動元件223A_3及223B_3操作以便將管道式鎖存驅動器223之輸出端子設定至一邏輯高位準。因此，觸發器233之輸出端子設定至一邏輯高位準且最終輸出緩衝器243之輸出端子設定至一預定電壓位準，例如一邏輯高位準。將以上狀態通知為資料選通信號DQS之一前置碼週期。
隨後，下文將闡述在一ODT模式中執行之一程序。
當第一啟用信號ODT啟用至一邏輯高位準且半導體記憶體裝置進入ODT模式時，輸出控制信號產生電路210輸出輸出控制信號QPRE_UP及QPRE_UPB以停用。然後，停止管道式鎖存驅動器223中所包括之資料驅動元件223A_1及223B_1之操作，且管道式鎖存驅動器223中所包括之固定電壓驅動元件223A_3及223B_3操作以便將管道式鎖存驅動器223之輸出端子設定至一邏輯低位準。因此，觸發器233之輸出端子設定至一邏輯低位準且執行前置驅動器241及輸出緩衝器243中所包括之一上拉操作及一下拉操作中之任一者。亦即，前置驅動器241及輸出緩衝器243用作一晶粒上終止(ODT)單元。
根據本發明之例示性實施例，一經改良管道式鎖存驅動 器223配置於觸發器之前部分中以用於與延遲鎖定迴路(DLL)中所產生之一時脈同步地輸出資料，且包括由第一啟用信號ODT及第二啟用信號QPRE控制之裝置以便可以一有效方式改良自觸發器輸出之資料之作用時間特性。因此，可在一高頻率及低電源環境中獲得競爭力。
雖然已關於特定實施例闡述了本發明，但熟習此項技術者應明瞭，可在不背離如以下申請專利範圍中所界定之本發明之精神及範疇之情況下做出各種改變及修改。
100‧‧‧資料輸出路徑
110‧‧‧時脈產生器
120‧‧‧管道式鎖存器
130‧‧‧管道式鎖存驅動器
131‧‧‧第一驅動單元
133‧‧‧第二驅動單元
140‧‧‧觸發器
141‧‧‧第一同步單元
143‧‧‧第二同步單元
145‧‧‧第一電壓位準固定單元
147‧‧‧第二電壓位準固定單元
149‧‧‧反相單元
150‧‧‧前置驅動器
160‧‧‧輸出緩衝器
200‧‧‧半導體記憶體裝置
210‧‧‧輸出控制信號產生電路
220‧‧‧管道式鎖存電路
221‧‧‧管道式鎖存器
223‧‧‧管道式鎖存驅動器
223A‧‧‧第一驅動單元
223A_1‧‧‧資料驅動元件
223A_3‧‧‧固定電壓驅動元件
223A_5‧‧‧第一輸出元件
223B‧‧‧第二驅動單元
223B_1‧‧‧資料驅動元件
223B_3‧‧‧固定電壓驅動元件
230‧‧‧同步電路
231‧‧‧時脈產生器
231A‧‧‧第一時脈產生單元
231B‧‧‧第二時脈產生單元
233‧‧‧觸發器
233A‧‧‧第一同步單元
233B‧‧‧第二同步單元
233C‧‧‧輸出單元
240‧‧‧輸出驅動電路
241‧‧‧前置驅動器
243‧‧‧輸出緩衝器
DQ‧‧‧資料墊
FCLKDLL‧‧‧延遲鎖定迴路時脈
FCLKDO‧‧‧差動內部時脈
FCLKDO(B)‧‧‧經反相差動內部時脈
FCLKDOB‧‧‧差動內部時脈
FDATA‧‧‧資料
FDOB‧‧‧串列資料
FDODB‧‧‧資料
IV00‧‧‧反相器
IV00'‧‧‧反相器
IV01‧‧‧反相器
IV01'‧‧‧反相器
IV02‧‧‧反相器
IV02'‧‧‧反相器
IV03‧‧‧反相器
IV03'‧‧‧反相器
IV04‧‧‧第一反相器
IV10‧‧‧第一反相器
IV11‧‧‧第二反相器
IV12‧‧‧第三反相器
IV14‧‧‧第五反相器
IV15‧‧‧第六反相器
IV16‧‧‧第七反相器
IV19‧‧‧第十反相器
N00‧‧‧第一耦合節點
N01‧‧‧第二耦合節點
N02‧‧‧第三耦合節點
N03‧‧‧第四耦合節點
N04‧‧‧第五耦合節點
N05‧‧‧第六耦合節點
N10‧‧‧第一耦合節點
N11‧‧‧第二耦合節點
N12‧‧‧第三耦合節點
N13‧‧‧第四耦合節點
N14‧‧‧第五耦合節點
N15‧‧‧第六耦合節點
N16‧‧‧第七耦合節點
N17‧‧‧第八耦合節點
ND10‧‧‧第一NAND閘極
NN00‧‧‧第一NMOS電晶體
NN01‧‧‧第二NMOS電晶體
NN02‧‧‧第三NMOS電晶體
NN03‧‧‧第四NMOS電晶體
NN04‧‧‧第五NMOS電晶體
NN05‧‧‧第六NMOS電晶體
NN10‧‧‧第一NMOS電晶體
NN11‧‧‧第二NMOS電晶體
NN12‧‧‧第三NMOS電晶體
NN13‧‧‧第四NMOS電晶體
NN14‧‧‧第五NMOS電晶體
NN15‧‧‧第六NMOS電晶體
NN16‧‧‧第七NMOS電晶體
NN17‧‧‧第八NMOS電晶體
NR10‧‧‧第一NOR閘極
ODT‧‧‧晶粒上終止/第一啟用信號
ODTB‧‧‧晶粒上終止反相信號/經反相第一啟用信號
ON00‧‧‧第一輸出節點
ON10‧‧‧第一輸出節點
ON11‧‧‧第二輸出節點
PP00‧‧‧第一PMOS電晶體
PP01‧‧‧第二PMOS電晶體
PP02‧‧‧第三PMOS電晶體
PP03‧‧‧第四PMOS電晶體
PP04‧‧‧第五PMOS電晶體
PP05‧‧‧第六PMOS電晶體
PP06‧‧‧第七PMOS電晶體
PP10‧‧‧第一PMOS電晶體
PP11‧‧‧第二PMOS電晶體
PP12‧‧‧第三PMOS電晶體
PP13‧‧‧第四PMOS電晶體
PP14‧‧‧第五PMOS電晶體
PP15‧‧‧第六PMOS電晶體
PP16‧‧‧第七PMOS電晶體
PP17‧‧‧第八PMOS電晶體
QPRE‧‧‧資料選通信號前置固定信號/第二啟用信號
QPRE_UP‧‧‧第一輸出控制信號
QPRE_UPB‧‧‧第二輸出控制信號
QPREB‧‧‧經反相第二啟用信號
RCLKDLL‧‧‧延遲鎖定迴路時脈
RCLKDO‧‧‧差動內部時脈
RCLKDO(B)‧‧‧經反相差動內部時脈
RCLKDOB‧‧‧差動內部時脈
RDATA‧‧‧資料
RDOB‧‧‧串列資料
RDODB‧‧‧資料
UPDNB‧‧‧資料
VDD‧‧‧電源電壓
VSS‧‧‧接地電壓
圖1係圖解說明一習用半導體記憶體裝置之一方塊圖。
圖2係圖解說明圖1中所示之一時脈產生器之一內部結構之一方塊圖。
圖3係圖解說明圖1中所示之一管道式鎖存驅動器之一內部結構之一方塊圖。
圖4係圖解說明圖1中所示之一觸發器之一內部結構之一方塊圖。
圖5係圖解說明根據本發明之一例示性實施例之一半導體記憶體裝置之一方塊圖。
圖6係圖解說明圖5中所示之一輸出控制信號產生電路之一內部結構之一方塊圖。
圖7係圖解說明圖5中所示之一管道式鎖存驅動單元之一內部結構之一方塊圖。
圖8係圖解說明圖5中所示之一時脈產生器之一內部結構之一方塊圖。
圖9係圖解說明圖5中所示之一觸發器之一內部結構之一方塊圖。
200‧‧‧半導體記憶體裝置
210‧‧‧輸出控制信號產生電路
220‧‧‧管道式鎖存電路
221‧‧‧管道式鎖存器
223‧‧‧管道式鎖存驅動器
230‧‧‧同步電路
231‧‧‧時脈產生器
233‧‧‧觸發器
240‧‧‧輸出驅動電路
241‧‧‧前置驅動器
243‧‧‧輸出緩衝器
DQ‧‧‧資料墊
FCLKDLL‧‧‧延遲鎖定迴路時脈
FCLKDO(B)‧‧‧經反相差動內部時脈
FDATA‧‧‧資料
FDOB‧‧‧串列資料
FDODB‧‧‧資料
ODT‧‧‧晶粒上終止/第一啟用信號
QPRE‧‧‧資料選通信號前置固定信號/第二啟用信號
RCLKDLL‧‧‧延遲鎖定迴路時脈
RCLKDO(B)‧‧‧經反相差動內部時脈
RDATA‧‧‧資料
RDOB‧‧‧串列資料
RDODB‧‧‧資料
UPDNB‧‧‧資料

Claims (20)

  1. 一種半導體記憶體裝置，其包含：一管道式鎖存電路，其經組態以接收並列輸入資料及輸出串列資料或回應於一啟用信號而將該管道式鎖存電路之一輸出端子設定為一預定電壓位準；及一同步電路，其經組態以與一內部時脈同步地輸出該管道式鎖存電路之一輸出資料。
  2. 如請求項1之半導體記憶體裝置，其中該啟用信號包含用於啟用一晶粒上終止(ODT)單元之一信號，且該管道式鎖存電路經組態以在啟用該啟用信號時將該管道式鎖存電路之該輸出端子設定為該預定電壓位準。
  3. 如請求項1之半導體記憶體裝置，其中該啟用信號包含在一讀取操作期間在一資料選通信號之一前置碼週期中啟用之一信號，且該管道式鎖存電路經組態以在啟用該啟用信號時將該管道式鎖存電路之該輸出端子設定為該預定電壓位準。
  4. 如請求項1之半導體記憶體裝置，其中該內部時脈包含一延遲鎖定迴路(DLL)中所產生之一時脈。
  5. 如請求項4之半導體記憶體裝置，其中該內部時脈係基於行位址選通(CAS)延時資訊及叢發長度資訊而限制性地施加。
  6. 如請求項1之半導體記憶體裝置，其中該管道式鎖存電路包含：一管道式鎖存器，其經組態以接收該並列輸入資料及 輸出該串列資料；及一管道式鎖存驅動器，其經組態以經由該管道式鎖存電路之該輸出端子輸出自該管道式鎖存器輸出之該串列資料，或回應於該啟用信號而將該管道式鎖存電路之該輸出端子設定為該預定電壓位準。
  7. 如請求項1之半導體記憶體裝置，其中該同步電路包含：一時脈產生器，其經組態以產生對應於該內部時脈之一差動內部時脈；及一觸發器，其經組態以與該差動內部時脈同步地輸出該管道式鎖存電路之該輸出資料。
  8. 如請求項1之半導體記憶體裝置，其進一步包含：一輸出驅動電路，其經組態以將該觸發器之一輸出資料輸出至一資料墊。
  9. 一種半導體記憶體裝置，其包含：一輸出控制信號產生電路，其經組態以產生一輸出控制信號，其中當啟用一第一啟用信號及一第二啟用信號中之任一者時啟用該輸出控制信號；一管道式鎖存電路，其經組態以接收並列輸入資料及經由該管道式鎖存電路之一輸出端子輸出串列資料或根據該第一啟用信號、該第二啟用信號及該輸出控制信號將該輸出端子設定為一預定電壓位準；及一同步電路，其經組態以與一內部時脈同步地輸出該管道式鎖存電路之一輸出資料。
  10. 如請求項9之半導體記憶體裝置，其中該內部時脈包括一延遲鎖定迴路(DLL)中所產生之一時脈。
  11. 如請求項10之半導體記憶體裝置，其中該內部時脈係基於CAS延時資訊及叢發長度資訊而限制性地施加。
  12. 如請求項9之半導體記憶體裝置，其中該第一啟用信號包含用於啟用一晶粒上終止(ODT)之一信號，且該第二啟用信號包含在一讀取操作期間在一資料選通信號之一前置碼週期中啟用之一信號。
  13. 如請求項9之半導體記憶體裝置，其中該管道式鎖存電路包含：一管道式鎖存器，其經組態以接收該並列輸入資料及輸出該串列資料；及一管道式鎖存驅動器，其經組態以經由該管道式鎖存電路之該輸出端子輸出該串列資料或回應於該第一啟用信號、該第二啟用信號及該輸出控制信號而將該輸出端子設定為該預定電壓位準。
  14. 如請求項13之半導體記憶體裝置，其中該管道式鎖存驅動器包含：一第一驅動單元，其經組態以回應於該輸出控制信號而將自該管道式鎖存器輸出之該串列資料傳送至該輸出端子；及一第二驅動單元，其經組態以回應於該第一啟用信號及該第二啟用信號而以一第一電壓及一第二電壓中之一者驅動該管道式鎖存電路之該輸出端子。
  15. 如請求項9之半導體記憶體裝置，其中該同步電路包含：一時脈產生器，其經組態以產生對應於該內部時脈之一差動內部時脈；及一觸發器，其經組態以與該差動內部時脈同步地輸出該管道式鎖存電路之該輸出資料。
  16. 如請求項15之半導體記憶體裝置，其中該時脈產生器經組態以回應於該第二啟用信號而產生具有一限制性雙態切換週期之該差動內部時脈。
  17. 如請求項15之半導體記憶體裝置，其中該時脈產生器包含：一第一差動時脈產生單元，其經組態以產生與該內部時脈之一上升沿同步之一第一差動內部時脈；及一第二差動時脈產生單元，其經組態以產生與該內部時脈之一下降沿同步之一第二差動內部時脈。
  18. 如請求項17之半導體記憶體裝置，其中該觸發器包含：一第一同步單元，其經組態以與該第一差動內部時脈同步地輸出該管道式鎖存電路之該輸出資料；及一第二同步單元，其經組態以與該第二差動內部時脈同步地輸出該管道式鎖存電路之該輸出資料。
  19. 如請求項9之半導體記憶體裝置，其進一步包含經組態以將該同步電路之一輸出資料輸出至一資料墊之一輸出驅動電路。
  20. 如請求項19之半導體記憶體裝置，其中該輸出驅動電路 包含：一前置驅動器，其經組態以控制該觸發器之一輸出資料之一變動率；及一輸出緩衝器，其經組態以將該前置驅動器之一輸出資料輸出至該資料墊。
TW101108748A 2011-11-07 2012-03-14 半導體記憶體裝置 TWI545585B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110115255A KR101869866B1 (ko) 2011-11-07 2011-11-07 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
TW201320094A true TW201320094A (zh) 2013-05-16
TWI545585B TWI545585B (zh) 2016-08-11

Family

ID=48206287

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101108748A TWI545585B (zh) 2011-11-07 2012-03-14 半導體記憶體裝置

Country Status (4)

Country Link
US (1) US8780646B2 (zh)
KR (1) KR101869866B1 (zh)
CN (1) CN103093800B (zh)
TW (1) TWI545585B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102016725B1 (ko) * 2013-01-03 2019-09-02 에스케이하이닉스 주식회사 데이터 출력 회로
KR20160116864A (ko) * 2015-03-31 2016-10-10 에스케이하이닉스 주식회사 제어신호 생성회로 및 이를 포함하는 비휘발성 메모리 장치
KR102441423B1 (ko) * 2017-12-21 2022-09-07 에스케이하이닉스 주식회사 스트로브 신호 생성 회로 및 이를 포함하는 반도체 장치
KR102517463B1 (ko) 2018-04-27 2023-04-04 에스케이하이닉스 주식회사 반도체장치
CN110838316B (zh) * 2018-08-16 2023-04-18 华邦电子股份有限公司 芯片外驱动器
KR20200109756A (ko) * 2019-03-14 2020-09-23 에스케이하이닉스 주식회사 반도체장치
KR20220007988A (ko) 2020-07-13 2022-01-20 에스케이하이닉스 주식회사 신뢰성 확보를 위한 메모리 시스템

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5197033A (en) * 1986-07-18 1993-03-23 Hitachi, Ltd. Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions
KR100406543B1 (ko) * 2001-12-24 2003-11-20 주식회사 하이닉스반도체 동기식 메모리의 파이프 래치 제어회로
KR100825001B1 (ko) * 2002-03-14 2008-04-24 주식회사 하이닉스반도체 데이터 출력 버퍼
KR100506976B1 (ko) 2003-01-03 2005-08-09 삼성전자주식회사 온다이 터미네이션 회로를 가지는 동기 반도체 메모리 장치
KR100522432B1 (ko) * 2003-04-29 2005-10-20 주식회사 하이닉스반도체 반도체 기억 소자의 데이터 출력 제어 장치 및 방법
JP4585827B2 (ja) 2004-06-21 2010-11-24 好司 加藤 首回り調節機能付シャツ
KR100562661B1 (ko) * 2004-10-29 2006-03-20 주식회사 하이닉스반도체 반도체 기억 소자의 소세브신호 발생회로 및 방법
KR100654125B1 (ko) * 2005-09-29 2006-12-08 주식회사 하이닉스반도체 반도체메모리소자의 데이터 출력장치
KR100670731B1 (ko) * 2005-09-29 2007-01-17 주식회사 하이닉스반도체 반도체메모리소자
KR100733461B1 (ko) 2006-06-30 2007-06-28 주식회사 하이닉스반도체 반도체메모리소자
KR100878299B1 (ko) * 2007-02-09 2009-01-13 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 드라이버 및 방법
KR100955267B1 (ko) * 2008-04-30 2010-04-30 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 동작 방법
KR100915831B1 (ko) * 2008-07-28 2009-09-07 주식회사 하이닉스반도체 반도체 집적회로
KR100956783B1 (ko) * 2008-10-14 2010-05-12 주식회사 하이닉스반도체 반도체 메모리 장치
KR20100076806A (ko) 2008-12-26 2010-07-06 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력장치
KR101027686B1 (ko) * 2009-07-30 2011-04-12 주식회사 하이닉스반도체 반도체 메모리 장치
KR101075493B1 (ko) * 2010-02-26 2011-10-21 주식회사 하이닉스반도체 파이프 래치 회로와 그의 동작 방법
KR101068570B1 (ko) * 2010-03-08 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로
KR101215953B1 (ko) * 2011-01-26 2012-12-27 에스케이하이닉스 주식회사 버스트 오더 제어회로

Also Published As

Publication number Publication date
TWI545585B (zh) 2016-08-11
KR101869866B1 (ko) 2018-06-22
US8780646B2 (en) 2014-07-15
CN103093800B (zh) 2017-09-29
KR20130050095A (ko) 2013-05-15
CN103093800A (zh) 2013-05-08
US20130114352A1 (en) 2013-05-09

Similar Documents

Publication Publication Date Title
TWI545585B (zh) 半導體記憶體裝置
JP4987458B2 (ja) 半導体記憶装置のデータ出力回路及び方法
US8023339B2 (en) Pipe latch circuit and semiconductor memory device using the same
US8035412B2 (en) On-die termination latency clock control circuit and method of controlling the on-die termination latency clock
US10102890B2 (en) Semiconductor device and semiconductor system
US11126216B2 (en) Signal generation circuit synchronized with a clock signal and a semiconductor apparatus using the same
US8514639B2 (en) Semiconductor memory device and method for operating the same
US8351282B2 (en) Semiconductor memory apparatus
US9013935B2 (en) Data input circuits
KR100911190B1 (ko) 내부 클럭 드라이버 회로
US20070070677A1 (en) Internal signal generator for use in semiconductor memory device
US7714632B2 (en) Clock control circuit and semiconductor integrated circuit using the same
KR100732761B1 (ko) 반도체 장치
US7843744B2 (en) Semiconductor memory device and operation method thereof
KR101020297B1 (ko) 워드라인 구동회로
KR100499405B1 (ko) 데이터 출력버퍼 제어회로
KR20110060514A (ko) 내부커맨드생성회로
KR100915827B1 (ko) 반도체 메모리 장치
US11495276B2 (en) Electronic devices for controlling clock generation
KR101047002B1 (ko) 데이터버퍼 제어회로 및 반도체 메모리 장치
US7349290B2 (en) Semiconductor memory device
KR20090063811A (ko) 클럭생성회로 및 이를 이용한 데이터 출력장치
US7983369B2 (en) Circuit for outputting data of semiconductor memory apparatus
KR100933799B1 (ko) 듀티 사이클 보정 회로와 그의 구동 방법
US9406371B1 (en) Semiconductor devices and semiconductor systems including the same

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees