KR101869866B1 - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치의 출력 경로에 관한 것으로, 제1 및 제2 인에이블신호 중 적어도 어느 하나가 활성화됨에 따라 활성화되는 출력 제어신호를 생성하기 위한 출력 제어신호 생성부; 제1 및 제2 인에이블신호와 출력 제어신호에 응답하여 병렬로 입력된 데이터를 자신의 출력단을 통해 직렬로 출력하거나 또는 출력단을 예정된 전압 레벨로 고정시키기 위한 파이프 래치 회로; 및 파이프 래치 회로의 출력을 내부 클럭에 동기시켜 출력하기 위한 동기 회로를 포함하는 반도체 메모리 장치가 제공된다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치에 관한 것이며, 특히 반도체 메모리 장치의 데이터 출력 경로에 관한 것이다.
도 1에는 종래기술에 따른 반도체 메모리 장치의 데이터 출력 경로가 도시되어 있다.
도 1을 참조하면, 반도체 메모리 장치의 데이터 출력 경로(100)는 지연고정루프(Delay Locked Loop : DLL)(도면에 미도시)로부터 생성된 지연고정 클럭(RCLKDLL, FCLKDLL)에 대응하여 차동 내부 클럭(RCLKDO(B), FCLKDO(B))을 생성하기 위한 클럭 생성부(110)와, 병렬로 입력된 데이터(DATA)를 직렬로 출력하기 위한 파이프 래치(120)와, 파이프 래치(120)를 통해 출력되는 데이터(RDOB, FDOB)를 드라이빙하기 위한 파이프 래치 구동부(130)와, 오디티바 신호(ODTB) 및 DQS 프리엠블(preamble) 고정신호(QPRE)에 응답하여 파이프 래치 구동부(130)를 통해 출력되는 데이터(RDODB, FDODB)를 차동 내부 클럭(RCLKDO, RCLKDOB)(FCLKDO, FCLKDOB)에 동기시켜 출력하기 위한 트리거(trigger)(140)와, 트리거(140)로부터 출력되는 데이터(UPDNB)의 슬루율(slew rate)을 조절하기 위한 프리 드라이버(150)와, 프리 드라이버(150)로부터 출력되는 데이터(RDATA, FDATA)를 데이터 패드(DQ)로 출력하기 위한 출력 버퍼(160)를 포함한다.
도 2에는 도 1에 도시된 클럭 생성부(110)의 내부 구성도가 도시되어 있다.
도 2를 참조하면, 클럭 생성부(110)는 인버터 체인(IV00, IV01, IV02, IV03)(IV00', IV01', IV02', IV03')을 포함하여 구성되며, 지연고정 클럭(RCLKDLL)(FCLKDLL)을 입력받아 서로 반전 관계인 차동 내부 클럭(RCLKDO, RCLKDOB)(FCLKDO, FCLKDOB)을 출력한다. 여기서, 차동 내부 클럭(RCLKDO, RCLKDOB)(FCLKDO, FCLKDOB)은 지연고정 클럭의 라이징 에지(RCLKDLL)에 동기된 차동 내부 클럭(RCLKDO, RCLKDOB)과 지연고정 클럭의 폴링 에지(RCLKDLL)에 동기된 차동 내부 클럭(FCLKDO, FCLKDOB)을 포함한다.
도 3에는 도 1에 도시된 파이프 래치 구동부(130)의 내부 구성도가 도시되어 있다.
도 3을 참조하면, 파이프 래치 구동부(130)는 파이프 래치(120)로부터 출력되는 데이터(RDOB, FDOB) 중 소오스 클럭의 라이징 에지에 동기된 데이터(RDOB)를 드라이빙하여 출력하기 위한 제1 구동부(131)와, 파이프 래치(120)로부터 출력되는 데이터(RDOB, FDOB) 중 소오스 클럭의 폴링 에지에 동기된 데이터(FDOB)를 드라이빙하여 출력하기 위한 제2 구동부(133)를 포함한다.
여기서, 제1 구동부(131)는 접지전압(VSS)을 게이트 입력으로 하며 전원전압(VDD)단과 제1 접속노드(N00) 사이에 소오스와 드레인이 접속된 제1 PMOS 트랜지스터(PP00)와, 소오스 클럭의 라이징 에지에 동기된 데이터(RDOB)를 게이트 입력으로 하며 제1 접속노드(N00)와 제1 출력노드(ON00) 사이에 소오스와 드레인이 접속된 제2 PMOS 트랜지스터(PP01)와, 소오스 클럭의 라이징 에지에 동기된 데이터(RDOB)를 게이트 입력으로 하며 제1 출력노드(ON00)와 제2 접속노드(N01) 사이에 드레인과 소오스가 접속된 제1 NMOS 트랜지스터(NN00)와, 전원전압(VDD)을 게이트 입력으로 하며 제2 접속노드(N01)와 접지전안(VSS)단 사이에 드레인과 소오스가 접속된 제2 NMOS 트랜지스터(NN01)와, 제1 출력노드(ON00)의 출력을 반전시켜 출력하기 위한 제1 인버터(IV04)를 포함한다.
그리고, 제2 구동부(133)는 소오스 클럭의 폴링 에지에 동기된 데이터(FDOB)를 입력받는 것 이외에 제1 구동부(131)의 구성과 모두 동일하므로, 자세한 설명은 생략하도록 한다.
도 4에는 도 1에 도시된 트리거(140)의 내부 구성도가 도시되어 있다.
도 4를 참조하면, 파이프 래치 구동부(130)로부터 출력되며 소오스 클럭의 라이징 에지에 동기된 데이터(RDODB)를 지연고정 클럭의 라이징 에지(RCLKDLL)에 동기된 차동 내부 클럭(RCLKDO, RCLKDOB)에 동기시켜 제2 출력노드(ON01)로 출력하기 위한 제1 동기부(141)와, 파이프 래치 구동부(130)로부터 출력되며 소오스 클럭의 폴링 에지에 동기된 데이터(FDODB)를 지연고정 클럭의 폴링 에지(FCLKDLL)에 동기된 차동 내부 클럭(FCLKDO, FCLKDOB)에 동기기시켜 제2 출력노드(ON01)로 출력하기 위한 제2 동기부(143)와, 오디티바 신호(ODTB)에 응답하여 제2 출력노드(ON01)를 전원전압(VDD) 레벨로 고정하기 위한 제1 전압 레벨 고정부(145)와, DQS 프리엠블 고정신호(QPRE)에 응답하여 제2 출력노드(ON01)를 접지전압(VSS) 레벨로 고정하기 위한 제2 전압 레벨 고정부(147)와, 제2 출력노드(ON01)에 접속되며 지연고정 클럭(RCLKDLL, FCLKDLL)에 동기된 데이터(UPDNB)를 출력하기 위한 반전부(149)를 포함한다.
여기서, 제1 동기부(141)는 지연고정 클럭의 라이징 에지(RCLKDLL)에 동기된 차동 내부 클럭(RCLKDO, RCLKDOB) 중 반전 내부 클럭(RCLKDOB)을 게이트 입력으로 하며 전원전압(VDD)단과 제3 접속노드(N02) 사이에 소오스와 드레인이 접속된 제3 PMOS 트랜지스터(PP02)와, 파이프 래치 구동부(130)로부터 출력되며 소오스 클럭의 라이징 에지에 동기된 데이터(RDODB)를 게이트 입력으로 하며 제3 접속노드(N02)와 제2 출력노드(ON01) 사이에 소오스와 드레인이 접속된 제4 PMOS 트랜지스터(PP03)와, 파이프 래치 구동부(130)로부터 출력되며 소오스 클럭의 라이징 에지에 동기된 데이터(RDODB)를 게이트 입력으로 하며 제2 출력노드(ON01)와 제4 접속노드(N03) 사이에 드레인과 소오스가 접속된 제3 NMOS 트랜지스터(NN02)와, 지연고정 클럭의 라이징 에지(RCLKDLL)에 동기된 차동 내부 클럭(RCLKDO, RCLKDOB) 중 비반전 내부 클럭(RCLKDO)을 게이트 입력으로 하며 제4 접속노드(N03)와 접지전안(VSS)단 사이에 드레인과 소오스가 접속된 제4 NMOS 트랜지스터(NN03)를 포함한다.
그리고, 제2 동기부(143)는 지연고정 클럭의 폴링 에지(FCLKDLL)에 동기된 차동 내부 클럭(FCLKDO, FCLKDOB) 중 반전 내부 클럭(FCLKDOB)을 게이트 입력으로 하며 전원전압(VDD)단과 제5 접속노드(N04) 사이에 소오스와 드레인이 접속된 제5 PMOS 트랜지스터(PP04)와, 파이프 래치 구동부(130)로부터 출력되며 소오스 클럭의 폴링 에지에 동기된 데이터(FDODB)를 게이트 입력으로 하며 제5 접속노드(N04)와 제2 출력노드(ON01) 사이에 소오스와 드레인이 접속된 제6 PMOS 트랜지스터(PP05)와, 파이프 래치 구동부(130)로부터 출력되며 소오스 클럭의 폴링 에지에 동기된 데이터(FDODB)를 게이트 입력으로 하며 제2 출력노드(ON01)와 제5 접속노드(N04) 사이에 드레인과 소오스가 접속된 제5 NMOS 트랜지스터(NN04)와, 지연고정 클럭의 폴링 에지(FCLKDLL)에 동기된 차동 내부 클럭(FCLKDO, FCLKDOB) 중 비반전 내부 클럭(FCLKDO)을 게이트 입력으로 하며 제6 접속노드(N05)와 접지전안(VSS)단 사이에 드레인과 소오스가 접속된 제6 NMOS 트랜지스터(NN05)를 포함한다.
또한, 제1 전압 레벨 고정부(145)는 오디티바 신호(ODTB)를 게이트 입력으로 하며 전원전압(VDD)단과 제2 출력노드(ON01) 사이에 소오스와 드레인이 접속된 제7 PMOS 트랜지스터(PP06)를 포함하여 구성되고, 제2 전압 레벨 고정부(147)는 DQS 프리엠블 고정신호(QPRE)를 게이트 입력으로 하며 접지전압(VSS)단과 제2 출력노드 사이에 소오스와 드레인이 접속된 제7 NMOS 트랜지스터(NN06)를 포함하여 구성된다.
이하, 상기와 같은 구성을 가지는 반도체 메모리 장치(100)의 동작을 설명한다.
리드 명령에 따라 해당 데이터가 메모리 셀 영역(도면에 미도시)으로부터 리드되면, 파이프 래치(120)는 병렬로 입력되는 데이터를 직렬로 변환하여 파이프 래치 구동부(130)로 출력한다. 파이프 래치 구동부(130)는 파이프 래치(120)로부터 직렬로 출력되는 데이터(RDOB, FDOB)를 드라이빙하여 트리거(140)로 출력하고, 트리거(140)는 파이프 래치 구동부(130)로부터 출력되는 데이터(RDODB, FDODB)를 차동 내부 클럭(RCLKDO(B), FCLKDO(B))에 동기시켜 프리 드라이버(150)로 출력한다. 프리 드라이버(150)는 트리거(140)로부터 출력되는 데이터(UPDNB)의 슬루율을 조절하여 출력 버퍼(160)로 출력하고, 출력 버퍼(160)는 프리 드라이버(150)로부터 출력되는 데이터(RDATA, FDATA)를 데이터 패드(DQ)로 출력한다. 이에 따라, 데이터 패드(DQ)를 통해 출력되는 데이터는 시스템 클럭에 동기될 수 있어 안정적인 리드 동작이 수행된다.
한편, 온 다이 터미네이션(On Die Termination : ODT) 모드에 진입하면, 오디티바 신호(ODTB)가 논리 로우 레벨로 활성화되면서 트리거(140)의 출력(UPDNB)단이 논리 로우 레벨로 고정된다. 그러면, 프리 드라이버(150)와 출력 버퍼(160)에 포함된 구성 중 풀업(Pull Up)을 위한 구성 및 풀다운(Pull Down)을 위한 구성 중 어느 하나만이 동작되면서 프리 드라이버(150)와 출력 버퍼(160)가 온 다이 터미네이션(ODT)으로써 사용된다.
또한, 리드 동작 시 데이터 스트로브 신호(DQS)의 프리엠블 구간을 활성화 구간으로 가지는 DQS 프리엠블 고정신호(QPRE)가 논리 하이 레벨로 활성화되면, 트리거(140)의 출력(UPDNB)단이 논리 하이 레벨로 고정된다. 그러면, 최종적으로 출력 버퍼(160)의 출력이 예정된 전압 레벨(예:논리 하이 레벨)로 고정되면서 데이터 스트로브 신호(DQS)의 프리엠블 구간임을 안내한다.
그러나, 상기와 같은 구성을 가지는 반도체 메모리 장치(100)는 다음과 같은 문제점이 있다.
트리거(140)는 파이프 래치 구동부(130)로부터 출력되는 데이터(RDODB, FDODB)를 전달하는 동작 이외에 예정된 제어(QPRE, ODTB)에 따라 여러 가지 동작을 수행하고 있다. 즉, 반도체 메모리 장치(100)는 트리거(140)를 통해 데이터를 전달하면서도 트리거(140)의 출력단을 제어하여 온 다이 터미네이션(ODT)을 인에이블시키거나 또는 데이터 스트로브 신호(DQS)의 프리엠블 구간을 안내하고 있는 것이다. 이를 위하여 트리거(140)에는 제1 및 제2 전압 레벨 고정부(145, 147)가 구비되고 있고, 그 제1 및 제2 전압 레벨 고정부(145, 147)는 트랜지스터로 구현되기 때문에, 트리거(140)의 출력(UPDNB)은 트랜지스터의 접속 로딩(loading)에 의하여 듀티(Duty)가 열화되고 지터(Jitter)가 발생하게 된다. 더욱이, 제1 및 제2 전압 레벨 고정부(145, 147)에 포함된 트랜지스터는 일정 이상의 사이즈를 가지는 것이 좋은데, 사이즈가 커질수록 트랜지스터의 접속 로딩이 커지면서 듀티 특성이 더욱 열화된다. 여기서, 트랜지스터가 일정 이상의 사이즈를 가져야 하는 이유는 온 다이 터미네이션(ODT)이 인에이블되는 구간과 데이터 스트로브 신호(DQS)의 프리엠블 구간이 스펙(Spec.)으로 정해져 있기 때문에 트리거(140)의 출력(UPDNB)을 일정 시간 내에 예정된 전압 레벨로 만들기 위해서다. 한편, 트리거(140)는 원천적으로 지연고정루프(도면에 미도시)로부터 생성된 지연고정 클럭(RCLKDLL, FCLKDLL)에 동기되어 데이터(UPDNB)를 출력하기 때문에, 트리거(140)로부터 출력되는 데이터(UPDNB)의 듀티를 보정하기 어려운 문제점이 있다.
정리하면, 트리거(140)의 제2 출력노드(ON01)에 제1 및 제2 전압 레벨 고정부(145, 147)가 접속됨에 따라 트리거(140)의 출력(UPDNB)은 듀티 특성이 열화되고, 더욱이 제1 및 제2 전압 레벨 고정부(145, 147)에 포함된 트랜지스터의 사이즈가 커질수록 듀티 특성이 더욱 열화되므로, 반도체 메모리 장치(100)는 고주파수(High Frequency) 및 저전력(Low VDD) 환경에서 동작 신뢰도 및 안정성이 보장되지 않는 문제점이 있다.
본 발명은 리드 동작 시 리드되는 데이터의 듀티 특성이 개선된 반도체 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따르면, 본 발명은 인에이블신호에 응답하여 병렬로 입력된 데이터를 직렬로 출력하거나 또는 자신의 출력단을 예정된 전압 레벨로 고정시키기 위한 파이프 래치 회로; 및 파이프 래치 회로의 출력을 내부 클럭에 동기시켜 출력하기 위한 동기 회로를 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 제1 및 제2 인에이블신호 중 적어도 어느 하나가 활성화됨에 따라 활성화되는 출력 제어신호를 생성하기 위한 출력 제어신호 생성부; 제1 및 제2 인에이블신호와 출력 제어신호에 응답하여 병렬로 입력된 데이터를 자신의 출력단을 통해 직렬로 출력하거나 또는 출력단을 예정된 전압 레벨로 고정시키기 위한 파이프 래치 회로; 및 파이프 래치 회로의 출력을 내부 클럭에 동기시켜 출력하기 위한 동기 회로를 포함한다.
여기서, 내부 클럭은 지연고정루프(Delay Locked Loop : DLL)로부터 생성된 클럭을 포함한다.
출력 인에이블신호 - 온 다이 터미네이션(On Die Termination : ODT)을 인에이블시키기 위한 신호, 데이터 스트로브 신호(DQS)의 프리엠블 구간을 안내하기 위한 신호 등을 포함함 - 의 제어를 받는 장치들을 지연고정루프(Delay Locked Loop : DLL)로부터 생성된 클럭에 동기되어 데이터를 출력하는 트리거(tigger)의 전단에 구비함으로써, 트리거로부터 출력되는 데이터의 듀티 특성이 개선된다. 따라서, 고주파수(High Frequency) 및 저전력(Low VDD) 환경에서 경쟁력을 갖출 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체 메모리 장치의 블록 구성도이다.
도 2는 도 1에 도시된 클럭 생성부의 내부 구성도이다.
도 3은 도 1에 도시된 파이프 래치 구동부의 내부 구성도이다.
도 4는 도 1에 도시된 트리거의 내부 구성도이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 블록 구성도이다.
도 6은 도 5에 도시된 출력 제어신호 생성부의 내부 구성도이다.
도 7은 도 5에 도시된 파이프 래치 구동부의 내부 구성도이다.
도 8은 도 5에 도시된 클럭 생성부의 내부 구성도이다.
도 9는 도 5에 도시된 트리거의 내부 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5에는 본 발명의 실시예에 따른 반도체 메모리 장치가 도시되어 있다.
도 5를 참조하면, 반도체 메모리 장치(200)는 온 다이 터미네이션(On Die Termination : ODT)을 인에이블시키기 위한 제1 인에이블신호(ODT)와 데이터 스트로브 신호(DQS)의 프리엠블(preamble) 구간에 대응하여 활성화되는 제2 인에이블신호(QPRE) 중 적어도 어느 하나가 활성화됨에 따라 활성화되는 출력 제어신호(QPRE_UP(B))를 생성하기 위한 출력 제어신호 생성부(210)와, 제1 및 제2 인에이블신호(ODT, QPRE)와 출력 제어신호(QPRE_UP, QPRE_UPB)에 응답하여 병렬로 입력된 데이터(DATA)를 자신의 출력(RDODB, FDODB)단을 통해 직렬로 출력하거나 또는 자신의 출력(RDODB, FDODB)단을 예정된 전압 레벨로 고정시키기 위한 파이프 래치 회로(220)와, 파이프 래치 회로(220)의 출력(RDODB, FDODB)을 내부 클럭(RCLKDLL, FCLKDLL)에 동기시켜 출력하기 위한 동기 회로(230)와, 동기 회로(230)의 출력(UPDNB)을 데이터 패드(DQ)로 출력하기 위한 출력 구동부(240)를 포함한다. 참고로, 내부 클럭(RCLKDLL, FCLKDLL)은 도면에 미도시되어 있지만, 지연고정루프(Delay Locked Loop : DLL)로부터 생성되되 카스 레이턴시(CAS Latency) 정보와 버스트 렝쓰(Burst Length) 정보에 기초하여 데이터가 출력되는 구간 동안만 토글링하는 클럭을 말한다. 그리고, 내부 클럭(RCLKDLL, FCLKDLL)은 지연고정루프(DLL)로부터 생성된 클럭의 라이징 에지에 동기된 제1 내부 클럭(RCLKDLL)과 지연고정루프(DLL)로부터 생성된 클럭의 폴링 에지에 동기된 제2 내부 클럭(FCLKDLL)을 포함한다.
여기서, 파이프 래치 회로(220)는 병렬로 입력된 데이터(DATA)를 직렬로 출력하기 위한 파이프 래치부(221)와, 제1 및 제2 인에이블신호(ODT, QPRE)와 출력 제어신호(QPRE_UP, QPRE_UPB)에 응답하여 파이프 래치부(221)를 통해 직렬로 출력되는 데이터(RDOB, FDOB)를 출력(RDODB, FDODB)단을 통해 출력하거나 또는 출력(RDODB, FDODB)단을 예정된 전압 레벨로 고정시키기 위한 파이프 래치 구동부(223)를 포함한다.
그리고, 동기 회로(230)는 내부 클럭(RCLKDLL, FCLKDLL)에 대응하는 차동 내부 클럭(RCLKDLL, FCLKDLL)을 생성하기 위한 클럭 생성부(231)와, 파이프 래치 회로(220)의 출력(RDODB, FDODB)을 차동 내부 클럭(RCLKDLL, FCLKDLL)에 동기시켜 출력하기 위한 트리거(trigger)(233)를 포함한다.
또한, 출력 구동부(240)는 트리거(223)로부터 출력되는 데이터(UPDNB)의 슬루율(slew rate)을 조절하기 위한 프리 드라이버(241)와, 프리 드라이버(241)로부터 출력되는 데이터(RDATA, FDATA)를 데이터 패드(DQ)로 출력하기 위한 출력 버퍼(243)를 포함한다.
한편, 도 6에는 도 5에 도시된 출력 제어신호 생성부(210)의 내부 구성도가 도시되어 있다.
도 6을 참조하면, 출력 제어신호 생성부(210)는 제1 및 제2 인에이블신호(ODT, QPRE)를 부정 논리 합 연산하기 위한 제1 노어 게이트(NR10)와, 제1 노어 게이트(NR10)의 출력을 반전시켜 출력하기 위한 제1 인버터(IV10)과, 제1 인버터(IV10)의 출력을 반전시켜 출력하기 위한 제2 인버터(IV11)와, 제2 인버터(IV11)의 출력을 반저시켜 출력하기 위한 제3 인버터(IV12)를 포함한다. 여기서, 제2 및 제3 인버터(IV11)의 출력이 출력 제어신호(QPRE_UP, QPRE_UPB)이며, 출력 제어신호(QPRE_UP, QPRE_UPB)는 서로 반전 관계인 정신호(QPRE_UP)와 부신호(QPRE_UPB)를 포함한다.
또한, 도 7에는 도 5에 도시된 파이프 래치 구동부(223)의 내부 구성도가 도시되어 있다.
도 7을 참조하면, 파이프 래치 구동부(223)는 소오스 클럭의 라이징 에지에 동기된 데이터(RDODB)를 출력하기 위한 제1 구동부(223A)와, 소오스 클럭의 폴링 에지에 동기된 데이터(FDODB)를 출력하기 위한 제2 구동부(223B)를 포함한다. 먼저, 제1 구동부(223A)는 출력 제어신호(QPRE_UP, QPRE_UPB)에 응답하여 파이프 래치부(221)를 통해 직렬로 출력되는 데이터(RDOB, FDOB) 중 소오스 클럭의 라이징 에지에 동기된 데이터(RDOB)를 제1 출력노드(ON01)로 드라이빙하기 위한 제1 데이터 구동부(223A_1)와, 제1 및 제2 인에이블신호(ODT, QPRE)에 응답하여 제1 출력노드(ON01)를 전원전압(VDD) 또는 접지전압(VSS)으로 구동하기 위한 제1 고정 전압 구동부(223A_3)와, 제1 출력노드(ON01)에 접속되며 소오스 클럭의 라이징 에지에 동기된 데이터(RDODB)를 출력하기 위한 제1 출력부(223A_5)를 포함한다. 여기서, 제1 데이터 구동부(223A_1)는 출력 제어신호(QPRE_UP, QPRE_UPB) 중 부신호(QPRE_UPB)를 게이트 입력으로 하며 전원전압(VDD)단과 제1 접속노드(N10) 사이에 소오스와 드레인이 접속된 제1 PMOS 트랜지스터(PP10)와, 소오스 클럭의 라이징 에지에 동기된 데이터(RDOB)를 게이트 입력으로 하며 제1 접속노드(N10)와 제1 출력노드(ON10) 사이에 소오스와 드레인이 접속된 제2 PMOS 트랜지스터(PP11)와, 소오스 클럭의 라이징 에지에 동기된 데이터(RDOB)를 게이트 입력으로 하며 제1 출력노드(ON10)와 제2 접속노드(N11) 사이에 드레인과 소오스가 접속된 제1 NMOS 트랜지스터(NN10)와, 출력 제어신호(QPRE_UP, QPRE_UPB) 중 정신호(QPRE_UP)를 게이트 입력으로 하며 제2 접속노드(N11)와 접지전안(VSS)단 사이에 드레인과 소오스가 접속된 제2 NMOS 트랜지스터(NN11)를 포함한다. 그리고, 제2 고정 전압 구동부(223A_3)는 반전된 제1 인에이블신호(ODTB)를 게이트 입력으로 하며 전원전압(VDD)단과 제3 접속노드(N12) 사이에 소오스와 드레인이 접속된 제3 PMOS 트랜지스터(PP12)와, 접지전압(VSS)을 게이트 입력으로 하며 제3 접속노드(N12)와 제1 출력노드(ON10) 사이에 소오스와 드레인이 접속된 제4 PMOS 트랜지스터(PP13)와, 전원전압(VDD)을 게이트 입력으로 하며 제1 출력노드(ON10)와 제4 접속노드(N13) 사이에 드레인과 소오스가 접속된 제3 NMOS 트랜지스터(NN12)와, 제2 인에이블신호(QPRE)를 게이트 입력으로 하며 제4 접속노드(N13)와 접지전안(VSS)단 사이에 드레인과 소오스가 접속된 제4 NMOS 트랜지스터(NN13)를 포함한다. 제1 출력부(223A_5)는 제1 출력노드(ON10)의 출력을 반전시켜 소오스 클럭의 라이징 에지에 동기된 데이터(RDODB)를 출력하기 위한 제5 인버터(IV14)를 포함한다. 한편, 제2 구동부(223B)는 소오스 클럭의 폴링 에지에 동기된 데이터(FDOB)를 입력받는 것 이외의 구성이 제1 구동부(223A)와 모두 동일하므로 자세한 설명은 생략하도록 한다.
또한, 도 8에는 도 5에 도시된 클럭 생성부(231)의 내부 구성도가 도시되어 있다.
도 8을 참조하면, 클럭 생성부(231)는 지연고정 클럭의 라이징 에지에 동기된 내부 클럭(RCLKDLL)에 대응하는 제1 차동 내부 클럭(RCLKDO, RCLKDOB)을 생성하기 위한 제1 클럭 생성부(231A)와, 지연고정 클럭의 폴링 에지에 동기된 내부 클럭(FCLKDLL)에 대응하는 제2 차동 내부 클럭(FCLKDO, FCLKDOB)을 생성하기 위한 제2 클럭 생성부(231B)를 포함한다. 제1 및 제2 클럭 생성부(231A, 231B)는 동일한 구성을 가지므로, 이하에서는 설명의 편의상 제1 클럭 생성부(231A)의 내부 구성만을 설명한다. 제1 클럭 생성부(231A)는 제1 내부 클럭(RCLKDLL)을 반전시켜 출력하기 위한 제6 인버터(IV15)와, 제6 인버터(IV15)의 출력과 반전된 제2 인에이블신호(QPREB)를 부정 논리 곱 연산하기 위한 제1 낸드 게이트(ND10)와, 제1 낸드 게이트(ND10)의 출력을 반전하여 제1 부 내부 클럭(RCLKDOB)을 출력하기 위한 제7 인버터(IV16)와, 제7 인버터(IV16)의 출력을 반전하여 제1 정 내부 클럭(RCLKDO)를 출력하기 위한 제8 인버터(IN17)를 포함한다. 이와 같은 구성을 가지는 클럭 생성부(231)는 내부 클럭(RCLKDLL, FCLKDLL)의 라이징 에지에 동기된 제1 차동 내부 클럭(RCLKDO, RCLKDOB)과 내부 클럭(RCLKDLL, FCLKDLL)의 폴링 에지에 동기된 제2 차동 내부 클럭(FCLKDO, FCLKDOB)을 생성하되, 제2 인에이블신호(QPRE)와 반전된 제2 인에이블신호(QPREB)에 응답하여 토글링 구간이 제한된 제1 및 제2 차동 내부 클럭(RCLKDO, RCLKDOB)(FCLKDO, FCLKDOB)을 생성하게 된다.
또한, 도 9에는 도 5에 도시된 트리거(233)가 도시되어 있다.
도 9를 참조하면, 트리거(233)는 파이프 래치 회로(220)로부터 출력되며 소오스 클럭의 라이징 에지에 동기된 데이터(RDODB)를 제1 차동 내부 클럭(RCLKDO, RCLKDOB)에 동기시켜 제2 출력노드(ON11)로 출력하기 위한 제1 동기부(233A)와, 파이프 래치 회로(220)로부터 출력되며 소오스 클럭의 폴링 에지에 동기된 데이터(FDODB)를 제2 차동 내부 클럭(FCLKDO, FCLKDOB)에 동기시켜 제2 출력노드(ON11)로 출력하기 위한 제2 동기부(233B)와, 제2 출력노드(ON11)에 접속되며 내부 클럭(RCLKDLL, FCLKDLL)에 동기된 데이터(UPDNB)를 출력하기 위한 제2 출력부(233C)를 포함한다. 여기서, 제1 동기부(233A)는 제1 부 내부 클럭(RCLKDOB)을 게이트 입력으로 하며 전원전압(VDD)단과 제5 접속노드(N14) 사이에 소오스와 드레인이 접속된 제5 PMOS 트랜지스터(PP14)와, 파이프 래치 회로(220)로부터 출력되며 소오스 클럭의 라이징 에지에 동기된 데이터(RDODB)를 게이트 입력으로 하며 제5 접속노드(N14)와 제2 출력노드(ON11) 사이에 소오스와 드레인이 접속된 제6 PMOS 트랜지스터(PP15)와, 파이프 래치 회로(220)로부터 출력되며 소오스 클럭의 라이징 에지에 동기된 데이터(RDODB)를 게이트 입력으로 하며 제2 출력노드(ON11)와 제6 접속노드(N15) 사이에 드레인과 소오스가 접속된 제5 NMOS 트랜지스터(NN14)와, 제1 정 내부 클럭(RCLKDO)을 게이트 입력으로 하며 제6 접속노드(N15)와 접지전안(VSS)단 사이에 드레인과 소오스가 접속된 제6 NMOS 트랜지스터(NN15)를 포함한다. 그리고, 제2 동기부(233B)는 제2 부 내부 클럭(FCLKDOB)을 게이트 입력으로 하며 전원전압(VDD)단과 제7 접속노드(N16) 사이에 소오스와 드레인이 접속된 제7 PMOS 트랜지스터(PP16)와, 파이프 래치 회로(220)로부터 출력되며 소오스 클럭의 폴링 에지에 동기된 데이터(FDODB)를 게이트 입력으로 하며 제7 접속노드(N16)와 제2 출력노드(ON11) 사이에 소오스와 드레인이 접속된 제8 PMOS 트랜지스터(PP17)와, 파이프 래치 회로(220)로부터 출력되며 소오스 클럭의 폴링 에지에 동기된 데이터(FDODB)를 게이트 입력으로 하며 제2 출력노드(ON11)와 제8 접속노드(N17) 사이에 드레인과 소오스가 접속된 제7 NMOS 트랜지스터(NN16)와, 제2 정 내부 클럭(FCLKDO)을 게이트 입력으로 하며 제8 접속노드(N16)와 접지전안(VSS)단 사이에 드레인과 소오스가 접속된 제8 NMOS 트랜지스터(NN17)를 포함한다. 또한, 제2 출력부(233C)는 제2 출력노드(ON11)의 출력을 반전하여 내부 클럭(RCLKDLL, FCLKDLL)에 동기된 데이터(UPDNB)를 출력하기 위한 제10 인버터(IV19)를 포함한다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 메모리 장치(200)의 동작을 설명한다.
먼저, 리드 동작 모드에 따른 과정을 설명한다.
제1 및 제2 인에이블신호(ODT, QPRE)가 논리 로우 레벨로 비활성화된 상태에서, 리드 명령에 따라 해당 데이터가 메모리 셀 영역(도면에 미도시)으로부터 리드되면, 파이프 래치(221)는 병렬로 입력되는 데이터를 직렬로 변환하여 파이프 래치 구동부(223)로 출력한다. 파이프 래치 구동부(223)는 파이프 래치(221)로부터 직렬로 출력되는 데이터(RDOB, FDOB)를 드라이빙하여 트리거(233)로 출력하고, 트리거(233)는 파이프 래치 구동부(223)로부터 출력되는 데이터(RDODB, FDODB)를 차동 내부 클럭(RCLKDO(B), FCLKDO(B))에 동기시켜 프리 드라이버(241)로 출력한다. 프리 드라이버(241)는 트리거(233)로부터 출력되는 데이터(UPDNB)의 슬루율을 조절하여 출력 버퍼(243)로 출력하고, 출력 버퍼(243)는 프리 드라이버(241)로부터 출력되는 데이터(RDATA, FDATA)를 데이터 패드(DQ)로 출력한다. 이에 따라, 데이터 패드(DQ)를 통해 출력되는 데이터는 시스템 클럭에 동기될 수 있어 안정적인 리드 동작이 가능하다.
한편, 리드 동작 시 데이터 스트로브 신호(DQS)의 프리엠블 구간에 대응하는 활성화 구간을 가지는 제2 인에이블신호(QPRE)가 논리 하이 레벨로 활성화되면, 출력 제어신호 생성부(210)는 출력 제어신호(QPRE_UP, QPRE_UPB)를 비활성화한다. 그러면, 파이프 래치 구동부(223)에 포함된 데이터 구동부(223A_1, 223B_1)는 동작을 멈추고 파이프 래치 구동부(223)에 포함된 고정 전압 구동부(223A_3, 223B_3)가 동작하면서 파이프 래치 구동부(223)의 출력(RDODB, FDODB)단이 논리 하이 레벨로 고정된다. 이에 따라, 트리거(233)의 출력(UPDNB)단이 논리 하이 레벨로 고정되고, 최종적으로 출력 버퍼(243)의 출력단이 예정된 전압 레벨(예:논리 하이 레벨)로 고정되면서 데이터 스트로브 신호(DQS)의 프리엠블 구간임을 안내한다.
다음, 온 다이 터미네이션(On Die Termination : ODT) 모드에 따른 과정을 설명한다.
제1 인에이블신호(ODT)가 논리 하이 레벨로 활성화됨에 따라 온 다이 터미네이션(On Die Termination : ODT) 모드에 진입하면, 출력 제어신호 생성부(210)는 출력 제어신호(QPRE_UP, QPRE_UPB)를 비활성화한다. 그러면, 파이프 래치 구동부(223)에 포함된 데이터 구동부(223A_1, 223B_1)는 동작을 멈추고 파이프 래치 구동부(223)에 포함된 고정 전압 구동부(223A_3, 223B_3)가 동작하면서 파이프 래치 구동부(223)의 출력(RDODB, FDODB)단이 논리 로우 레벨로 고정된다. 이에 따라, 트리거(233)의 출력(UPDNB)단이 논리 로우 레벨로 고정되면서 프리 드라이버(241)와 출력 버퍼(243)에 포함된 구성 중 풀업(Pull Up)을 위한 구성 및 풀다운(Pull Down)을 위한 구성 중 어느 하나만이 동작되면서 프리 드라이버(241)와 출력 버퍼(243)가 온 다이 터미네이션(ODT)으로써 사용된다.
이와 같은 본 발명의 실시예에 따르면, 지연고정루프(DLL)로부터 생성된 내부 클럭(RCLKDLL, FCLKDLL)에 동기되어 데이터(UPDNB)를 출력하는 트리거(233)가 데이터 출력 동작만을 수행하도록 하기 위하여 제1 및 제2 인에이블신호(ODT, QPRE)의 제어를 받는 장치들(223A_3, 223B_3)을 트리거(233)의 전단에 구성된 파이프 래치 구동부(223)에 구비시킴으로써, 트리거(233)로부터 출력되는 데이터(UPDNB)의 듀티 특성이 개선되는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200 : 반도체 메모리 장치 210 : 출력 제어신호 생성부
220 : 파이프 래치 회로 221 : 파이프 래치
223 : 파이프 래치 구동부 223A : 제1 구동부
223A_1 : 제1 데이터 구동부 223A_3 : 제1 고정 전압 구동부
223A_5 : 제1 출력부 223B : 제2 구동부
223B_1 : 제2 데이터 구동부 223B_3 : 제2 고정 전압 구동부
223B_5 : 제2 출력부 230 : 동기 회로
231 : 클럭 생성부 231A : 제1 클럭 생성부
231B : 제2 클럭 생성부 233 : 트리거(trigger)
233A : 제1 동기부 233B : 제2 동기부
233C : 제3 출력부 240 : 출력 구동부
241 : 프리 드라이버 243 : 출력 버퍼
DQ : 데이터 패드

Claims (20)

  1. 인에이블신호의 활성화 여부에 따라 병렬로 입력된 데이터를 직렬로 출력하거나 또는 자신의 출력단을 예정된 전압 레벨로 고정시키기 위한 파이프 래치 회로; 및
    상기 파이프 래치 회로의 출력을 내부 클럭에 동기시켜 출력하기 위한 동기 회로를 포함하며,
    상기 인에이블신호는 온 다이 터미네이션(On Die Termination : ODT)을 인에이블시키기 위한 신호를 포함하며,
    상기 파이프 래치 회로는 상기 인에이블신호가 활성화된 경우에 자신의 출력단을 예정된 전압 레벨로 고정시키는 반도체 메모리 장치.
  2. 삭제
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 인에이블신호는 리드 동작 시 데이터 스트로브 신호(DQS)의 프리엠블(preamble) 구간에 대응하여 활성화되는 신호를 포함하며,
    상기 파이프 래치 회로는 상기 인에이블신호가 활성화된 경우에 자신의 출력단을 예정된 전압 레벨로 고정시키는 반도체 메모리 장치.
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제1항 또는 제3항에 있어서,
    상기 내부 클럭은 지연고정루프(Delay Locked Loop : DLL)로부터 생성된 클럭을 포함하는 반도체 메모리 장치.
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    제4항에 있어서,
    상기 내부 클럭은 카스 레이턴시 정보와 버스트 렝쓰 정보에 기초하여 제한적으로 인가되는 반도체 메모리 장치.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제4항에 있어서,
    상기 파이프 래치 회로는,
    상기 병렬로 입력된 데이터를 직렬로 출력하기 위한 파이프 래치부; 및
    상기 인에이블신호에 응답하여 상기 파이프 래치부를 통해 직렬로 출력되는 데이터를 상기 출력단을 통해 출력하거나 또는 상기 출력단을 상기 예정된 전압 레벨로 고정시키기 위한 파이프 래치 구동부를 포함하는 반도체 메모리 장치.
  7. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]
    제4항에 있어서,
    상기 동기 회로는,
    상기 내부 클럭에 대응하는 차동 내부 클럭을 생성하기 위한 클럭 생성부; 및
    상기 파이프 래치 회로의 출력을 상기 차동 내부 클럭에 동기시켜 출력하기 위한 트리거(trigger)를 포함하는 반도체 메모리 장치.
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    제7항에 있어서,
    상기 트리거의 출력을 데이터 패드로 출력하기 위한 출력 구동부를 더 포함하는 반도체 메모리 장치.
  9. 제1 및 제2 인에이블신호 중 적어도 어느 하나가 활성화됨에 따라 활성화되는 출력 제어신호를 생성하기 위한 출력 제어신호 생성부;
    상기 제1 및 제2 인에이블신호와 상기 출력 제어신호에 따라 병렬로 입력된 데이터를 자신의 출력단을 통해 직렬로 출력하거나 또는 상기 출력단을 예정된 전압 레벨로 고정시키기 위한 파이프 래치 회로; 및
    상기 파이프 래치 회로의 출력을 내부 클럭에 동기시켜 출력하기 위한 동기 회로를 포함하며,
    상기 제1 인에이블신호는 온 다이 터미네이션(On Die Termination : ODT)을 인에이블시키기 위한 신호를 포함하는 반도체 메모리 장치.
  10. [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]
    제9항에 있어서,
    상기 내부 클럭은 지연고정루프(Delay Locked Loop : DLL)로부터 생성된 클럭을 포함하는 반도체 메모리 장치.
  11. [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]
    제10항에 있어서,
    상기 내부 클럭은 카스 레이턴시 정보와 버스트 렝쓰 정보에 기초하여 제한적으로 인가되는 반도체 메모리 장치.
  12. [청구항 12은(는) 설정등록료 납부시 포기되었습니다.]
    제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제2 인에이블신호는 리드 동작 시 데이터 스트로브 신호의 프리엠블(preamble) 구간에 대응하여 활성화되는 신호를 포함하는 반도체 메모리 장치.
  13. [청구항 13은(는) 설정등록료 납부시 포기되었습니다.]
    제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 파이프 래치 회로는,
    상기 병렬로 입력된 데이터를 직렬로 출력하기 위한 파이프 래치부; 및
    상기 제1 및 제2 인에이블신호와 상기 출력 제어신호에 응답하여 상기 파이프 래치부를 통해 직렬로 출력되는 데이터를 상기 출력단을 통해 출력하거나 또는 상기 출력단을 상기 예정된 전압 레벨로 고정시키기 위한 파이프 래치 구동부를 포함하는 반도체 메모리 장치.
  14. [청구항 14은(는) 설정등록료 납부시 포기되었습니다.]
    제13항에 있어서,
    상기 파이프 래치 구동부는,
    상기 출력 제어신호에 응답하여 상기 파이프 래치부를 통해 직렬로 출력되는 데이터를 상기 출력단으로 전달하기 위한 제1 구동부; 및
    상기 제1 및 제2 인에이블신호에 응답하여 상기 출력단을 제1 전압 또는 제2 전압으로 구동하기 위한 제2 구동부를 포함하는 반도체 메모리 장치.
  15. [청구항 15은(는) 설정등록료 납부시 포기되었습니다.]
    제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 동기 회로는,
    상기 내부 클럭에 대응하는 차동 내부 클럭을 생성하기 위한 클럭 생성부; 및
    상기 파이프 래치 회로의 출력을 상기 차동 내부 클럭에 동기시켜 출력하기 위한 트리거(trigger)를 포함하는 반도체 메모리 장치.
  16. [청구항 16은(는) 설정등록료 납부시 포기되었습니다.]
    제15항에 있어서,
    상기 클럭 생성부는 상기 제2 인에이블신호에 응답하여 토글링 구간이 제한된 상기 차동 내부 클럭을 생성하는 반도체 메모리 장치.
  17. [청구항 17은(는) 설정등록료 납부시 포기되었습니다.]
    제15항에 있어서,
    상기 클럭 생성부는,
    상기 내부 클럭의 라이징 에지에 동기된 제1 차동 내부 클럭을 생성하기 위한 제1 차동 클럭 생성부; 및
    상기 내부 클럭의 폴링 에지에 동기된 제2 차동 내부 클럭을 생성하기 위한 제2 차동 클럭 생성부를 포함하는 반도체 메모리 장치.
  18. [청구항 18은(는) 설정등록료 납부시 포기되었습니다.]
    제17항에 있어서,
    상기 트리거는,
    상기 파이프 래치 회로의 출력을 상기 제1 차동 내부 클럭에 동기시켜 출력하기 위한 제1 동기부; 및
    상기 파이프 래치 회로의 출력을 상기 제2 차동 내부 클럭에 동기시켜 출력하기 위한 제2 동기부를 포함하는 반도체 메모리 장치.
  19. [청구항 19은(는) 설정등록료 납부시 포기되었습니다.]
    제15항에 있어서,
    상기 동기 회로의 출력을 데이터 패드로 출력하기 위한 출력 구동부를 더 포함하는 반도체 메모리 장치.
  20. [청구항 20은(는) 설정등록료 납부시 포기되었습니다.]
    제19항에 있어서,
    상기 출력 구동부는,
    상기 트리거의 출력의 슬루율(slew rate)을 조절하기 위한 프리 드라이버; 및
    상기 프리 드라이버의 출력을 상기 데이터 패드로 출력하기 위한 출력 버퍼를 포함하는 반도체 메모리 장치.
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