KR100956777B1 - 어드레스 래치 회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

어드레스 래치 회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 외부 명령, 및 라스 아이들 신호에 응답하여 제어 신호를 생성하는 제어 신호 생성부, 상기 제어 신호가 인에이블되면 클럭을 제어 클럭으로서 출력하고, 상기 제어 신호가 디스에이블되면 상기 제어 클럭을 특정 레벨로 고정시키는 클럭 제어부 및, 상기 제어 클럭에 응답하여 어드레스를 래치시키는 어드레스 래치부를 포함한다.
Figure R1020080077693
올 뱅크 프리차지, 모드 레지스터 셋팅, 리프레쉬, 액티브, ZQ 켈리브레이션

Description

어드레스 래치 회로 및 이를 이용한 반도체 메모리 장치 {Address Latch Circuit and Semiconductor Memory Apparatus Using The Same}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 어드레스 래치 회로 및 이를 이용한 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 클럭에 동기되어 동작하도록 설계된다. 따라서 반도체 메모리 장치에 입력되는 어드레스 또한 클럭에 동기되어 입력되도록 설계된다.
일반적인 반도체 메모리 장치의 어드레스 래치 회로는 도 1에 도시된 바와 같이, 제 1 내지 제 3 인버터(IV1~IV3), 제어 인버터(IVC1), 및 제 1 내지 제 4 트랜지스터(P1, P2, N1, N2)를 포함한다. 상기 제 1 인버터(IV1)는 클럭(CLK)을 입력 받는다. 상기 제 2 인버터(IV2)는 상기 제 1 인버터(IV1)의 출력 신호를 입력 받는다. 상기 제 1 트랜지스터(P1)는 게이트에 상기 제 1 인버터(IV1)의 출력 신호를 입력 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 2 트랜지스터(P2)는 게이트에 어드레스(add)를 입력 받고 소오스에 상기 제 1 트랜지스터(P1)의 드레인이 연결된다. 상기 제 3 트랜지스터(N1)는 게이트에 상기 어드레스(add)를 입력 받 고 드레인에 상기 제 2 트랜지스터(P2)의 드레인이 연결된다. 상기 제 4 트랜지스터(N2)는 게이트에 상기 제 2 인버터(IV2)의 출력 신호를 입력 받고 드레인에 상기 제 3 트랜지스터(N1)의 소오스가 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 3 인버터(IV3)는 입력단에 상기 제 2 트랜지스터(P2)와 상기 제 3 트랜지스터(N1)가 연결된 노드가 연결되며 출력단에서 래치 신호(latch_s)를 출력한다. 상기 제어 인버터(IVC1)는 입력단에 상기 제 3 인버터(IV3)의 출력단이 연결되며 출력단에 상기 제 3 인버터(IV3)의 입력단이 연결된다.
이와 같이 구성된 종래 기술에 따른 어드레스 래치 회로는 다음과 같이 동작한다.
클럭(CLK)의 하이 레벨 구간에서 제 1 트랜지스터(P1), 및 제 4 트랜지스터(N2)가 턴온된다. 상기 제 1 및 제 4 트랜지스터(P1, N2)가 턴온되면 어드레스(add)는 반전되어 상기 제 3 인버터(IV3)에 입력된다. 상기 제 3 인버터(IV3)는 반전된 어드레스(add)를 반전시켜 래치 신호(latch_s)로서 출력한다.
상기 클럭(CLK)의 로우 레벨 구간에서 상기 제 1 및 제 4 트랜지스터(P1, N2)는 턴오프된다. 상기 어드레스(add)는 반전되어 상기 제 3 인버터(IV3)에 입력되지 못한다. 하지만 상기 클럭(CLK)의 로우 구간에서 제어 인버터(IVC1)가 턴온되므로, 상기 제 3 인버터(IV3)와 상기 제어 인버터(IVC1)의 래치 구조가 형성된다. 결국, 상기 클럭(CLK)의 하이 레벨 구간에서 출력되던 상기 래치 신호(latch_s)는 상기 제 3 인버터(IV3)와 상기 제어 인버터(IVC1)의 래치 구조로 인해 저장됨으로 그 레벨이 유지된다.
이러한 종래 기술에 따른 어드레스 래치 회로는 반도체 메모리 장치의 상태 변화와는 무관하게 클럭에 동기되어 계속적으로 동작하게 된다. 예를 들어, 반도체 메모리 장치에 모든 뱅크를 프리차지하라는 올 뱅크 프리 차지(All Bank Precharge) 명령이 입력되면 모든 뱅크는 프리차지된다. 이러한 올 뱅크 프리 차지 상태에서는 어드레스 정보가 불필요하다. 하지만 어드레스 래치 회로는 클럭에 동기되어 계속적으로 동작하여 불필요한 전류 소모를 발생시킨다. 특히 도 1에 도시된 클럭(CLK)에 응답하여 턴온과 턴오프를 반복하는 소자들(IV1, IV2, IVC1, P1, N2)에 의한 전류 소모가 가장 크다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 올 뱅크 프리 차지 동작 구간동안 전류 소모를 줄일 수 있는 어드레스 래치 회로 및 이를 이용한 반도체 메모리 장치를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 어드레스 래치 회로는 외부 명령, 및 라스 아이들 신호에 응답하여 제어 신호를 생성하는 제어 신호 생성부, 상기 제어 신호가 인에이블되면 클럭을 제어 클럭으로서 출력하고, 상기 제어 신호가 디스에이블되면 상기 제어 클럭을 특정 레벨로 고정시키는 클럭 제어부 및, 상기 제어 클럭에 응답하여 어드레스를 래치시키는 어드레스 래치부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 올 뱅크 프리 차지 명령이 입력되면 클럭을 특정 레벨로 고정시켜 제어 클럭으로서 출력하는 천이 제어부, 및 상기 천이 제어부의 출력에 응답하여 어드레스를 래치하는 어드레스 래치부를 포함한다.
본 발명에 따른 어드레스 래치 회로 및 이를 이용한 반도체 메모리 장치는 올 뱅크 프리 차지 동작 구간동안 클럭을 특정 레벨로 고정시킴으로 어드레스 래치 회로 내부에 클럭에 응답하여 턴온 및 턴오프를 반복하는 소자들이 없어 전력 감소에 효과가 있다
본 발명의 실시예에 따른 반도체 메모리 장치의 어드레스 래치 회로는 도 2에 도시된 바와 같이, 제어 신호 생성부(100), 클럭 제어부(200), 및 어드레스 래치부(300)를 포함한다.
상기 제어 신호 생성부(100)는 외부 명령(/CS, /RAS, /WE), 및 라스 아이들 신호(/RAS_idle)에 응답하여 제어 신호(ctrl)를 생성한다. 이때, 상기 외부 명령(/CS, /RAS, /WE)은 칩 선택 신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 및 라이트 인에이블 신호(/WE)를 포함한다.
상기 클럭 제어부(200)는 상기 제어 신호(ctrl)가 인에이블되면 클럭(CLK)을 제어 클럭(CLK_ctrl)으로서 출력하고, 상기 제어 신호(ctrl)가 디스에이블되면 상기 제어 클럭(CLK_ctrl)을 특정 레벨로 고정시킨다.
상기 어드레스 래치부(300)는 상기 제어 클럭(CLK_ctrl)에 응답하여 어드레스(add)를 래치시킨다.
상기 제어 신호 생성부(100)는 상기 칩 선택 신호(/CS)와 상기 로우 어드레스 스트로브 신호(/RAS)가 모두 인에이블되거나 상기 칩 선택 신호(/CS)와 상기 라이트 인에이블 신호(/WE)가 모두 인에이블되면 상기 제어 신호(ctrl)를 인에이블시킨다. 상기 제어 신호 생성부(100)는 상기 라스 아이들 신호(/RAS_idle)가 인에이블되면 상기 제어 신호(ctrl)를 디스에이블시킨다.
상기 제어 신호 생성부(100)는 도 3에 도시된 바와 같이, 디코딩부(110), 펄스 생성부(120), 및 신호 조합부(130)를 포함한다.
상기 디코딩부(110)는 상기 칩 선택 신호(/CS)와 상기 로우 어드레스 스트로브 신호(/RAS)가 모두 인에이블되거나 상기 칩 선택 신호(/CS)와 상기 라이트 인에이블 신호(/WE)가 모두 인에이블되면 디코딩 신호(dec)를 로우 레벨로 인에이블시킨다.
상기 디코딩부(110)는 제 1 내지 제 3 노어 게이트(NOR11, NOR12, NOR13)를 포함한다. 상기 제 1 노어 게이트(NOR11)는 상기 칩 선택 신호(/CS), 및 상기 로우 어드레스 스트로브 신호(/RAS)를 입력 받는다. 상기 제 2 노어 게이트(NOR12)는 상기 칩 선택 신호(/CS), 및 상기 라이트 인에이블 신호(/WE)를 입력 받는다. 상기 제 3 노어 게이트(NOR13)는 상기 제 1 및 제 2 노어 게이트(NOR11, NOR12)의 출력 신호를 입력 받아 상기 디코딩 신호(dec)를 출력한다.
상기 펄스 생성부(120)는 상기 디코딩 신호(dec)가 로우 레벨로 인에이블되면 하이 레벨로 인에이블되는 펄스(pulse)를 생성한다.
상기 펄스 생성부(120)는 지연부(delay), 제 1 인버터(IV11), 및 제 4 노어 게이트(NOR14)를 포함한다. 상기 지연부(delay)는 상기 디코딩 신호(dec)를 입력 받는다. 상기 제 1 인버터(IV11)는 상기 지연부(delay)의 출력 신호를 입력 받는다. 상기 제 4 노어 게이트(NOR14)는 상기 디코딩 신호(dec)와 상기 제 1 인버터(IV11)의 출력 신호를 입력 받아 상기 펄스(pulse)를 생성한다.
상기 신호 조합부(130)는 상기 펄스(pulse)가 로우 레벨로 디스에이블되고 상기 라스 아이들 신호(/RAS_idle)가 로우 레벨로 인에이블되면 조합 신호(com)를 하이 레벨로 인에이블시킨다. 상기 신호 조합부(130)는 상기 펄스(pulse)가 하이 레벨로 인에이블되면 상기 조합 신호(com)를 로우 레벨로 디스에이블시킨다.
상기 신호 조합부(130)는 제 1 내지 제 3 트랜지스터(P11, P12, N11)를 포함한다. 상기 제 1 트랜지스터(P11)는 게이트에 상기 라스 아이들 신호(/RAS_idle)가 입력되고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 2 트랜지스터(P12)는 게이트에 상기 펄스(pulse)를 입력 받고 드레인에 상기 제 1 트랜지스터(P11)의 드레인이 연결된다. 상기 제 3 트랜지스터(N11)는 게이트에 상기 펄스(pulse)를 입력 받고 드레인에 상기 제 2 트랜지스터(P12)의 소오스가 연결되며 소오스에 접지단(VSS)이 연결된다. 이때, 상기 라스 아이들 신호(/RAS_idle)는 반도체 메모리 장치에 올 뱅크 프리 차지 명령이 입력되어 모든 뱅크가 프리차지된 상태이면 인에이블되는 신호이다. 또한 상기 제 2 트랜지스터(P12)와 상기 제 3 트랜지스터(N11)가 연결된 노드에서 상기 조합 신호(com)가 출력된다.
상기 제어 신호 생성부(100)는 초기화부(140), 및 래치부(150)를 더 포함한다.
상기 초기화부(140)는 파워 업 신호(pwrup)에 응답하여 상기 조합 신호(com)를 로우 레벨로 초기화시킨다.
상기 초기화부(140)는 제 4 트랜지스터(N12)를 포함한다. 상기 제 4 트랜지스터(N12)는 게이트에 상기 파워 업 신호(pwrup)를 입력 받고 드레인에 상기 신호 조합부(130)의 출력단이 연결되며 소오스에 접지단(VSS)이 연결된다.
상기 래치부(150)는 상기 조합 신호(com)를 반전시켜 상기 제어 신호(ctrl)로서 출력한다.
상기 래치부(150)는 제 2 및 제 3 인버터(IV12, IV13)를 포함한다. 상기 제 2 인버터(IV12)는 상기 조합 신호(com)를 반전시켜 상기 제어 신호(ctrl)로서 출력한다. 상기 제 3 인버터(IV13)는 상기 제 2 인버터(IV12)의 출력 신호를 입력 받아 상기 제 2 인버터(IV12)에 출력한다.
상기 클럭 제어부(200)는 상기 제어 신호(ctrl)가 하이 레벨로 인에이블되면 상기 클럭(CLK)을 상기 제어 클럭(CLK_ctrl)으로서 출력하고, 상기 제어 신호(ctrl)가 로우 레벨로 디스에이블되면 상기 제어 클럭(CLK_ctrl)을 로우 레벨로 고정시킨다.
상기 클럭 제어부(200)는 도 4에 도시된 바와 같이, 낸드 게이트(ND21), 및 제 4 인버터(IV21)를 포함한다. 상기 낸드 게이트(ND21)는 상기 클럭(CLK), 및 상기 제어 신호(ctrl)를 입력 받는다. 상기 제 4 인버터(IV21)는 상기 낸드 게이트(ND21)의 출력 신호를 입력 받아 상기 제어 클럭(CLK_ctrl)으로서 출력한다.
상기 어드레스 래치부(300)는 도 1과 같이 구현될 수 있다. 다만, 상기 어드레스 래치부(300)는 상기 클럭(CLK) 대신 상기 제어 클럭(CLK_ctrl)을 입력 받을 뿐이다.
상기 어드레스 래치부(300)의 동작을 도 1을 참조하여 설명하면, 상기 제어 클럭(CLK_ctrl)이 하이 레벨일 경우, 트랜지스터(P1, N2)가 턴온되어 어드레스(add)가 래치 신호(latch_s)로서 출력된다.
상기 제어 클럭(CLK_ctrl)이 로우 레벨일 경우, 상기 트랜지스터(P1, N2)는 턴오프되므로 상기 어드레스(add)가 상기 래치 신호(latch_s)로서 출력되지 못한 다. 하지만 상기 제어 클럭(CLK_ctrl)이 하이 레벨일 때의 상기 래치 신호(latch_s)레벨이 유지된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 어드레스 래치 회로는 다음과 같이 동작한다.
반도체 메모리 장치에 올 뱅크 프리 차지(All Bank Precharge) 명령이 입력되면 모든 뱅크는 프리차지된다. 모든 뱅크가 프리 차지되면 라스 아이들 신호(/RAS_idle)는 로우 레벨로 인에이블된다.
제어 신호 생성부(100)는 로우 레벨로 인에이블된 상기 라스 아이들 신호(/RAS_idle)를 입력 받아 하이 레벨인 조합 신호(com)를 생성하고, 하이 레벨인 상기 조합 신호(com)를 반전시켜 로우 레벨로 디스에이블된 제어 신호(ctrl)를 출력한다.
클럭 제어부(200)는 로우 레벨로 디스에이블된 상기 제어 신호(ctrl)를 입력 받아 제어 클럭(CLK_ctrl)을 로우 레벨로 고정시킨다.
어드레스 래치부(300)는 로우 레벨로 고정된 상기 제어 클럭(CLK_ctrl)을 입력 받아 제어 인버터(IVC1)를 턴온시키고, 턴온된 상기 제어 인버터(IVC1)와 인버터(IV3)는 래치 신호(latch_s)의 레벨을 유지시킨다.(도 1 참조)
반도체 메모리 장치에 모드 레지스터 셋팅 명령, 리프레쉬 명령, 액티브 명령, 및 ZQ 켈리브레이션 명령이 입력되면 어드레스 래치 회로는 어드레스(add)에 따른 래치 신호(latch_s)를 생성해야 한다.
반도체 메모리 장치는 칩 선택 신호(/CS), 로우 어드레스 스트로브 신 호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 라이트 인에이블 신호(/WE)가 (low, low, low, low)일 때 상기 모드 레지스터 셋팅 명령으로 인식한다. 또한 (low, low, low, high)이면 리프레쉬 명령으로, (low, low, high, high)이면 액티브 명령으로, (low, high, high, low)이면 ZQ 켈리브레이션 명령으로 인식한다. 이러한 로직 값을 살펴보면, 모드 레지스터 셋팅 명령, 리프레쉬 명령, 액티브 명령, ZQ 켈리브레이션 명령은 상기 칩 선택 신호(/CS)와 상기 로우 어드레스 스트로브 신호(/RAS)가 모두 로우 레벨일 경우, 혹은 상기 칩 선택 신호(/CS)와 상기 라이트 인에이블 신호(/WE)가 모두 로우 레벨일 경우이다.
결국, 제어 신호 생성부(100)는 상기 칩 선택 신호(/CS)와 상기 로우 어드레스 스트로브 신호(/RAS)가 모두 로우 레벨일 경우, 혹은 상기 칩 선택 신호(/CS)와 상기 라이트 인에이블 신호(/WE)가 모두 로우 레벨일 경우 상기 제어 신호(ctrl)를 하이 레벨로 인에이블시키도록 구성되어야 한다.
상기 제어 신호 생성부(100)는 상기 칩 선택 신호(/CS)와 상기 로우 어드레스 스트로브 신호(/RAS)가 모두 로우 레벨일 경우, 혹은 상기 칩 선택 신호(/CS)와 상기 라이트 인에이블 신호(/WE)가 모두 로우 레벨일 경우 디코딩 신호(dec)를 로우 레벨로 인에이블시킨다. 또한 상기 디코딩 신호(dec)가 로우 레벨로 인에이블되면 하이 레벨로 인에이블되는 펄스(pulse)를 생성하고, 상기 펄스(pulse)에 응답하여 로우 레벨인 상기 조합 신호(com)를 생성한다. 로우 레벨인 상기 조합 신호(com)는 반전되어 하이 레벨로 인에이블된 상기 제어 신호(ctrl)로서 출력된다.
상기 클럭 제어부(200)는 하이 레벨로 상기 제어 신호(ctrl)가 인에이블되면 상기 클럭(CLK)을 상기 제어 클럭(CLK_ctrl)으로서 출력한다.
상기 어드레스 래치부(300)는 상기 제어 클럭(CLK_ctrl)에 응답하여 상기 어드레스(add)를 상기 래치 신호(latch_s)로서 출력한다.
본 발명에 따른 반도체 메모리 장치의 어드레스 래치 회로는 올 뱅크 프리 차지 명령이 입력되어 모든 뱅크가 프리차지되면 클럭을 특정 레벨로 고정시킴으로써, 클럭에 응답하여 턴온 및 턴오프하는 소자들에 의한 전력 소모를 줄이는 효과가 있습니다. 또한 본 발명에 따른 반도체 메모리 장치의 어드레스 래치 회로는 모드 레지스터 셋팅 명령, 리프레쉬 명령, 액티브 명령, ZQ 켈리브레이션 명령이 입력되면 특정 레벨로 고정되었던 클럭을 천이하도록 클럭 고정을 해제시킴으로서 정상적으로 동작되도록 구성된다. 도 2에 도시된 제어 신호 생성부(100)와 클럭 제어부(200)를 하나의 블록으로 정의한다면 천이 제어부라고 할 수 있다. 이유는 제어 신호 생성부(100)의 출력에 의해 클럭 제어부(200)는 천이하는 신호를 출력하거나 또는 특정 레벨로 고정된 신호를 출력하기 때문이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 어드레스 래치 회로의 상세 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 어드레스 래치 회로의 구성도,
도 3은 도 2의 제어 신호 생성부의 상세 구성도,
도 4는 도 2의 클럭 제어부의 상세 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 제어 신호 생성부 200: 클럭 제어부
300: 어드레스 래치부

Claims (10)

  1. 외부 명령, 및 라스 아이들 신호에 응답하여 제어 신호를 생성하는 제어 신호 생성부;
    상기 제어 신호가 인에이블되면 클럭을 제어 클럭으로서 출력하고, 상기 제어 신호가 디스에이블되면 상기 제어 클럭을 특정 레벨로 고정시키는 클럭 제어부; 및
    상기 제어 클럭에 응답하여 어드레스를 래치시키는 어드레스 래치부를 포함하며,
    상기 외부 명령은 칩 선택 신호, 로우 어드레스 스트로브 신호, 및 라이트 인에이블 신호를 포함하고, 상기 라스 아이들 신호는 올 뱅크 프리 차지 명령이 입력되면 인에이블되는 신호인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 래치 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제어 신호 생성부는
    상기 라스 아이들 신호가 인에이블되면 상기 제어 신호를 디스에이블시키고, 상기 칩 선택 신호와 상기 로우 어드레스 스트로브 신호가 모두 인에이블되거나 상기 칩 선택 신호와 상기 라이트 인에이블 신호가 모두 인에이블되면 상기 제어 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 래치 회로.
  4. 제 3 항에 있어서,
    상기 제어 신호 생성부는
    상기 칩 선택 신호, 상기 로우 어드레스 스트로브 신호, 및 상기 라이트 인에이블 신호를 디코딩하여 디코딩 신호를 생성하는 디코딩부,
    상기 디코딩 신호가 인에이블되면 펄스를 생성하는 펄스 생성부, 및
    상기 펄스가 디스에이블되고 상기 라스 아이들 신호가 인에이블되면 상기 제어 신호를 인에이블시키고, 상기 펄스가 인에이블되면 상기 제어 신호를 디스에이블시키는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 래치 회로.
  5. 제 4 항에 있어서,
    상기 제어 신호 생성부는
    파워 업 신호에 응답하여 상기 제어 신호를 디스에이블시키는 초기화부, 및
    상기 제어 신호를 래치하는 래치부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 래치 회로.
  6. 올 뱅크 프리 차지 명령이 입력되면 클럭을 특정 레벨로 고정시켜 제어 클럭으로서 출력하는 천이 제어부; 및
    상기 천이 제어부의 출력에 응답하여 어드레스를 래치하는 어드레스 래치부를 포함하며,
    상기 천이 제어부는 모드 레지스터 셋팅 명령, 리프레쉬 명령, 액티브 명령, 및 ZQ 켈리브레이션 명령이 입력되면 상기 클럭을 상기 제어 클럭으로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 천이 제어부는
    라스 아이들 신호, 칩 선택 신호, 로우 어드레스 스트로브 신호, 및 라이트 인에이블 신호에 응답하여 제어 신호를 생성하는 제어 신호 생성부, 및
    상기 제어 신호, 및 상기 클럭에 응답하여 상기 제어 클럭을 생성하는 클럭 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제어 신호 생성부는
    상기 라스 아이들 신호가 인에이블되면 상기 제어 신호를 디스에이블시키고, 상기 칩 선택 신호와 상기 로우 어드레스 스트로브 신호가 모두 인에이블되거나, 상기 칩 선택 신호와 상기 라이트 인에이블 신호가 모두 인에이블되면 상기 제어 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 클럭 제어부는
    상기 제어 신호가 인에이블되면 상기 클럭을 상기 제어 신호로서 출력하고, 상기 제어 신호가 디스에이블되면 상기 제어 신호를 상기 특정 레벨로 고정시키는 것을 특징으로 하는 반도체 메모리 장치.
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