KR20010047537A - 어드레스 래치회로 - Google Patents

Abstract

본 발명은 반도체 메모리장치에서 사용하는 어드레스 래치회로에 관한 것으로, 특히 출력단에 래치된 이전 어드레스신호를 피드백받아 다음번 입력되는 입력 어드레스신호와 전위를 비교하여 동일 어드레스로 판단되면 회로동작이 디스에이블되도록 제어하므로써, 대기전류를 대폭 감소시켜 저전력을 실현하도록 한 어드레스 래치회로에 관한 것이다.

Description

어드레스 래치회로{Address latch circuit}

본 발명은 반도체 메모리장치에서 사용하는 어드레스 래치회로에 관한 것으로, 보다 상세하게는 출력단에 래치된 이전 어드레스신호와 다음번 입력 어드레스신호와의 전위비교에 의해 동일 어드레스로 판단되는 경우 어드레스 래치동작을 디스에이블시키므로써, 대기전류를 감소시켜 저전력을 실현하도록 한 어드레스 래치회로에 관한 것이다.

일반적으로, 동기식 디램(Synchronous DRAM)을 사용한 메모리 시스템의 경우에는 극히 적은 전류소비가 요구되며, 노트북 등과 같이 베터리를 장착하는 분야에서의 소비전류량은 매우 민감히 취급되는 주요 요소 중의 하나이다.

또한, 동기식 디램에서는 외부 클럭신호에 동기하여 내부 클럭신호를 발생시키게 되며, 이렇게 발생된 내부 클럭신호를 내부 어드레스의 래치에 사용하기 때문에 매 클럭마다 래치회로 출력노드의 전위방전 및 충전이 반목되면서 많은 전류를 소모하게 된다.

도 1 은 종래에 사용된 어드레스 래치회로의 일 예를 도시한 회로 구성도로, 외부입력 어드레스신호의 상보 전위신호를 각각의 게이트단으로 입력받는 두 NMOS 트랜지스터(MN11, MN12)와; 전원전압 인가단과 상기 NMOS 트랜지스터 (MN11, MN12) 각각의 드레인단 사이에 노드(N1, N2)에 의해 각각 상호 직렬연결되며, 각각의 게이트단이 상기 두 노드(N1, N2)에 의해 크로스 커플구조로 연결된 두 MOS 트랜지스터쌍(MP11과 MN13, MP12와 MN14)과; 전원전압 인가단과 상기 두 노드(N1, N2)의 사이에 각각 접속되며, 각각의 게이트단에 내부 클럭신호(int_clk)가 공통으로 인가되는 두 PMOS 트랜지스터(MP13, MP14) 및; 상기 두 PMOS 트랜지스터(MP13, MP14)의 드레인단 사이에 접속되며 게이트단으로 상기 내부 클럭신호(int_clk)가 인가되는 PMOS 트랜지스터(MP15)와; 상기 두 NMOS 트랜지스터의 공통 소오스단과 접지단 사이에 접속되며, 상기 내부 클럭신호(int_clk)가 게이트단으로 인가되는 NMOS 트랜지스터(MN15)와; 상기 두 노드(N1, N2) 각각의 전위를 반전시키는 각각의 인버터(IV11, IV12)와; 상기 두 인버터(IV11, IV12) 각각의 출력단(N3, N4) 전위신호를 일측 입력신호로 하며, 서로의 출력신호를 피드백받아 타측 입력단으로 인가하는 두 노아게이트(NOR11, NOR12)로 이루어진 래치소자와; 상기 래치소자의 출력신호를 버퍼링하여 출력하는 버퍼링소자(IV13과 IV14)로 이루어진다.

상기 구성을 갖는 어드레스 래치회로의 동작은 다음과 같다.

우선, 내부 클럭신호(int_clk)가 '로직로우'인 경우, 상기 두 노드(N1, N2)의 전위는 턴-온되는 PMOS 트랜지스터들(MP13 내지 MP15)에 의해 전원전압이 공급되어 '로직하이'로 프리차지되며, 각각의 인버터(IV11, IV12)를 거쳐 두 노드(N3, N4)의 전위를 '로직로우'로 만들어 출력단 전위를 이전값으로 래치시키게 된다.

이후, 외부입력 클럭신호가 '로직하이'로 라이징하여 입력 어드레스신호(add_in)로 인가되면, 상기 두 노드(N1, N2) 중 하나를 디스차지시켜 '로직로우' 레벨로 천이시키게 된다. 예를들어, 상기 입력 어드레스신호(add_in)가 '로직하이'이면 노드(N2)를 디스차지시키게 되며, 상기 입력 어드레스신호(add_in)가 '로직로우'이면 노드(N1)를 디스차지시키게 된다.

상기 내부 클럭신호(int_clk)가 다시 '로직로우' 레벨로 스윙하면서 이전 어드레스 전위값을 래치시키게 된다.

이렇듯, 입력 어드레스 신호값의 전위가 로직하이이거나 로직로우임에 상관없이 어드레스 래치를 위해 상기 NMOS 트랜지스터(MN15)를 통해 항상 전류가 흐르게 되면서 이 과정상의 불필요한 전류소모가 뒤따르게 되는 문제점이 있으며, 이러한 전력의 낭비는 어드레스 핀의 수가 급증함에 따라 더욱 큰 문제점으로 부각된다.

도 2 는 도 1 에 도시된 어드레스 래치회로에 대한 전류변화를 시뮬레이션한 결과도로, 동 도면을 통해 알 수 있듯이 내부 클럭신호(int_clk)의 전위가 '로직로우'에서 '로직하이'로 천이되는 순간마다 큰 전류소모가 뒤따르게 되며, 이러한 현상은 고속동작의 경우 즉, 클럭 사이클이 짧아질수록 심화되어 전류소모를 증대시키게 된다.

본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 출력단에 래치되어 있는 이전의 어드레스신호를 피드백받아 이를 입력되는 다음번 어드레스신호와 비교하여 동일할 경우 어드레스 래치동작을 디스에이블시키므로써 이 과정에서 요구되는 전류소모를 감소시켜 저전력을 실현하도록 한 어드레스 래치회로를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명에 따른 어드레스 래치회로는 외부입력 어드레스신호와 출력단에 래치된 이전 어드레스신호를 피드백받아 이들 두 어드레스신호의 전위를 비교하여 동일여부를 판단하는 비교부와,

상기 비교부의 출력결과에 따라 스위칭이 제어되어, 그 스위칭여부에 따라 상기 외부입력 어드레스신호를 선택적으로 전달하는 전달부와,

상기 전달부를 거친 어드레스신호를 일정하게 래치시키는 제1 래치부와,

상기 제1 래치부에 래치된 어드레스신호를 내부 클럭신호에 동기시켜 전달하는 클럭 동기부와,

상기 클럭 동기부를 거쳐 전달된 어드레스신호를 일정하게 래치시키는 제2 래치부와,

상기 제2 래치부에 래치된 어드레스신호를 증폭하여 출력하는 출력 구동부를 구비하는 것을 특징으로 한다.

도 1 은 종래에 사용된 어드레스 래치회로의 일 예를 도시한 회로 구성도

도 2 는 도 1 에 도시된 어드레스 래치회로에 대한 전류변화를 시뮬레이션한 결과도

도 3 은 본 발명에 따른 어드레스 래치회로의 일 예를 도시한 회로 구성도

< 도면의 주요부분에 대한 부호의 설명 >

10: 비교부 20: 전달부

30, 50: 래치부 40: 클럭 동기부

60: 출력 구동부

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 3 은 본 발명에 따른 어드레스 래치회로의 일 예를 도시한 회로 구성도로, 외부입력 어드레스신호(add_in)와 출력단에 래치된 이전 어드레스신호(add_out)를 피드백받아 이들 두 어드레스신호(add_in, add_out)의 전위를 비교하여 전위가 동일한지의 여부를 판단하는 비교부(10)와, 상기 비교부(10)의 출력결과에 따라 스위칭이 제어되어 그 스위칭여부에 따라 상기 외부입력 어드레스신호(add_in)를 선택적으로 전달하는 전달부(20)와, 상기 전달부(20)를 거친 어드레스신호를 일정하게 래치시키는 제1 래치부(30)와, 상기 제1 래치부(30)에 래치된 어드레스신호를 내부 클럭신호에 동기시켜 전달하는 클럭 동기부(40)와, 상기 클럭 동기부(40)를 거쳐 전달된 어드레스신호를 일정하게 래치시키는 제2 래치부(50)와, 상기 제2 래치부(50)에 래치된 어드레스신호를 증폭하여 출력하는 출력 구동부(60)를 구비하여 구성된다.

상기 비교부(10)는 각각의 드레인단(N1)에 의해 상호 직렬연결되어 각각의 게이트단으로 상기 출력단에 래치된 이전 어드레스신호가 인가되며, 각각의 소오스단으로는 상기 외부입력 어드레스신호의 진위 및 보수전위신호가 각각 인가되는 PMOS 트랜지스터(MP31)와 NMOS트랜지스터(MN31)를 구비하여 구성한다.

상기 전달부(20)는 상기 비교부의 출력단(N1) 신호에 의해 턴-온이 제어되는 전달 트랜지스터(MT31)로 구성한다.

상기 제1 및 제2 래치부(30, 50)는 각각 상호 입·출력단이 고리형으로 연결된 2개의 인버터(IV31와 IV32, IV33와 IV34)로 연결된다.

또한, 상기 클럭 동기부(40)는 전원전압 인가단과 접지단 사이에 상호 직렬연결되며, 각각의 게이트단으로 상기 내부 클럭신호의 보수 전위신호 및 진위 전위신호가 인가되는 PMOS 트랜지스터(MP32)와 NMOS 트랜지스터(MN32) 및; 상기 두 MOS 트랜지스터(MP32, MN32)의 사이에 상호 직렬연결되며, 상기 제1 래치부(30)의 출력신호가 각각의 게이트단에 공통으로 인가되는 PMOS 트랜지스터(MP33)와 NMOS 트랜지스터(MN33)를 구비하여 구성한다.

상기 출력 구동부(60)는 상기 제2 래치부의 출력신호를 입력받아 반전시켜 출력단으로 전달하는 인버터(IV35)로 구성한다.

이하, 상기 구성으로 이루어지는 본 발명의 동작을 도면을 참조하며 자세히 살펴보기로 한다.

우선, 출력단에 어드레스신호가 래치된 상태에서 외부로부터 다음 어드레스신호가 입력되면, 상기 비교부(10)는 상기 출력단에 래치된 이전 어드레스신호(add_out)를 피드백받아 상기 외부입력 어드레스신호(add_in)와 전위를 비교하게 된다.

예를들어, 출력단에 래치된 이전 어드레스신호(add_out)의 전위가 '로직하이'일때 외부로부터 입력되는 어드레스신호(add_in)의 전위가 '로직하이'의 상태로 인가되면, 상기 비교부(10)내 PMOS 트랜지스터(MP31)는 오프되는 한편, NMOS 트랜지스터가 턴-온되면서 그 출력노드(N1)의 전위를 '로직로우'로 만든다. 이에따라, 후단의 전달부(20)내 스위칭소자로서의 전달 트랜지스터(MT31)이 턴-오프되면서, 상기 외부입력 어드레스신호(add_in)가 출력단으로 전달되는 것을 차단시키게 된다.

따라서, 내부 클럭신호(int_clk)가 어드레스 래치회로로 전달되더라도 상기 클럭 동기부(40)내 출력노드(N2)의 전위가 '로직하이'이기 때문에, 전원전압 인가단으로부터 상기 노드(N2)를 거쳐 접지단으로의 전류경로가 차단되므로써, 전류소모를 막을 수 있게 되는 것이다.

한편, 출력단에 래치된 이전 어드레스신호(add_out)의 전위가 '로직로우'인 상태에서 외부로부터 입력되는 어드레스신호(add_in)의 전위가 '로직로우'로 인가되면, 상기 비교부(10)내 PMOS 트랜지스터(MP31)는 턴-온되는 한편, NMOS 트랜지스터가 턴-오프되면서 그 출력노드(N1)로 '로직로우'의 외부입력 어드레스신호(add_in)의 전위가 전달되기 때문에, 후단의 전달부(20)내 스위칭소자로서의 전달 트랜지스터(MT31)를 마찬가지로 턴-오프시키게 되면서, 상기 외부입력 어드레스신호(add_in)가 출력단으로 전달되는 것을 차단시키게 된다.

이 경우에도 마찬가지로, 내부 클럭신호(int_clk)가 어드레스 래치회로로 전달된다 하더라도 상기 클럭 동기부(40)내 출력노드(N2)의 전위가 '로직하이'가 되기 때문에, 전원전압 인가단으로부터 상기 노드(N2)를 거쳐 접지단으로 형성되는 전류경로를 차단시켜 불필요하게 소모되는 전류소모를 막을 수 있게 된다.

그러나, 상기 출력단으로부터 피드백된 이전 어드레스신호(add_out)의 전위와 외부입력 어드레스신호(add_in)의 전위가 다른 경우에는 즉, add_in = '로직하이' 이고, add_out = '로직로우'이거나 또는 add_in = '로직로우' 이고, add_out = '로직하이'인 경우에는 상기 비교부(10)의 출력단(N1) 전위를 '로직하이'로 만들어 후단의 전달부(20)내 스위칭소자인 전달 트랜지스터(MT31)를 턴-온시키게 된다.

이에따라, 외부입력 어드레스신호(add_in)를 출력단으로 상기 내부 클럭신호(int_clk)에 동기시켜 전달하게 된다.

따라서, 본 발명에 따른 어드레스 래치회로는 출력단에 래치된 어드레스신호(add_out)를 입력되는 다음번 어드레스신호와 비교하여 동일할 경우에는 그 전달을 막기위해 어드레스 래치회로를 디스에이블시켜 불필요한 전류소모를 막아 전류소모를 극소화하면서도 고속의 어드레스 스트로빙동작이 요구되는 어드레스에 대해서는 별도의 고속동작이 가능해져 칩의 성능저하도 막을 수 있게 되는 것이다.

이상에서 설명한 바와같이 본 발명에 따른 어드레스 래치회로에 의하면, 출력단에 래치된 이전 어드레스신호를 피드백받아 다음번 입력되는 입력 어드레스신호와 전위를 비교하여 동일 어드레스로 판단되면 회로동작이 디스에이블되도록 제어하므로써, 대기전류를 대폭 감소시켜 저전력을 실현할 수 있는 매우 뛰어난 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

1. 외부입력 어드레스신호와 출력단에 래치된 이전 어드레스신호를 피드백받아 이들 두 어드레스신호의 전위를 비교하여 동일여부를 판단하는 비교부와,

   상기 비교부의 출력결과에 따라 스위칭이 제어되어, 그 스위칭여부에 따라 상기 외부입력 어드레스신호를 선택적으로 전달하는 전달부와,

   상기 전달부를 거친 어드레스신호를 일정하게 래치시키는 제1 래치부와,

   상기 제1 래치부에 래치된 어드레스신호를 내부 클럭신호에 동기시켜 전달하는 클럭 동기부와,

   상기 클럭 동기부를 거쳐 전달된 어드레스신호를 일정하게 래치시키는 제2 래치부와,

   상기 제2 래치부에 래치된 어드레스신호를 증폭하여 출력하는 출력 구동부를 구비하는 것을 특징으로 하는 어드레스 래치회로.
2. 제 1 항에 있어서,

   상기 비교부는 각각의 드레인단에 의해 상호 직렬연결되어 각각의 게이트단으로 상기 출력단에 래치된 이전 어드레스신호가 인가되며, 각각의 소오스단으로는 상기 외부입력 어드레스신호의 진위 및 보수 전위신호가 각각 인가되는 PMOS 트랜지스터와 NMOS트랜지스터를 구비하는 것을 특징으로 하는 어드레스 래치회로.
3. 제 1 항에 있어서,

   상기 전달부는 상기 비교부의 출력신호에 의해 턴-온이 제어되는 전달 트랜지스터를 구비하는 것을 특징으로 하는 어드레스 래치회로.
4. 제 1 항에 있어서,

   상기 클럭 동기부는 전원전압 인가단과 접지단 사이에 상호 직렬연결되며, 각각의 게이트단으로 상기 내부 클럭신호의 보수 전위신호 및 진위 전위신호가 인가되는 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터와,

   상기 두 MOS 트랜지스터의 사이에 상호 직렬연결되며, 상기 제1 래치부의 출력신호가 각각의 게이트단에 공통으로 인가되는 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 어드레스 래치회로.