TWI222084B - Multimode data buffer and method for controlling propagation delay time - Google Patents

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1222084 玖、發明說明： 【發明所屬之技術領域】 此一美國非臨時專利申請案基於35 U· s· c· § U9主張 2002年5月10日提出的美國臨時專利申請案第 60/379, 665號之優先權，此處以引用的方式將其全部内 容併入本文中。 本發明係關於一種半導體記憶體裝置，更明確地說， 係關於一種多模式資料緩衝器以及一種用以控制傳輸 時間延遲的方法。 【先前技術】 為改良系統效能，一般而言，半導體記憶體裝置的貪 新设计，尤其是動態隨機存取記憶體⑶以趵的設計，都 不斷地提高整合度與《高運作速度。钱{，吾人預期 DRAM能夠於更高的速度來處理更多的資料。對更高速運 作而σ已經有人開發出可同步於系統時脈的DRAM。此 種DRAM的同步特徵便提高了資料傳輸速度。 /不過，因為同步DRAM中的資料輸入/輸出運作必須於 糸統時脈的循環Φ承奋& 貝β ’所以對於同步⑽錢與DRAM控 制裔之間的頻嘗接#合 貝見知升曰有所限制，也就是，單位時間中 由#己憶體裝置輪入/輪出的杳 吹μ # μ 徇入/翰出的貝科置會有所限制。為提高 貝料傳輸速度，已經有人 .np4M ^ 開發出雙重資料速率（DDR)同 Ι：Γ；^ 一般來說’當DRAM從記憶體控制器接收f料或是傳送 84944 1222084 資料給該記憶體控制器時，DDR同步DRM會使用到資料 觸發h遽。舉例來說，進行資料接收作業時，該同 步DRAM會利用一資料觸發信號從該記憶體控制器接收 貝料。同樣地，進行資料輸出作業時，該DDR同步DRAM 會利用一資料觸發信號將資料輸出至該記憶體控制器。 於南速半導體記憶體裝置（例如DDr同步dram)中，會 使用單模（SM)型的輸入緩衝器（其可將資料觸發信號與 參考電壓作比較）作為資料觸發輸入緩衝器。不過在具 有SM型資料觸發信號輸入緩衝器的ddr同步⑽中，如 果有雜訊内含於資料觸發信號或參考電壓的話，便可能 會損及資料設定/保留時間容限。 為補救此種問題，已經有人提出雙模（DM)型資料觸發 信號輸入緩衝器，其可將資料觸發信號與該資料觸發信 號的反向信號作比較，而非與參考電壓作比較。 因為DM型資料觸發信號輸入緩衝器可於該等兩種信 號（也就是’資料觸發信號與該資料觸發信號的反向信 號）的交叉點處決定出一輸出信號，所以可改良對雜^ 的免疫能力。 同時’近年來為滿足各種使用者的需求，已經有人開 發出SM/DM雙重用途的資料觸發信號輸入緩衝器。在 SM/DM雙重用途的資料觸發信號輸入緩衝器中，不於是 在單模（SM)或是在雙模（DM)中，由輸入終端至輸出^端 的傳輸延遲時間都應該實質相等。不過，因為單模中的 差動放大器的增益不同於雙模中的差動放大器的增益 84944 1222084 ，所以單模中的傳輸延遲時間會不同於雙模中的傳輸延 遲時間。 圖1所不的係根據先前技術所產生的波形。如圖【所示 ，SM权式中差動輪出信號（DS)的傳輸延遲時間遠大於dm 模式中差動輸出信號（DS)的傳輪延遲時間。如圖i所示 ，SM與Μ於不同時間輸出該差動輸出信號（DS)便會破壞 資料設定時間（tDS)與資料保留時間（tDH)的一致性。在 兩種模式中，傳輸延遲時間的差異都會造成設定/保留 時序的差異，因而會損及設定/保留容限。 【發明内容】 本發明的示範具體實施例係關於一種可運作於多種 模式之中的育料緩衝器（例如資料觸發輸入緩衝器或資 料輸入緩衝器），該兩種模式為單模（SM)與雙模（dm)， 並且可藉由提供一信號（例如外部信號（舉例來說，位址 信號）或外部命令信號）來選擇其運作模式。可以利用各 種信號源來提供該信號，例如内部模式暫存器集 、熔絲電路或烊接焊墊電路。 本發明的示範具體實施例亦關於一種可供sm/m雙重 用途的資料緩衝器，並且可改良資料設定/保留容限。 本發明的示範具體實施例亦關於一種包括一個以上 上述資料緩衝器的半導體記憶體裝置。 此外，本發明的示範具體實施例係關於一種用以控制 傳輸延遲時間的方法，其可kSM/dm雙重用途之資料缓 衝器内改良資料設定/保留容限。 84944 1222084 本發明的示範具體實施例亦關於一種包含一差動放 大器電路的資料缓衝器，其包含至少兩個切換器，其可 分別依照一控制信號的位準來傳輸一反向資料信號戍 一參考電壓；以及一差動放大器，其可接收一資料信號 以及該反向資料信號或該參考電壓，並且輸出至少兩個 不同差動放大信號。 於本發明的示範具體實施例中，該資料緩衝器係一資 料觸發輸入緩衝器’該反向資料信號係一反向資料觸發 信號，而該.資料信號則係一資料觸發信號。 φ 於本發明的不範具體實施例中，該貧料觸發輸入緩衝 器可運作於單模與雙模中，其中當處於該單模中時，會 將參考電壓施加於該等至少兩個切換器中的第一切換 器中，而該控制信號的位準則係處於第一邏輯狀態；當 處於該雙模中時，則會提供該反向資料觸發信號給該等 至少兩個切換器21 2中的第二切換器中，而該控制信號 的位準則係處於第二邏輯狀態。 於本發明的示範具體實施例中，該資料觸發輸入緩衝一 :：φ 斋係一半導體記憶體裝置的一部份。 於本發明的示範具體實施例中，該半導體記憶體裝置 · 還包括一用以輸出該控制信號給該資料觸發輸入緩衝 ▼ 器的控制電路。 於本發明的示範具體實施例中，該控制電路包括一模 式暫存器集，其可用以接收一外部命令與一位址，並且 用以產生該控制信號，其中該控制信號的位準可決定該 84944 1222084 半導體記憶體裝置的模式。 ;本毛月的示範具體實施例中，該控制電 含一熔絲的熔絲電路，其中該熔絲的狀態可 信號的位準。 於本發明的示範具體實施例中，該控制電 接焊墊電路，其中連接至Vcc或接地的連接 该控制信號的位準。 於本發明的示範具體實施例中，該差動放 括一單一差動放大器。 於本發明的示範具體實施例中，該半導體 進一步包括一補償電路，其可用以補償該反 信號或該參考電壓中其中一者或是該資料 其中一者’或是補償該等至少兩個不同的差 中其中一者，以便讓每個至少兩個差動輸出 質相同的延遲時間。 於本發明的示範具體實施例中，該補償電 從該差動放大器電路中接收差動放大信號 ’該延遲電路包括一用以延遲該差動放大信 ;至少兩個額外的切換器，用以依照該控制 來傳輸該差動放大信號或該經過延遲的差 ’作為該等至少兩個差動輸出信號中其中- 於本發明的示範具體實施例中，該補償電 擬負載，其可施加於該反向資料觸發信號、 或該資料觸發信號中其中一者之上。 路包括一包 決定該控制 路包括一焊 情形可決定 大器單元包 記憶體裝置 向資料觸發 觸發信號中 動放大信號 信號具有實 路包括一可 的延遲電路 號的延遲器 信號的位準 動放大信號 .者。 路包括一虛 該參考電壓 84944 -10- 1222084 於本發明的示範具體實施例中，該差動放大器單元包 括至少兩個差動放大器。 於本發明的示範具體實施例中，該等至少兩個差動放 大器中第一差動放大器的增益實質上並不同於該等至 少兩個差動放大器中第二差動放大器的增益，以便讓每 個該等至少兩個差動輸出信號具有實質相同的延遲時 間。 於本發明的示範具體實施例中，該等至少兩個差動放 大器中第一差動放大器的增益實質上等於該等至少兩 鲁 個差動放大器中第二差動放大器的增益。 於本發明的示範具體實施例中，該半導體記憶體裝置 進一步包括一補償電路，其可用以補償該反向資料觸發 #號、該參考電壓或是該資料觸發信號中其中一者，或 是補償該等至少兩個不同的差動放大信號中其中一者 ’以便讓每個至少兩個差動輸出信號具有實質相同的延 遲時間。 於本發明的示範具體實施例中，該補償電路包括一可一:春 從該差動放大器電路中接收差動放大信號的延遲電路 ’ A延遲電路包括一用以延遲該差動放大信號的延遲器 ♦ ，至少兩個額外的切換器，用以依照該控制信號的位準 來傳輸該差動放大信號或該經過延遲的差動放大信號 ’作為該等至少兩個差動輸出信號中其中一者。 於本發明的示範具體實施例中，該補償電路包括一虛 擬負載，其可施加於該反向資料觸發信號、該參考電壓 84944 -11 - 或該資料觸發信號中其中一者之上。 於本發明的示範具體實施例中，該半導體記憶體裳置 進一步包括資料輸入緩衝器，其町用以接收一資料信號 與一參考電壓，並且輸出一資料輸入信號；一控制電路 ，其可用以輸出該控制信衆給該資料觸發輸入緩衝器； 以及一貪料寫入電路，用以從該資料輸入緩衝器接收該 資料輸入信號，並且回應該輪出資料信號的上升緣將該 資料輸入信號之偶數編號資料寫入第一問中’以及回應 該輸出資料觸發信號的下降緣將該資料輸入信號之i 數編號資料寫入第二閂中。 於本發明的示範具體實施例中，該第一閂包括交替排 列的複數個閂以及複數個切換器。 於本發明的示範具體實施例中，該等複數個切換器係 被設計成於該差動輸出信號之反向信號的前緣與下降 緣處被觸發。 於本發明的示範具體實施例中，一第一切換器會接收 該資料輸入緩衝器之輸出信號之偶數編號資料，並且將 該輸出信號之偶數編號資料傳輪給該等複數個閂中的 第一閂。 於本發明的示範具體實施例中，該第二閂包括交替排 列的複數個閂以及複數個切換器。 於本發明的示範具體實施例中，該等複數個切換器係 被設計成於該差動輸出信號之反向信號的前緣與下降 緣處被觸發。 84944 -12- 1222084 於本發明的示範具體實施例中，一第一切換哭會接收 該資料輸入緩衝器之輸出信號之奇數編號資料， 该輸出信號之奇數編號資料傳輸給該等複數個閃中的 第一閂。 於本發明的示範具體實施例中，該資料緩衝器係一資 料輸入緩衝器而非一資料觸發緩衝器（或者除了 一資料 觸發緩衝器之外還有一資料輸入緩衝器）。 於本發明的示範具體實施例中，該半導體記憶體裝置 進一步包括·一資料觸發輸入緩衝器，其可依照一控制_ 號的位準分別用以接收一反向資料信號或一參考電壓 ’並且輸出至少兩個差動輸出j吕號；一控制電路，甘可 用以輸出該控制信號給該資料觸發輸入缓衝器；以及一 貢料寫入電路，用以從該資料輸入緩衝器接收該資料輸 入信號，並且回應該輸出資料信號的上升緣將該資料輸 入信號之偶數編號資料寫入第…，以及回應該輸出 ::料觸發信號的下降緣將該資料輸入信號之奇數編號 資料寫入第二閂中。 本發明的示範具體實雜+ 、音· u “也例亦關於-種用以控制- ¥體記憶體裝置之傳輸延遲 .τ ^ ^ f間的方法，分別依照- 制#號的位準來接收一反向次 n… 貝料信號或一參考電壓 及接收一資料信號以及該 .α , 反向資料信號或該參考1 ，亚且放大且輸出至少兩個 〜個不同的差動放大信號。 ;本毛明之方法的示範且 咕〆 祀具體實施例中，該反向資李 號係一反向資料觸發作缺 而該資料信號則係一資米 84944 -13- 1222084 發信號。 於本發明之方法的示範具體實施例中，處於該單模中 時’會接收到該參考電壓而且該控制信號的位準係處於 第一邏輯狀悲，處於該雙模中時，會接收到該反向資料 觸發信號而且該控制信號的位準則係處於第二邏輯狀 態。 於本發明之方法的示範具體實施例中，可從一外部信 號源接收到該控制信號。 於本發明之方法的示範具體實施例中，該方法亦包括 接收一外部命令與一位址，並且產生該控制信號，其中 該控制信號的位準可決定該半導體記憶體裝置的作業 模式。 ” 於本發明之方法的示範具體實施例中，熔絲的狀態可 決定該控制信號的位準。 於本發明之方法的示範具體實施例中，透過焊接焊塾 連接至Vcc或接地的連接情形可決定該控制信號的位準。 於本發明之方法的示範具體實施例中，可以單一個差 動放大器來實施放大作用。 於本發明之方法的示範具體實施例中，該方法進—步 包括補償該反向資料觸發信號、該參考電壓或是該資料 觸發信號中其中一者，或是補償該等至少兩個不同的差 動放大信號中其中一者’以便讓每個至少兩個差動輪出 信號具有實質相同的延遲時間。 於本發明之方法的示範具體實施例中，該補償作用包 84944 14 1222084 括接收該差動放 依照該控制信號 過延遲的差動放 號中其中一者。 於本發明之方 載施加於該反向 發信號中其中一 於本發明之方 差動放大器來實 於本發明之方 差動放大器中第 該等至少兩個差 便讓每個該等至 延遲時間。 於本發明之方 差動放大器中第 至少兩個差動放 於本發明之方 包括補償該反向 觸發信號中其中 動放大信號中其 信號具有實質相 於本發明之方 括接收該差動放 大k號並且延遲該差動放大信號；以及 的位準來輸出該差動放大信號或該細 大k號，作為該等至少兩個差動輪出作 法的示範具體實施例中，可將—虛擬負 負料觸發#遠、該蒼考電壓或該資料觸 者之上來實施該補償作用。 法的示範具體實施例中，可以至少兩個 施放大作用。 法的示範具體實施例中，該等至少兩個 一差動放大器的增益實質上並不同於 動放大器中第二差動放大器的增益，以 少兩個差動輸出信號具有實質相同的 法的示範具體實施例中，該等至少兩個 一差動放大器的增益實質上等於該等 大器中弟二差動放大器的增益。 法的示範具體實施例中，該方法進—步 資料觸發信號、該參考電壓或是該資料 一者’或是補償該等至少兩個不同的差 中一者，以便讓每個至少兩個差動輪出 同的延遲時間。 法的示範具體實施例中，該補償作用包 大信號’延遲該差動放大信號；以及依

▼ 84944 -15- 1222084 出該差動放大信 該等至少兩個差 號或該經過 動輪出信號 照該控制信號的位準來輸 延遲的差動放大信號，作為 中其中一者。 於本發明之方法的 、 J不乾具體實施例中，可將—♦☆

載施加於該反向眘銪 麗擬I 乂夂门貝枓觸發信號、該參考電壓 發信號中其中一去^貝枓箱 、π 者之上來實施該補償作用。 於本發明之方法的示範具體實施例中，該方 包括接收一資料 >[古缺愈 ^ . ^ ^ ν 貝料乜唬與一參考電壓，並且輸出一 入信號；輸出該#舍I e & 貝料賴 、， ⑨出该控制仏唬；以及接收該資料輪入信铲， 並且回應該輸出資粗户 貝枓“ #u的上升緣將該資料輸入 之偶數編號資料寫人笛 ^ 针罵入第—Θ巾’以及回應該輪出資料觸 發信號的下降緣將該資料給入f*奴 貝抖觸 茲貝枓輸入#唬之奇數編號資料寫 入弟—問中。 於本發明之方法的示範具體實施例中，該第一問包括 交替排列的複數個問以及複數個切換器。 2本發明之方法的示範具體實施例中，該等複數個切 換器係被設計成於該差動輸出信號之反向信號的前緣 與下降緣處被觸發。 於本發明之方法的示範具體實施例中，_第一切換器 會接收該輸出信號之偶數編號資料，並且將該輸出信號 之偶數編號資料傳輪給該等複數個閂中的第一閂。 於本1月之/方法的示範具體實施例中，該第二閂包括 父替排列的複數個閂以及複數個切換器。 於本發明之方法的示範具體實施例中，該等複數個切 84944 -16 - 1222084 換器係被設計成於該差 與下降緣處被觸發。 出…反向信號的前緣 會=2!法的！範具體實施例中，-第-切換器 之奇數編：」二唬之可數編號資料’並且將該輸出信號 4號資料傳輸給該等複數個w中的第-問。 於本發明之方法的示範具體實施例中，該方法進一步 包括接收一資料信號與-參考電壓，並且輸出一資料輸 二信號；輸出該控制信號；以及接收該資料輸入信號， 亚且回應該輸出貢料信號的上升緣將該資料輸入信號 之偶數編號資料寫人第-„中，以及回應該輸出資料觸 發信號的下&緣將肖資料冑入信號之奇數、編號資料寫 入第二閂中。 ::發明之方法的示範具體實施例中該資料緩衝器 貝料輸入緩衝器而非-資料觸發緩衝器（或者除了 一貧料觸發緩衝器之外還有-資料輸人緩衝器）。 【實施方式】 圖2為根據本發明一示範具體實施例之資料觸發輸入 緩衝器之方塊圖。資料觸發輸入緩衝器丨3係一多模式資 料觸發輸入緩衝器，舉例來說，單模/雙模（SM/DM)雙重 用途的資料觸發輸入緩衝器。該資料觸發輸入緩衝器丄3 可回應控制信號（CNT/CNTB)用以差動放大一資料觸發 信號（DQS)及一參考電壓（VREF)，或是該資料觸發信號 (DQS)及一反向資料觸發信號（DQSB)。 更明確地說’該資料觸發輸入緩衝ϋ丨3包括一差動放 84944 -17- 1222084 大電路21。該差動放大電路21進一步包括一個以上的切 換器211與212以及一差動放大器213。於一示範具體實 施例中，該等切換器2 11與2 1 2係由傳輸閘極所構成。 舉例來說’如果控制信號（CNT)處於第一邏輯狀態 (「高」邏輯位準）的話便會開啟切換器211且關閉切換 器212。因此，該差動放大器21 3便可差動放大該資料觸 發信號（DQS)及該參考電壓（VREF)，並且輸出差動放大 信號（D0)。此種作業模式為單模模式（SM)。 如果控制信號（CNT)處於「低」邏輯位準，舉例來說 ，該反向控制信號（CNTB)處於「高」邏輯位準的話便會 開啟切換器21 2且關閉切換器211。因此，該差動放大器 213便可差動放大該資、料觸發信號（DqS)及該反向資料 觸發信號（DQSB)，並且名r崔差動放大信號（D〇)。此種作 業模式為雙模模式（DM)。 圖3 A為根據本發明一示範具體實施例之切換器2丨j與 21 2之方塊圖，其中每個切換器2U、21 2都係由傳輸閘 極實現而成。如圖所示，每個傳輸閘極會接收到控制信 號（CNT)與反向控制信號（CNTB)，以及反向資料觸發信 號（DQSB)或參考電壓（VREF)。同樣如圖所示，根據本發 明一示範具體實施例，可利用該控制信號（CNT)與該反 向控制信號（CNTB)之脈衝信號前緣來觸發該等傳輸閘 極。圖3B為一用以解釋利用一反向閘極來實施從控制信 號（CNT)變成反向控制信號（CNTB)2轉換情形之方塊圖。 根據上述本發明示範具體實施例之資料觸發輪入緩 84944 -18- 1222084 衝為13可併入一半導體記憶體裝置（例如sdram)中。亦 可以一控制電路來控制該資料觸發輸入緩衝器，該控制 私路可提供該控制信號（cnt)與該反向控制信號（CNTB)。 圖4為根據本發明一示範具體實施例之控制電路的方 塊圖。如圖4所示，可以模式暫存器集15來實現該控制 電路。該模式暫存器集15可接收一外部位址信號（add) 及/或一命令信號，以及產生該控制信號與該反向 控制信號（CNTB)。 也就是，在根據本發明示範具體實施例的半導體記憶 體裝置中，可以經由該模式暫存器集15輕易地由外部選 擇該資料觸發輸入緩衝器13之數種模式（舉例來說，训 與DM)中其中一種。 圖5 A為根據本發明另一示範具體實施例之另一控制 電路之方塊圖。如圖5A所示，該控制電路包括一熔絲\1〇 、兩個PM0S電晶體P3與P4、— NM〇s電晶體M以及兩個反 向器71 2與714。圖5B為圖5A之電路中時間與電壓位準相 對於VCCH之關係圖。 圖6為根據本發明另一示範具體實施例之另一控制電 路之方塊圖。如圖6所示，該控制電路包括複數個焊接 焊墊141(^、1 420”143〇3，以及一反向器144〇&。連接 至vcc或接地的連接情形可決定該控制信號（cnt)的位 準以及該反向控制信號（CNTB)的位準。 圖7為根據本發明另一示範具體實施例之資料觸發輸 入緩衝器13之方塊圖。圖7之資料觸發輪入緩衝器“可 84944 -19- 1222084 能包括圖2之示範具體實施例中的所有元件。圖7之資料 觸發輸入缓衝器13亦 < 犯包括一補償電路23及單一個 差動放大器21。於圖7之不範具體實施例中，該補償電 路2 3可能包括一延遲器2 31，以及一個以上的切換器2 κ 與233。於一示範具體實施例中，該等切換器232與233 係由傳輸閘極所構成。 舉例來說，如果控制信號（CNT)處於第一邏輯狀態 (「高」邏輯位準）的話便會開啟切換器211與232且關閉 切換器212與233。因此，該差動放大器213便可差動放 大該資料觸發信號（DQS)及該參考電壓（vref)，並且輸 出差動放大信號（D0)當作無任何延遲的差動輸出信號 (DS)(單模作業）。如果控制信號（CNT)處於「低」邏輯 位準，舉例來說，該控制信號之反向信號（CNTB)處於 「高」邏輯位準的話便會開啟切換器21 2與233且關閉切 換器211與232。因此，該差動放大器213便可差動放大 該資料觸發信號（DQS)及其反向信號（DQSB)，並且透過 延遲器231將該差動放大信號（D0)延遲一段預期時間， 並且輸出作為輸出信號（DS)(雙模作業）。 該預期時間的決定方式可讓DM模式中之資料觸發輸 入緩衝器1 3的傳輸延遲時間實質等於SM模式的傳輸延 遲時間。也就是，SM模式（該差動放大器213可差動放大 該資料觸發信號（DQS)及該參考電壓（VREF))中的增益 小於DM模式（該差動放大器2 1 3可差動放大該資料觸發 信號（DQS)及其反向信號（DQSB))中的增益。 84944 -20- 1222084 因此，一 Μ模式中之資料觸發輸入緩衝器13的傳輸延遲 时於SM模式的傳輸延遲時間。所以在根據本發明 其它不範具體實施例之資料觸發輪入緩衝器13中，可在 DM=式中透過延遲器231將該差動放大信號延遲一段預 期間則更讓DM模式中之資料觸發輸入缓衝器^的傳 輸I遲妗間貝貝等於模式的傳輪延遲時間。因此，別 模式中的設定/保留時間實質等於Μ模式中的設定/保 · 留時間，並且因而改良資料設定/保留容限。 ^ 圖8為根據本發明一示範具體實施例之切換器232與鲁 233之方塊圖，其中每個切換器232、233都係由傳輸閘 極實現而成。如圖所示，每個傳輸閘極會接收到該差動 放大信號（D0)、該控制信號（CNT)及/或該反向控制信號 (CNTB)，並且輸出該差動輸出信號（DS)。同樣如圖所示 ’根據本發明一示範具體實施例，可利用該控制信號 (CNT)與該反向控制信號（CNTB)之脈衝信號前緣來觸發 該等傳輸閘極。 圖9為根據本發明一個以上示範具體實施例所產生的〜 波形。如圖9所示，由於延遲器231的關係，…模式中與 DM模式中之差動輸出信號（ds)實質上會以相同的時間 · 輸出。此種波形不同於圖1所示的波形，因為圖i中训模 % 式中之差動輸出信號（DS)實質上會領先SM模式中之差 動輪出信號（DS)。相較於圖1，在SM模式中與dm模式中 以實質相同的時間輸出該差動輸出信號（D S )便可改良 資料設定時間（tDS)與資料保留時間（tDH)的一致性。 84944 -21- 1222084 圖10為根據本發明另一示範具體實施例之資料觸發 輸入緩衝器13之方塊圖。圖10之資料觸發輸入緩衝器13 可能包括圖2之示範具體實施例中的所有元件。圖之 資料觸發輸入緩衝器13亦可能包括一補償電路23及單 一個差動放大電路21。於圖1〇之示範具體實施例中，該 補償電路23可能包括一虛擬負載電容器Cdummy。明確地 說，可在用以輸入該反向信號（DQSB)的線路中添加該虛 擬負載電容Is Cdummy，使其與用以輸入該資料觸發信號 (DQS)的線路具有相同的負載。 馨 圖11為根據本發明另一示範具體實施例之資料觸發 輸入緩衝器13a之方塊圖。參考圖11，根據本發明另一 示範具體實施例之資料觸發輸入緩衝器1 3a包括一第一 差動放大器31、一第二差動放大器32以及一個以上的切 換器33與34。該等切換器33與34可利用上述切換器211 、212、232、233般的方式來實現。 該第一差動放大器31可差動放大該資料觸發信號 (DQS)及該參考電壓（VREF)。該第二差動放大器32可差〜^

動放大該資料觸發信號（DQS)及該反向資料觸發信號 (DQSB) 。 U 舉例來說，如果控制信號（CNT)處於第一邏輯狀態 (「高」邏輯位準）的話便會開啟切換器33且關閉切換器 34，因此便會輸出該第一差動放大器31之輸出信號作為 差動輸出信號（DS)(單模）。如果控制信號（CNT)處於 「低」邏輯位準，舉例來說，該控制信號之反向資料觸 84944 -72 - 1222084 發“旎（CNTB)處於「高」邏輯位準的話便會關閉切換器 33且開啟切換器34。因此，便會輸出該第二差動放大器 32的輸出信號作為差動輸出信號（DS)(雙模）。 於此示範具體實施例中，如果將該第一差動放大器3 i 的有效增盈設計成實質上不同於該第二差動放大器32 的有效增益的話，便可讓DM模式中之資料觸發輸入緩衝 器13a的傳輸延遲時間實質等於SM模式中之資料觸發輸 入缓衝器13a的傳輸延遲時間。在SM模式中與DM模式中 以實質相同的時間輸出該差動輸出信號（DS )便可改良 資料設定時間（tDS)與資料保留時間（tDH)的一致性。 圖1 2為根據本發明另一示範具體實施例之資料觸發 輸入緩衝器13a之方塊圖。圖12之資料觸發輸入緩衝器 13a可能包括圖11之示範具體實施例中的所有元件。圖 12之資料觸發輸入緩衝器13a亦可能包括一延遲器231 (配合圖7所述之延遲器）。該第二差動放大器32可差動 放大該資料觸發信號（DQS)及其反向信號（DQSB)，並且 透過延遲器231將該差動放大信號延遲一段預期時間， 並且輸出作為輸出信號（DS)(雙模作業）。 該預期時間的決定方式可讓DM模式中之資料觸發輸 入緩衝器13a的傳輸延遲時間實質等於SM模式的傳輸延 遲時間。也就是，SM模式（該第一差動放大器31可差動 放大該資料觸發信號（DQS)及該參考電壓（VREF))中的 增益小於DM模式（該第二差動放大器32可差動放大該資 料觸發信號（DQS)及其反向信號（DQSB))中的增益。 -23- 84944 1222084 、=此，DM模式中之資料觸發輸入緩衝器13a的傳輪延 遲w間會短於SM模式的傳輸延遲時間。所以在根據本發 明其它示範具體實施例之資料觸發輸入緩衝器13a中Y I在DM模式中透過延遲器231將該差動放大信號延遲一 奴預期捋間，以便讓_模式中之資料觸發輸入緩衝器 da的傳輪延遲時間實質等於別模式的傳輸延遲時間。 因此，SM模式中的設定/保留時間實質等於⑽模式中的 设定/保留時間，並且因而改良資料設定/保留容限。 圖1 3為根.據本發明另一示範具體實施例之資料觸發鲁 輸入緩衝器13a之方塊圖。圖13之資料觸發輸入緩衝器 13a可能包括圖11之示範具體實施例中的所有元件。圖 13之資料觸發輸入缓衝器i3a亦可能包括一虛擬負載電 容器Cdummy(例如配合圖1〇所述之虛擬負載電容器）。明 確地說，可在用以輸入該反向信號（DqSB)的線路中添加 該虛擬負載電容器Cdummy，使其與用以輸入該資料觸發 信號（DQS)的線路具有相同的負載。接著該第二差動放 大器32便可差動放大該資料觸發信號（DQS)及其反向信〜 號（DQSB)。因此，SM模式中的設定/保留時間實質等於 DM模式中的設定/保留時間，並且因而改良資料設定/保 留容限。 一半導體記憶體裝置（例如SDRAM)可能包括資料觸發 · 輸入緩衝器之外的緩衝器，舉例來說資料輸入緩衝器。 圖14為根據本發明一示範具體實施例之資料輸入緩 衝器11的方塊圖。該資料輸入缓衝器11係一多模式資料 84944 -24- 1222084 輸入緩衝為，舉例來說，單模/雙模（SM/DM)雙重用途的 資料輸入缓衝器。該資料輸入緩衝器丨丨可回應控制信號 (CNT/CNTB)用以差動放大一資料信號（DQ)及一參考電 壓（VREF) ’或是該資料信號（DQ)及一反向資料信號 (DQB)。 〜 更明確地說’該資料輸入緩衝器U包括一差動放大電 路21。該差動放大電路21進一步包括一個以上的切換器 211與212以及一差動放大器213。於一示範具體實施例 中’該等切換器2 11與2 i 2係由傳輸閘極所構成。 馨 舉例來說’如果控制信號（CNT)處於第一邏輯狀態 (「高」邏輯位準）的話便會開啟切換器21丨且關閉切換 器212。因此，該差動放大器213便可差動放大該資料信 號（DQ)及該參考電壓（VREF)，並且輸出差動放大信號 (D0)。此種作業模式為單模模式（SM)。 如果控制信號（CNT)處於「低」邏輯位準，舉例來說 ，該反向控制信號（CNTB)處於「高」邏輯位準的話便會 開啟切換器21 2且關閉切換器211。因此，該差動放大器一 213便可差動放大該資料信號（DQ)及該反向資料信號 (DQB)，並且輸出差動放大信號（D〇)。此種作業模式為 · 雙模模式（DM)。 根據上述本發明示範具體實施例之資料輸入緩衝器 π可併入一半導體記憶體裝置（例如SDRAM)中。亦可以 一控制電路來控制該資料輸入緩衝器11，該控制電路可 提供該控制信號（CNT)與該反向控制信號（CNTB)。 84944 .9,5- 1222084 配合資料觸發輸入緩衝器13、13a之各種示範具體實 施例於上面所述的每種控制電路（也就是，圖4、^與6 之示範控制電路）皆可適用於資料輸入緩衝器中。 舉例來說’資料輸入緩衝器之控制電路可實現成模式 暫存器集1 5 ;亦可實現成一炼絲71 〇、兩個pm〇s電晶體 P3與P4、一 NM0S電晶體N6以及兩個反向器712與714;或 是實現成複數個焊接焊墊1410a、1420a、1430a，以及 一反向器1440a 。 圖1 5為根據本發明另一示範具體實施例之資料輸入 緩衝器11之方塊圖。圖1 5之資料輸入緩衝器丨丨可能包括 圖1 4之示範具體實施例中的所有元件。圖丨5之資料輸入 緩衝器11亦可能包括一補償電路23及單一個差動放大 器213。於圖15之示範具體實施例中，該補償電路23可 能包括一延遲器231，以及一個以上的切換器232與233 。於一示範具體實施例中，該等切換器232與233係由傳 輸閘極所構成。 舉例來說，如果控制信號（CNT)處於第一邏輯狀態 (「高」邏輯位準）的話便會開啟切換器211與232且關閉 切換器212與233。因此，該差動放大器213便可差動放 大該資料信號（DQ)及該參考電壓（VREF)，並且輸出差動 放大信號（DO)當作無任何延遲的差動輸出信號（DIN) (單模作業）。如果控制信號（CNT)處於「低」邏輯位準 ’舉例來說’該控制信號之反向信號（CNTB)處於「高」 邏輯位準的話便會開啟切換器212與233且關閉切換器 84944 -26- 1222084 211與232。因此，該差動放大器213便可差動放大該資 料信號（DQ)及其反向信號（DQB)，並且透過延遲器231將 該差動放大信號（D0)延遲一段預期時間，並且輸出作為 輸出信號（D I N )(雙模作業）。 該預期時間的決定方式可讓DM模式中之資料輸入緩 衝器11的傳輸延遲時間實質等於SM模式的傳輸延遲時 間。也就是，SM模式（該差動放大器213可差動放大該資 料信號（DQ)及該參考電壓（VREF)) t的增益小於DM模式 (該差動放大器213可差動放大該資料信號（Dq)及其反 春 向信號（DQB))中的增益。 因此，DM模式中之資料輸入緩衝器丨丨的傳輸延遲時間 會短於SM模式的傳輸延遲時間。所以在根據本發明其它 示範具體實施例之資料輸入緩衝器丨丨中，可在DM模式中 透過延遲器231將該差動放大信號延遲一段預期時間， 以便讓DM模式中之資料輸入緩衝器丨丨的傳輸延遲時間 實質等於SM模式的傳輸延遲時間。因此，SM模式中的設 定/保留時間實質等於DM模式中的設定/保留時間，並且―一參 因而改良資料設定/保留容限。 圖1 6為根據本發明另一示範具體實施例之資料輸入 · 緩衝器11之方塊圖。圖1 6之資料輸入緩衝器丨丨可能包括 · 圖14之不範具體實施例中的所有元件。圖丨6之資料輸入 緩衝器11亦可能包括一補償電路23及單一個差動放大 器21。於圖16之示範具體實施例中，該補償電路23可能 包括一虛擬負載電容器Cdumffiy。明確地說，可在用以輸 84944 -27- 1222084 入該反向信號（DQB)的線路中添加該虛擬負載電容器 Cdummy，使其與用以輸入該資料信號（DQ)的線路具有相 同的負載。 圖1 7為根據本發明另一示範具體實施例之資料輸入 緩衝器11a之方塊圖。參考圖17，根據本發明另一示範 具體實施例之資料輸入緩衝器u a包括一第一差動放大 二31 苐一差動放大器32以及一個以上的切換器33盘 34。該等切換器33與34可利用上述切換器211、212、232 、233般的方式來實現。 該第一差動放大器31可差動放大該資料信號（DQ)及 該參考電壓（VREF)。該第二差動放大器32可差動放大該 資料信號（DQ)及該反向資料信號（j)^)。 舉例來說，如果控制信號（CNT)處於第一邏輯狀態 (「高」邏輯位準）的話便會開啟切換器33且關閉切換器 34’因此便會輸出該第—差動放大㈣之輸出信號作為 差動輸出信號（DIN)(單模）。如果控制信號（cnt)處於

「低」邏輯位準，舉例杳％ # M 4 I J ^成’该控制信號之反向資料信

號（CNTB)處於「高」邏鞋竹M 科位準的話便會關閉切換器33且 開啟切換器34。因此，便合輪屮 法去义 1文曰W出該弟二差動放大器32的 輸出信號作為差動輸出信號（DIN)(雙模）。 於此示範具體實施例中 r 如果將該第一差動放大器31 的有效增益設計成實質μ 貝上不同於該第二差動放大器32 的有效增益的話，便可讜η 讓核式中之資料輸入緩衝器 11a的傳輸延遲時間實質 貝等於SM杈式中之資料輸入緩衝 84944 -28- 1222084 器1 la的傳輸延遲時間。在SM模式中與DM模式中以實質 相同的時間輸出該差動輸出信號（D丨N )便可改良資料設 定時間（tDS)與資料保留時間（tDH)的一致性。 圖1 8為根據本發明另一示範具體實施例之資料輸入 緩衝器1 la之方塊圖。圖18之資料輸入緩衝器1 la可能包 括圖14之示範具體實施例中的所有元件。圖18之資料輸 入緩衝器11a亦可能包括一延遲器231 (配合圖15所述之 延遲器）。該弟二差動放大器32可差動放大該資料信號 (DQ)及其反向信號（DQB)，並且透過延遲器231將該差動 放大#號延遲一段預期時間，並且輸出作為輸出信號 (DIN)(雙模作業）。 該預期時間的決定方式可讓DM模式中之資料輸入緩 衝器11a的傳輸延遲時間實質等於SM模式的傳輸延遲時 間。也就是，SM模式（該第一差動放大器31可差動放大 該資料信號（DQ)及該參考電壓（VREF))中的增益小於M 模式（該第二差動放大器32可差動放大該資料信號（Dq) 及其反向信號（DQB))中的增益。 因此，DM模式中之資料輸入緩衝器Ha的傳輸延遲時 間會短於SM模式的傳輸延遲時間。所以在根據本發明其 它示範具體實施例之資料輸入緩衝器Ua中，可在_模 式中透過延遲器231將該差動放大信號延遲一段預期時 間，以便讓DM模式中之資料輸入緩衝器Ua的傳輸延遲 時間實質等於SM模式的傳輪延遲時間。因此，⑽模式中 的設定/保留時間實質等於DM模式中的設定/保留時間 84944 -29- 1222084 ’並且因而改良資料設定/保留容限。 圖19為根據本發明另一示範具體實施例之資料輸入 缓衝器11a之方塊圖。圖19之資料輪入緩衝器Ua可能包 括圖14之示範具體實施例中的所有元件。圖19之資料輸 入缓衝器11a亦可能包括一虛擬負載電容器Cdummy (例 如配合圖16所述之虛擬負載電容器）。明確地說，可在 用=輸入該反向信號（DQB)的線路中添加該虛擬負載電 谷器Cdummy，使其與用以輸入該資料信號（DQ)的線路具 有相同的負截。接著該第二差動放大器32便可差動放大 該貧料信號（DQ)及其反向信號（DQB)。因此，別模式中 的設定/保留時間實質等於DM模式中的設定/保留時間 ’並且因而改良資料設定/保留容限。 圖2〇為根據本發明另一示範具體實施例之半導體記 憶體裝置1的方塊圖。該半導體記憶體裝置1可能包括一 貝料輸入緩衝器i ii i a ; 一資料觸發輸入緩衝器丄3、 13a ’ 一控制電路（例如模式暫存器集（mrs)i5);以及一 資料寫入電路17。 該貝料輸入緩衝器11、lla會接收資料並且對其 進打緩衝。該資料觸發輸入缓衝器13、l3a可能係一多 模式緩衝器，舉例來說，單模/雙模（SM/DM)雙重用途的 資料緩衝器。該資料觸發輸入緩衝器丨3可回應由模式暫 存器集15所輸出的控制信號（CNT/CNTB)來差動放大一 貢料觸發信號（DQS)及一參考電壓（VREF)，或是該資料 觸發信號（DQS)及其反向信號（DQSB)。該模式暫存器集 g4944 -30- 1222084 15可接收一外部位址信號（ADD)及/或一外部命令信號 ’以及產生該控制信號（CNT/CNTB)。 也就是，在根據本發明示範具體實施例的半導體記憶 體裝置1中，可以經由該模式暫存器集丨5輕易地由外部 選擇該資料輸入資料觸發輸入緩衝器13、13&之兩種模 式（舉例來說’ SM與M)中其中一種，因而可讓資料觸發 輪入緩衝器13、13a進行運作。如果差動放大該資料觸 發信號（DQS)與該參考電壓（VREF)的話，該資料觸發輸 入缓衝器13.便會在SM模式中輸出毫無任何延遲的差動 玫大信號；如果差動放大該資料觸發信號（DQS)與其反 向信號（DQSB)的話’則會在DM模式中於—預期時間延遲 之後輸出該差動放大信號。 更明確地說，為能夠在SM模式與DM模式中維持實質不 變的設定/保留時間，在SM模式與DM模式中由該資^觸 發輸入緩衝器13之輸入終端至輸出終端的傳輸延遲時 間亦應該實質不變。不過’ SM模式中之資料觸發輸入緩 衝器13内含的差動放大器的增益不同於Μ模式中的增 益，也就是，SM模式（該差動放大器可差動放大該資料 觸發信號及該參考電壓（VREF))中的增益小於μ 模式（該差動放大器可差動放大該資料觸發信號⑽幻 及其反向信號（DQSB))中的增益，因此，Μ模式中之資 料觸發輸人緩衝器U的傳輸延遲時間會短謂模式的 傳輸延遲時間。

所以在上述本發明的各種示 辜&具體實施例中，可在DM 84944 -31 - 1222084 模式中將3差動放太信號延遲一段預期時間，以便讓DM 模式中之資料觸發輸入緩衝器丨3的傳輸延遲時間實質 專於SM板式的傳輸延遲時間。因此，模式中的設定/ 保留時間實質等於DM模式中的設定/保留時間，並且因 而改良設定/保留容限。 如上所述’可以利用模式暫存器集丨5來控制該資料觸 發輸入緩衝器1 3。該模式暫存器集丨5可利用該半導體記 憶體裝置1之外部位址信號（ADD)來進行設定，並且產生 一用以控制該資料觸發輸入緩衝器i 3的控制信號 (CNT/CNTB)。如果該模式暫存器集丨5的輸出信號處於第 一邏輯狀態的話，該資料觸發輸入緩衝器13便可差動放 大該資料觸發信號（DQS)及參考電壓（VREF)，並且輸出 毫無任何延遲的差動放大信號。如果該模式暫存器集15 的輸出信號處於第二邏輯狀態的話，該資料觸發信號輸 入緩衝器13便可差動放大該資料觸發信號（DQS)及其反 向化號（DQSB) ’並且於一預設時間延遲之後輸出該差動 放大信號。 如圖20所示，該資料寫入電路17可回應該資料觸發輪 入缓衝器1 3來閂住該資料輸入緩衝器丨丨的輪出传號 (DIN)。該資料寫入電路17可能包括一第_閃17&與_第 二閂17b。第一閂17a可回應該資料觸發輪入緩衝器13之 輸出信號（DS)的上升緣來閂住該資料輪入緩衝器丨丨之 輸出信號（DIN)的偶數編號資料；而第二閂171)則 該資料觸發輸入緩衝器1 3之輸出信號的下降緣來閃^主 -32- 84944 1222084 該資料輸入緩衝器11之輸出信號（DIN)的奇數編號資料 。因此’該半導體記憶體裝置1可以如同一 DDR同步DRAM 般的方式進行運作。圖21為於該半導體記憶體裝置1之 DDR運作期間之資料觸發信號（DQS)與資料信號（DQ)之 輸出關係圖。 圖2 2為根據本發明一示範具體實施例之資料寫入電 路1 7之方塊圖。該閂電路包括一第一閂丨7a，其可回應 該資料觸發輸入緩衝器13之輸出信號（DS)的上升緣來 閃住該資料輸入緩衝器U之輸出信號（DIN)的偶數編號 隹 資料；以及一第二閂1 7b，其可回應該資料觸發輸入緩 衝器13之輸出信號（DS)的下降緣來閂住該資料輸入緩 衝器11之輸出信號（DIN)的奇數編號資料。 該第一閂17a可能包括交替排列的複數個閂21 7a以及 複數個切換器229a。另外，該第一閂17a之該等複數個 切換器229a係被設計成於該差動輸出信號（DS)之反向 h號的前緣與下降緣處被觸發（DDR作業方式）。該第一 切換器229a會接收該資料輸入緩衝器丨丨之輸出信號X春 (DIN)之偶數編號資料，並且將該輸出信號（DIN)之偶數 編號資料傳輸給該等複數個閂21 7a中的第一 。 ， 該第二閂1 7b可能包括交替排列的複數個閂21 7b以及 複數個切換器229b。另外，該第二閂1 7b之該等複數個 切換器229b係被設計成於該差動輸出信號（Ds)之反向 4说的緣與下降緣處被觸發（J) J) r作業方式）。該第一 切換器229b會接收該資料輸入緩衝器η之輸出信號 84944 -33 - 1222084 (DIN)之奇數編號資料，並且將該輸出信號（DIN)之奇數 編號資料傳輸給該等複數個閂2 1 7b中的第一閂。 圖2 3為根據本發明另一示範具體實施例之半導體記 憶體裝置1的方塊圖。該半導體記憶體裝置1可能包括一 資料輸入緩衝器11、11 a ; 一資料觸發輸入緩衝器1 3、 13a ; —控制電路（例如模式暫存器集（MRS)15);以及一 資料寫入電路1 7。於圖2 3所示的示範具體實施例中，資 料輸入緩衝器11、11 a以及該資料觸發輸入緩衝器丨3、 13a都係多模式緩衝器，舉例來說，單模/雙模（sm/dm) 雙重用途的資料緩衝器，並且都係由控制信號 (CNT/CNTB)來控制。 雖然已經參考示範的具體實施例對本發明進行說明 ，不過熟習本技術的人士將會瞭解可以在不脫離本發明 的精神與範疇下對上述之具體實施例進行修改。 【圖式簡單說明】 藉由詳細地說明本發明之示範具體實施例及隨附圖 式’即可對本發明更為明白，其中： 圖1為根據先前技術所產生的波形； 圖2為根據本發明一示範具體實施例之資料觸發輸入 缓衝器之方塊圖； 圖3A為根據本發明一示範具體實施例之切換器之 塊圖； ' w 圖為根據本發 从只々也例從控制 (CNT)變成反向控制信號（CNTB)之轉 评供h形之方塊 84944 -34- 1222084 圖4為根據本發明一示範具體實施例之控制電路之方 塊圖， 圖5 A為根據本發明另一示範具體實施例之控制電路 之方塊圖， 圖5B為圖5A之示範電路中時間與電壓位準相對於 VCCH之關係圖； 圖6為根據本發明另一示範具體實施例之另一控制電 路之方塊圖； 圖7為根據本發明另一示範具體實施例之資料觸發輸 入緩衝器之方塊圖； 圖8為根據本發明一示範具體實施例之切換器之方塊 圖； 圖9為根據本發明一個以上示範具體實施例所產生的 波形； 圖1 0為根據本發明另一示範具體實施例之資料觸發 輸入緩衝器之方塊圖； 圖11為根據本發明另一示範具體實施例之資料觸發 輸入緩衝器之方塊圖； 圖1 2為根據本發明另一示範具體實施例之資料觸發 輸入緩衝器之方塊圖； 圖1 3為根據本發明另一示範具體實施例之資料觸發 輸入缓衝器之方塊圖； 圖1 4為根據本發明一示範具體實施例之資料輸入緩 衝器之方塊圖； 84944 -35- 1222084 圖1 5為根據本發明另一示範具體實施例之資料輸 緩衝器之方塊圖； 圖1 6為根據本發明另一示範具體實施例之資料輸 緩衝器之方塊圖； 圖1 7為根據本發明另一示範具體實施例之資料輸 緩衝器之方塊圖； 圖1 8為根據本發明另一示範具體實施例之資料輸 緩衝器之方塊圖； 圖1 9為根據本發明另一示範具體實施例之資料輸 緩衝器之方塊圖； 圖20為根據本發明一示範具體實施例之半導體記 體裝置之方塊圖； 圖2 1為根據本發明一示範具體實施例之半導體記 體裝置中於DDR運作期間之資料觸發信號（DQS)與資 信號（DQ)之輸出關係圖； 圖22為根據本發明一示範具體實施例之閂電路之 塊圖； 圖23為根據本發明另一示範具體實施例之半導體 憶體裝置之方塊圖。 【圖式代表符號說明】 1 半導體記憶體裝置 11,11a 資料輸入緩衝器 13, 13a 資料觸發輸入緩衝器 1410a，1420a，1430a 焊接焊墊 入 入 入 入 入 憶 憶 料 方 記 84944 -36- 1222084 1 440a 反向器 15 模式暫存器集 17 資料寫入電路 17a 第一閂 17b 第二閂 21 差動放大電路 211，212 切換器 213 差動放大1§ 217a,217b 閂 229a, 229b 切換器 23 補償電路 231 延遲器 232, 233 切換器 31 第一差動放大器 32 第二差動放大器 33, 34 切換器 710 熔絲 712,714 反向器 P3, P4 PMOS電晶體 N6 NMOS電晶體 84944 37-

Claims (1)

1222084 拾、申請專利範圍： 1 · 一種資料觸發輸入緩衝器，其包括·· 一包含至少兩個切換器的差動放大器電路，其可分 別依照控制信號的位準來傳輸一反向資料觸發信號 或一參考電壓·，以及一差動放大器，其可接收一資料 觸發信號以及該反向資料觸發信號或該參考電壓，並 且輸出一差動放大信號。 2·如申請專利範圍第1項之資料觸發輸入緩衝器，其中 可回應該控制信號經由兩條傳輸路徑將該差動放大 _ 信號傳輸至輸出終端作為至少兩個資料觸發信號。 3·如申請專利範圍第1項之資料觸發輸入缓衝器，其中 該資料觸發輪入緩衝器可運作於單模與雙模中，其中 當處於該單模中時，會將參考電壓施加於該等至少兩 個切換器中的第一切換器中，而該控制信號的位準則 係處於第一邏輯狀態；當處於該雙模中時，則會提供 該反向資料觸發信號給該等至少兩個切換器中的第 二切換器中，而該控制信號的位準則係處於第二邏輯〜# 狀態。 4 ·種包含如申請專利範圍第2項之資料觸發輸入緩衝 · 器之半導體記憶體裝置。 5_如申請專利範圍第4項之半導體記憶體裝置，進一步 匕括用以輪出該控制信號給該資料觸發輸入緩衝 為的控制電路。 6·如申請專利範圍第5項之半導體記憶體裝置，該控制 84944 !222〇84 =包括-模式暫存器集，其可用以接收—外部命令 、位址，亚且用以產生該控制信號，其中該控制作 號的位準可決定該半導體記憶體農置的模式。 申請專利範圍第5項之半導體記憶體裝置，該控制 :路包括-包含一熔絲的熔絲電路其中該熔絲的狀 ^可決定該控制信號的位準。 8·=申請專利範圍第5項之半導體記憶體裝i，該控制 、包路包括-焊接焊墊電路’其中連接至Vcc或接地的 連接情形可決定該控制信號的位準。 9.如申請專利範圍第4項之半導體記憶體裝置，其中該 差動放大器包括一單一差動放大器。 10. 如申請專利範圍第9項之半導體記憶體裝置，其中該 半導體記憶體裝置進一步包括一補償電路，其可用= 補償該反向資料觸發信號、該參考電壓或是該資料觸 發信號或是該差動放大信號中其中一者，以便讓每個 至少兩個資料觸發信號具有實質相同的延遲時間。 11. 如申請專利範圍第10項之半導體記憶體裝置，其中該 補償電路包括一可從該差動放大器電路中接收差Z 放大信號的延遲電路，該延遲電路包括一用以延遲該 差動放大信號的延遲器；至少兩個額外的切換器，用 以依照該控制信號的位準來傳輸該差動放大^號或 該經過延遲的差動放大信號’作為該等至少兩個資°料 觸發信號中其中一者。 ' 12. 如申請專利範圍第10項之半導體記憶體裝置，其中該 84944 補償電路包括一虛擬負載，其可施加於該反向資料觸 發L號、該參考電壓或該資料觸發信號中其中一者之 上。 1 3·如申請專利範圍第4項之半導體記憶體裝置，其中該 差動放大器包括至少兩個差動放大器。 1 4 ·如申請專利範圍第丨3項之半導體記憶體裝置，其中該 等至少兩個差動放大器中第一差動放大器的增益實 質上並不同於該等至少兩個差動放大器中第二差動 放大器的增益，以便讓每個該等至少兩個資料觸發信 號具有實質相同的延遲時間。 15·如申請專利範圍第13項之半導體記憶體裝置，其中該 等至少兩個差動放大器中第一差動放大器的增益實 質上等於該等至少兩個差動放大器中第二差動放大 器的增益。 16·如申請專利範圍第15項之半導體記憶體裝置，其中該 半導體記憶體裝置進一步包括一補償電路，其可用以 補償該反向資料觸發信號、該參考電壓或是該資料觸 發信號中其中一者，或是補償至少兩個不同的差動放 大信號中其中一者，以便讓每個至少兩個資料觸發信 號具有實質相同的延遲時間。 1 7·如申請專利範圍第1 6項之半導體記憶體裝置，其中該 補償電路包括一可從該差動放大器電路中接收差動 放大虎的延遲電路’该延遲電路包括一用以延遲該 差動放大信號的延遲器；至少兩個額外的切換ρ，用 84944 1222084 18. 19. 20. 21. 22. 以依照該控制信號的位準來傳輸該差動放大信號或 該、、二過延遲的差動放大信號，作為該等至少兩個資料 觸發信號中其中一者。 如申明專利範圍第丨6項之半導體記憶體裝置，其中該 補秘免路包括一虛擬負載，其可施加於該反向資料觸 發L唬、該苓考電壓或該資料觸發信號中其中一者之 上° 一種資料輸入緩衝器，其包括： 包含至少兩個切換器的差動放大器電路，其可分 別依妝控制信號的位準來傳輸一反向資料信號或一 芩考電壓；以及一差動放大器，其可接收一資料信號 以及該反向資料信號或該參考電壓，並且輸出一差動 放大信號。 如申請專利範圍第丨9項之資料輸入緩衝器，其中該資 料輸入緩衝器可運作於單模與雙模中，其中當處於該 單模中8^ ’會將參考電壓施加於該等至少兩個切換器 中的第一切換器中，而該控制信號的位準則係處於第> 一邏輯狀態；當處於該雙模中時，則會提供該反向資 料仏號給該等至少兩個切換器中的第二切換器中，而 該控制^號的位準則係處於第二邏輯狀態。 一種包含如申請專利範圍第1 9項之資料輪入缓衝器 之半導體記憶體裝置。 如申請專利範圍第21項之半導體記憶體裝置，進一步 包括一用以輸出該控制信號給該資料輸入緩衝器的 84944 1222084 ==:’可回應該控制信號經由兩條傳輸路徑將該 動：…傳輸至輸出終端作為至少兩個資料輸 入抬说。 23·如申請專利範圍第22項之 ^ ^ w己隱體裝置，該控制 电路包括一模式暫存器集，其 J用以接收一外部命令 與一位址，並且用以產生該控制 市』彳口唬，其中該控制信 號的位#可決定該I導體記憶體裝置的模式。 从如申請專利範圍第22項之半導體記憶體裝置，該控制 電路包括一包含一熔絲的熔絲電路，其中該熔絲的狀 態可決定該控制信號的位準。 25.如申請專利範圍第22項之半導體記憶體裝置，該控制 電路包括一焊接焊墊電路，其中連接至Vcc或接地的 連接情形可決定該控制信號的位準。 26·如申明專利範圍弟21項之半導體記憶體裝置，其中該 差動放大器包括一單一差動放大器。 屬 2 7 ·如申請專利範圍第2 6項之半導體記憶體裝置，其中該 半導體記憶體裝置進一步包括一補償電路，其可用以 補償該反向資料信號、該參考電壓或是該資料信號或 是該差動放大信號中其中一者，以便讓每個至少兩個 資料輸入信號具有實質相同的延遲時間。 28·如申請專利範圍第27項之半導體記憶體裝置，其中該 補償電路包括一可從該差動放大器電路中接收差動 放大信號的延遲電路，該延遲電路包括一用以延遲該 差動放大信號的延遲器；至少兩個額外的切換器，用 84944 1222084 以依照該控制信號的位準來傳輸該差動放大信號或 該經過延遲的差動放大信號，作為該等至少兩個資料 輸入信號中其中一者。 29·如申請專利範圍第27項之半導體記憶體裝置，其中該 補償電路包括一虛擬負載，其可施加於該反向資料信 號、該參考電壓或該資料信號中其中一者之上。 30·如申請專利範圍第21項之半導體記憶體裝置，其中該 差動放大器包括至少兩個差動放大器。 31.如申請專，利範圍第30項之半導體記憶體裝置，其中該 等至少兩個差動放大器中第一差動放大器的增益實 質上並不同於該等至少兩個差動放大器中第二差動 放大器的增益，以便讓每個該等至少兩個資料輸入信 號具有實質相同的延遲時間。 32·如申請專利範圍第30項之半導體記憶體裝置，其中該 等至少兩個差動放大器中第一差動放大器的增益實 質上等於該等至少兩個差動放大器中第二差動放大 器的增益。 3 3.如申請專利範圍第32項之半導體記憶體裝置，其中該 差動放大器進一步包括一補償電路，其可用以補償該 反向資料信號、該參考電壓或是該資料信號中其中一 者，或是補償至少兩個不同的差動放大信號中其中一 者，以便讓每個至少兩個資料輸入信號具有實質相同 的延遲時間。 34.如申請專利範圍第33項之半導體記憶體裝置，其中該 84944 1222084 補償電路包括一可從該差動放大器電路中接收差動 放大信號的延遲電路，該延遲電路包括一用以延遲該 差動放大信號的延遲器；至少兩個額外的切換器，用 以依照該控制信號的位準來傳輸該差動放大信號或 該經過延遲的差動放大信號，作為該等至少兩個資料 輸入信號中其中一者。 35·如申請專利範圍第33項之半導體記憶體裝置，其中該 補償電路包括一虛擬負載，其可施加於該反向資料信 號、該參考電壓或該資料信號中其中一者之上。 3 6 · —種半導體記憶體裝置，其包括： 匕含至少兩個切換器的資料輸入緩衝 別依照控制信號的位準來傳輸一反向資料信號或 爹考电壓，以及差動放大器，其可接收一資料信號 以及該反向資料信號或該參考電壓，並且回應該控制 信號來輸出一差動放大資料輸入信號； 一包含至少兩個切換器的資料觸發輸入緩衝器，其 可分別依照該控制信號的位準來傳輸一反向資料觸 發信號或-參考電壓；以及一差動放大器，其可接收 -資料觸發信號以及該反向資料觸發信號或該參考 電壓’並且回應該控制信號來輸出—差動放大資料觸 發信號； 給該資料輸入緩 以及 一控制電路，用以輸出該控制信號 衝器11以及該資料觸發輸入緩衝器； 84944 1222084 :用以從該資料輸人緩衝器接收該f料輪人信號 的貫料寫入電& ’以丨回應該資料觸發信冑的上升緣 將該資料輸入信號之偶數編號資料寫入第一問中，以 及回應該資料觸發信號的下降緣將該資料輸入信^ 之奇數編號資料寫入第二閂中。 37·如申請專利範圍第36項之半導體記憶體裝置，其中該 第一閂包括交替排列的複數個閂以及複數個切換器。 38·如申請專利範圍第37項之半導體記憶體裝置，其中該 等複數個切換器係被設計成於該資料觸發信號之反 向信號的前緣與下降緣處被觸發。 39·如申請專利範圍第38項之半導體記憶體裝置，其中一 第一切換器會接收該資料輸入缓衝器之輸出信號之 偶數編號資料，並且將該輸出信號之偶數編號資料傳 輸給該等複數個閂中的第一閂。 40·如申請專利範圍第36項之半導體記憶體裝置，其中該 第二閂包括交替排列的複數個問以及複數個切換器。 41·如申請專利範圍第4〇項之半導體記憶體裝置’其中該 等複數個切換器係被設計成於該資料觸發^號之反 向信號的前緣與下降緣處被觸發。 42·如申請專利範圍第41項之半導體記憶體裝置，其中一 第一切換器會接收該資料輸入缓衝器之輸出信號之 奇數編號資料，並且將該輸出信號之奇數編號資料傳 輸給該等複數個閂中的第一閂。 84944 43. 1222084 一種用以控制一半導體記憶體裝置之傳輸延遲時間 之方法，其包括： 依妝一控制信號的位準分別接收一反向資料觸發 "ί吕號或一參考電壓； 、 接收一資料觸發信號；以及 大且輸出至少兩個不同的差動放大資料觸發信 44.如申月專利軌圍第43項之方法，其中處於該單模甲時 ，會接收到該參考電壓而且該控制信號的位準係處於 第2輯狀態；處於該雙模中時’會接收到該反向資 號而且該控制信號的位準則係處於第二邏 輯狀悲。 45·如申請專利範圍第44項 貝<万决，其中可從一外部信號 源接收該控制信號。 46·如申請專利範圍第44項之方法，進一步包括·· 接收一外部命令與一位址，並且產生該控制信號， 其中4控制仏號的位準可決定該半導體記憶體裝置 的作業模式。 47· —種用以控制一半導體記憶體裝置之傳輸延遲時間 之方法，其包括： 依照一控制信號的位準分別接收一反向資料信號 或一參考電壓； 接收一資料輸入信號；以及 放大且輸出一差動放大資料輸入信號。 84944