JP2024524788A - 受信回路及びメモリ - Google Patents

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Abstract

本開示は、受信回路及びメモリを提供し、該受信回路は、第１入力信号と第２入力信号とを受信し、第１入力信号と第２入力信号とを比較し、第１出力信号と第２出力信号とを出力するように構成される入力バッファであって、差分モードで第１入力信号と第２入力信号はそれぞれ第１信号と第２信号であり、シングルエンドモードで第１入力信号は第１信号と第２信号とのうちの１つであり、第２入力信号は参照電圧信号であり、第１信号と第２信号は相補的である、入力バッファと、第１出力信号と第２出力信号とを受信し、第１出力信号と第２出力信号との電圧差を増幅し、第１内部信号と第２内部信号とを出力するように構成される変換モジュールと、を含む。

Description

（関連出願への相互参照）
本開示は、出願番号が２０２２１０６２３０９７．６であり、出願日が２０２２年０６月０１日であり、出願名称が「受信回路及びメモリ」である中国特許出願に基づいて提出され、該中国特許出願の優先権を主張し、該中国特許出願の全ての内容が参照により本開示に組み込まれる。
本開示は、受信回路及びメモリに関するが、これらに限定されない。
動的ランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、コンピュータで一般的に使用される半導体記憶装置であり、多くの重複したメモリセルから構成される。各メモリセルは通常、コンデンサとトランジスタを含み、トランジスタは、ゲートがワードラインに接続され、ドレインがビットラインに接続され、ソースがコンデンサに接続され、ワードライン上の電圧信号はトランジスタのオン又はオフを制御することができ、さらにビットラインによりコンデンサに記憶されるデータ情報を読み出し、又はビットラインによりデータ情報をコンデンサに書き込んでストレージを行う。
ＤＲＡＭは、２倍レート動的ランダムメモリ（ＤＤＲ：Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）、ＧＤＤＲ（Ｇｒａｐｈｉｃｓ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）動的ランダムメモリ、低消費電力２倍レート動的ランダムメモリ（ＬＰＤＤＲ：Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）を含むことができる。ＤＲＡＭの応用分野がますます多くなるにつれて、例えばＤＲＡＭがモバイル分野にますます応用され、ユーザのＤＲＡＭ消費電力指標に対する要求はますます高くなる。
以下は、本開示で詳細に説明される主題に対する概要である。本概要は、特許請求の範囲の保護範囲を制限するためのものではない。
本開示は、受信回路及びメモリを提供する。
本開示の第１態様は、受信回路を提供し、該受信回路は、第１入力信号と第２入力信号とを受信し、前記第１入力信号と前記第２入力信号とを比較し、第１出力信号と第２出力信号とを出力するように構成される入力バッファであって、差分モードで前記第１入力信号と前記第２入力信号はそれぞれ第１信号と第２信号であり、シングルエンドモードで前記第１入力信号は前記第１信号と前記第２信号とのうちの１つであり、前記第２入力信号は参照電圧信号であり、前記第１信号と前記第２信号は相補的である、入力バッファと、前記第１出力信号と前記第２出力信号とを受信し、前記第１出力信号と前記第２出力信号との電圧差を増幅し、第１内部信号と第２内部信号とを出力するように構成される変換モジュールと、を含む。
前記受信回路は、さらに、オリジナル第１信号、オリジナル第２信号及びオリジナル参照電圧信号を受信する選択モジュールを含み、前記選択モジュールは、モード選択信号に応答して、前記入力バッファに前記第１入力信号及び前記第２入力信号を供給するように構成され、ここで、前記モード選択信号は、前記シングルエンドモード又は前記差分モードを表すために使用され、前記第１信号は前記オリジナル第１信号に対応し、前記第２信号は前記オリジナル第２信号に対応し、前記オリジナル参照電圧信号は前記参照電圧信号に対応する。
前記選択モジュールは、第１選択ユニットと第２選択ユニットとを含み、前記第１選択ユニットと前記第２選択ユニットとのうちの１つは、前記オリジナル第１信号及び前記オリジナル参照電圧信号を受信し、もう１つは、前記オリジナル第２信号及び前記オリジナル参照電圧信号を受信し、前記シングルエンドモードで、前記第１選択ユニットと前記第２選択ユニットとのうちの１つは前記モード選択信号に応答して前記第１信号又は前記第２信号を出力し、もう１つは前記モード選択信号に応答して前記参照電圧信号を出力し、前記差分モードで、前記第１選択ユニットと前記第２選択ユニットとのうちの１つは前記モード選択信号に応答して前記第１信号を出力し、もう１つは前記モード選択信号に応答して前記第２信号を出力する。
前記入力バッファは、バイアス電圧信号に応答して第１ノードに電流を供給するように構成される電流制御モジュールと、入力モジュールと、前記入力モジュールに接続される負荷モジュールとを含み、前記入力モジュールは前記第１ノードに接続され、前記入力モジュールは第２ノード及び第３ノードを介して前記負荷モジュールに接続され、ここで、前記入力モジュールは、前記第１入力信号及び前記第２入力信号を受信し、前記第２ノードは前記第１出力信号を出力し、前記第３ノードは前記第２出力信号を出力する。
前記電流制御モジュールは、前記バイアス電圧信号に応答して、前記シングルエンドモードで前記第１ノードに供給される電流が前記差分モードで前記第１ノードに供給される電流よりも小さくなるように、前記第１ノードに供給される電流を調整するように構成される。
前記電流制御モジュールは、前記第１ノードに接続され、前記バイアス電圧信号に応答して導通して前記第１ノードに第１電流を供給するように構成される第１制御ユニットと、前記第１ノードに接続され、制御信号及び前記バイアス電圧信号に応答して導通して前記第１ノードに第２電流を供給するように構成される第２制御ユニットと、を含み、ここで、前記シングルエンドモードで前記第１制御ユニットが導通し、且つ前記第２制御ユニットが導通せず、前記差分モードで前記第１制御ユニット及び前記第２制御ユニットがいずれも導通する。
前記第１制御ユニットは、第１ＰＭＯＳ（Ｐ－ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、第２ＰＭＯＳトランジスタ及び第３ＰＭＯＳトランジスタを含み、前記第１ＰＭＯＳトランジスタのゲートがイネーブル信号を受信し、前記第１ＰＭＯＳトランジスタのソースが電源電圧に接続され、前記第２ＰＭＯＳトランジスタのソース及び前記第３ＰＭＯＳトランジスタのソースがいずれも前記第１ＰＭＯＳトランジスタのドレインに接続され、前記第２ＰＭＯＳトランジスタのドレイン及び前記第３ＰＭＯＳトランジスタのドレインがいずれも前記第１ノードに接続され、前記第２ＰＭＯＳトランジスタのゲート及び前記第３ＰＭＯＳトランジスタのゲートがいずれも前記バイアス電圧信号を受信する。
前記第２制御ユニットは、第４ＰＭＯＳトランジスタ、第５ＰＭＯＳトランジスタ及び第６ＰＭＯＳトランジスタを含み、前記第４ＰＭＯＳトランジスタのゲートが前記制御信号を受信し、前記第４ＰＭＯＳトランジスタのソースが電源電圧に接続され、前記第５ＰＭＯＳトランジスタのソース及び前記第６ＰＭＯＳトランジスタのソースがいずれも前記第４ＰＭＯＳトランジスタのドレインに接続され、前記第５ＰＭＯＳトランジスタのドレイン及び前記第６ＰＭＯＳトランジスタのドレインがいずれも前記第１ノードに接続され、前記第５ＰＭＯＳトランジスタのゲート及び前記第６ＰＭＯＳトランジスタのゲートがいずれも前記バイアス電圧信号を受信する。
前記入力モジュールは、第７ＰＭＯＳトランジスタと第８ＰＭＯＳトランジスタとを含み、前記第７ＰＭＯＳトランジスタのゲートが前記第１入力信号を受信し、前記第７ＰＭＯＳトランジスタのソースが前記第１ノードに接続され、前記第７ＰＭＯＳトランジスタのドレインが前記第２ノードに接続され、前記第８ＰＭＯＳトランジスタのゲートが前記第２入力信号を受信し、前記第８ＰＭＯＳトランジスタのソースが前記第１ノードに接続され、前記第８ＰＭＯＳトランジスタのドレインが前記第３ノードに接続される。
前記負荷モジュールは、第１負荷ユニットと第２負荷ユニットとを含み、前記第１負荷ユニットは、前記第２ノードと接地端との間に接続され、前記シングルエンドモードでの前記第１負荷ユニットの等価抵抗値が前記差分モードでの前記第１負荷ユニットの等価抵抗値よりも大きくなるように構成され、前記第２負荷ユニットは、前記第３ノードと接地端との間に接続され、前記シングルエンドモードでの前記第２負荷ユニットの等価抵抗値が前記差分モードでの前記第２負荷ユニットの等価抵抗値よりも大きくなるように構成される。
前記第１負荷ユニットは、前記第２ノードと第４ノードとの間に接続される第１抵抗と、第１調整可能な負荷と、を含み、前記第１調整可能な負荷は、前記第４ノードと前記接地端との間に接続され、調整信号に応答して第１調整可能な負荷の等価抵抗値を調整し、前記シングルエンドモードでの前記第１調整可能な負荷の等価抵抗値が前記差分モードでの前記第１調整可能な負荷の等価抵抗値よりも大きくなるように構成され、前記第２負荷ユニットは、前記第３ノードと第５ノードとの間に接続される第２抵抗と、第２調整可能な負荷と、を含み、前記第２調整可能な負荷は、前記第５ノードと前記接地端との間に接続され、前記調整信号に応答して第２調整可能な負荷の等価抵抗値を調整し、前記シングルエンドモードでの前記第２調整可能な負荷の等価抵抗値が前記差分モードでの前記第２調整可能な負荷の等価抵抗値よりも大きくなるように構成される。
前記第１調整可能な負荷は、前記第４ノードと接地端との間に接続される第３抵抗と、第１ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、を含み、前記第１ＭＯＳトランジスタの第１端が前記第４ノードに接続され、前記第１ＭＯＳトランジスタの第２端が前記接地端に接続され、前記第１ＭＯＳトランジスタの制御端が前記調整信号を受信し、ここで、前記シングルエンドモードで、前記第１ＭＯＳトランジスタは前記調整信号に応答してカットオフし、前記差分モードで、前記第１ＭＯＳトランジスタは前記調整信号に応答して導通する。
前記第２調整可能な負荷は、前記第５ノードと前記接地端との間に接続される第４抵抗と、第２ＭＯＳトランジスタと、を含み、前記第２ＭＯＳトランジスタの第１端が前記第５ノードに接続され、前記第２ＭＯＳトランジスタの第２端が前記接地端に接続され、前記第２ＭＯＳトランジスタの制御端が前記調整信号を受信し、ここで、前記シングルエンドモードで、前記第２ＭＯＳトランジスタは前記調整信号に応答してカットオフし、前記差分モードで、前記第２ＭＯＳトランジスタは前記調整信号に応答して導通する。
前記変換モジュールは、前記第１出力信号と前記第２出力信号との電圧差を増幅するように構成される増幅ユニットと、前記増幅ユニットによって増幅された前記第１出力信号及び前記第２出力信号に対してレベル論理変換を行い、前記第１内部信号及び前記第２内部信号を出力するように構成される変換ユニットと、を含む。
前記増幅ユニットは、さらに、前記シングルエンドモードでの第１動作電流が前記差分モードでの第１動作電流よりも小さくなるように、第１バイアス信号に応答して前記増幅ユニットの第１動作電流を調整するように構成される。
前記変換ユニットは、さらに、前記シングルエンドモードでの第２動作電流が前記差分モードでの第２動作電流よりも小さくなるように、第２バイアス信号に応答して前記変換ユニットの第２動作電流を調整するように構成される。
本開示の第２態様は、メモリを提供し、該メモリは、第１態様に記載の受信回路を含む。
本開示の実施例によって提供される受信回路及びメモリでは、入力バッファは第１信号と第２信号の両方を利用して差分モードに応用されてもよく、第１信号と第２信号とのうちの１つ、及び参照電圧信号を利用してシングルエンドモードに応用されてもよく、即ち、同じ入力バッファは差分モードに応用されてもよく、シングルエンドモードに応用されてもよく、受信回路の複雑さを低減させ、受信回路のレイアウト面積を低減させるのに有利である。また、シングルエンドモードで、入力バッファは第１信号と第２信号とのうちの１つのみを受信し、ほかに受信した信号が参照電圧信号であり、受信回路における動作電流を低減させることができ、それによって受信回路の消費電力を低減させるのに有利である。
図面と詳細な記述を閲読及び理解した後、他の態様を理解することができる。
本開示の実施例による受信回路の機能ブロック図である。 受信回路の機能ブロック図である。 本開示の実施例による受信回路の他の４つの機能ブロック図である。 本開示の実施例による受信回路の他の４つの機能ブロック図である。 本開示の実施例による受信回路の他の４つの機能ブロック図である。 本開示の実施例による受信回路の他の４つの機能ブロック図である。 本開示の実施例による受信回路における入力バッファの２つの回路構造の概略図である。 本開示の実施例による受信回路における入力バッファの２つの回路構造の概略図である。 本開示の実施例による受信回路における負荷モジュールの３つの回路構造の概略図である。 本開示の実施例による受信回路における負荷モジュールの３つの回路構造の概略図である。 本開示の実施例による受信回路における負荷モジュールの３つの回路構造の概略図である。
明細書に組み込まれて明細書の一部を構成する図面は、本開示の実施例を示し、記述と共に本開示の実施例の原理を解釈するために用いられる。これらの図面では、類似の図面符号は類似の要素を表すために使用される。以上に説明される図面は、全ての実施例ではなく、本開示のいくつかの実施例である。当業者にとっては、創造的な労働を払わずに、これらの図面に基づいて他の図面を得ることができる。
以下に本開示の実施例における図面を参照しながら本開示の実施例における技術案を明確かつ完全に説明し、明らかに、説明される実施例は本開示の実施例の一部に過ぎず、全ての実施例ではない。本開示の実施例に基づいて、当業者が創造的な労働を払うことなく得られた他の全ての実施例は、いずれも本開示の保護範囲に属する。衝突しない場合に、本開示における実施例及び実施例における特徴は互いに組み合わせることができることを説明すべきである。
分析により、受信回路は実際の必要に応じて差分モード又はシングルエンドモードで動作することが分かったが、受信回路は差分モードとシングルエンドモードに対して単独のクロック経路をそれぞれ創立し、即ち、差分モードで受信回路が受信したクロック信号とシングルエンドモードで受信回路が受信したクロック信号とは異なるクロック経路を使用する。
図２を参照すると、図２は受信回路の機能ブロック図であり、受信回路は２つの入力バッファ及び１つの変換モジュール１３を含み、該２つの入力バッファは、１つが差分入力バッファ１１であり、１つがシングルエンド入力バッファ１２である。受信回路が差分モードで動作する場合、差分入力バッファ１１は動作状態にあり、このときシングルエンド入力バッファ１２は非動作状態にあり、差分入力バッファ１１は第１クロック経路を介して第１入力信号Ｄｑｓ＿ｔと第２入力信号Ｄｑｓ＿ｃを受信し、変換モジュール１３に出力し、変換モジュール１３によって第１内部信号Ｄｑｓｔと第２内部信号Ｄｑｓｃを出力する。受信回路がシングルエンドモードで動作する場合、シングルエンド入力バッファ１２は動作状態にあり、このとき差分入力バッファ１１は非動作状態にあり、シングルエンド入力バッファ１２は第２クロック経路を介して第１入力信号Ｄｑｓ＿ｔ又は第２入力信号Ｄｑｓ＿ｃのうちの１つ、及び参照電圧信号ｖｒｅｆを受信し、変換モジュール１３に出力し、変換モジュール１３によって第１内部信号Ｄｑｓｔと第２内部信号Ｄｑｓｃを出力する。
以上から分かるように、差分入力バッファ１１が第１入力信号Ｄｑｓ＿ｔと第２入力信号Ｄｑｓ＿ｃを受信するときに用いられるのは第１クロック経路であり、シングルエンド入力バッファ１２が第１入力信号Ｄｑｓ＿ｔ又は第２入力信号Ｄｑｓ＿ｃのうちの１つを受信するときに用いられるのは第２クロック経路であり、第１クロック経路は第２クロック経路と異なり、このようにして、受信回路が差分モードとシングルエンドモードとの間に切り替えられる場合、第１クロック経路と第２クロック経路との間に干渉が存在するため、入力バッファによって受信される第１入力信号Ｄｑｓ＿ｔ及び／又は第２入力信号Ｄｑｓ＿ｃ信号にグリッチが発生し、変換モジュール１３によって出力される第１内部信号Ｄｑｓｔと第２内部信号Ｄｑｓｃの正確度を低減させる。また、受信回路に２種類の入力バッファが設計されることは、受信回路のレイアウトを簡略化するのに不利であり、そして受信回路の複雑さを増加させ、受信回路全体の消費電力を節約するのにも不利である。
本開示の実施例は、受信回路及びメモリを提供し、受信回路では、入力バッファが第１信号と第２信号の両方を利用して差分モードで動作してもよく、第１信号と第２信号とのうちの１つ、及び参照電圧信号を利用してシングルエンドモードで動作してもよく、即ち、同じ入力バッファは差分モードに応用されてもよく、シングルエンドモードに応用されてもよく、受信回路の複雑さを低減させ、受信回路のレイアウト面積を低減させるのに有利である。また、シングルエンドモードで、入力バッファは第１信号と第２信号とのうちの１つのみを受信し、ほかに受信した信号が参照電圧信号であり、受信回路における動作電流を低減させることができ、それによって受信回路の消費電力を低減させるのに有利である。
本開示の実施例は、受信回路を提供し、以下に図面を参照ながら本開示の実施例によって提供される受信回路を詳細に説明する。図１、図３～図６は本開示の実施例による受信回路の５つの機能ブロック図である。図７～図８は本開示の実施例による受信回路における入力バッファの２つの回路構造の概略図である。図９～図１１は本開示の実施例による受信回路における負荷モジュールの３つの回路構造の概略図である。
図１及び図３を参照すると、受信回路は入力バッファ１０１と変換モジュール１０２を含み、入力バッファ１０１は、第１入力信号ｉｎｐｕｔ１と第２入力信号ｉｎｐｕｔ２とを受信し、第１入力信号ｉｎｐｕｔ１と第２入力信号ｉｎｐｕｔ２とを比較し、第１出力信号ｏｕｔ１＿ｐと第２出力信号ｏｕｔ１＿ｎとを出力するように構成され、ここで、差分モードで第１入力信号ｉｎｐｕｔ１と第２入力信号ｉｎｐｕｔ２はそれぞれ第１信号Ｉｎ１と第２信号Ｉｎ２であり、シングルエンドモードで第１入力信号ｉｎｐｕｔ１は第１信号Ｉｎ１と第２信号Ｉｎ２とのうちの１つであり、第２入力信号ｉｎｐｕｔ２は参照電圧信号ｖｒｅｆであり、第１信号Ｉｎ１と第２信号Ｉｎ２は相補的であり、変換モジュール１０２は、第１出力信号ｏｕｔ１＿ｐと第２出力信号ｏｕｔ１＿ｎとを受信し、第１出力信号ｏｕｔ１＿ｐと第２出力信号ｏｕｔ１＿ｎとの電圧差を増幅し、第１内部信号ｏｕｔ２＿ｐと第２内部信号ｏｕｔ２＿ｎとを出力するように構成される。
以上から分かるように、本開示の実施例に提供される受信回路では、差分モードにもシングルエンドモードにも応用可能な入力バッファ１０１が設計され、受信回路の複雑さを低減させ、受信回路のレイアウト面積を低減させるのに有利である一方、入力バッファ１０１は、差分モードとシングルエンドモードで同じ伝送経路を介して第１入力信号ｉｎｐｕｔ１と第２入力信号ｉｎｐｕｔ２を受信し、受信回路が差分モードとシングルエンドモードとの間に切り替えられるときに第１入力信号ｉｎｐｕｔ１と第２入力信号ｉｎｐｕｔ２が受ける干渉を低減させるのに有利であり、変換モジュール１０２によって出力される第１内部信号ｏｕｔ２＿ｐ及び第２内部信号ｏｕｔ２＿ｎの正確性を向上させ、また、受信回路の複雑さを簡略化し、１つの入力バッファ１０１のみを使用するのは、受信回路の動作電流を低減させるのに有利であり、それによって受信回路全体の消費電力を低減させるのに有利である。
いくつかの実施例では、第１信号Ｉｎ１及び第２信号Ｉｎ２は、それぞれクロック信号及び相補クロック信号であってもよい。受信回路は差分モードで動作する場合、より良い性能を取得するように、通常より高い周波数の信号を受信するために使用される。受信回路はシングルエンドモードで動作する場合、電力消費を節約するように、周波数が比較的低い１つのクロック信号のみを受信し、参照電圧信号ｖｒｅｆを受信し、比較的低い周波数の操作のために使用される。
いくつかの実施例では、図５を参照すると、入力バッファ１０１は、バイアス電圧信号ｂｉａｓ０に応答して第１ノードｎｅｔ１に電流を供給するように構成される電流制御モジュール１１１、入力モジュール１１２及び入力モジュール１１２に接続される負荷モジュール１１３を含むことができ、入力モジュール１１２は第１ノードｎｅｔ１に接続され、入力モジュール１１２は第２ノードｎｅｔ２及び第３ノードｎｅｔ３を介して負荷モジュール１１３に接続され、ここで、入力モジュール１１２は、第１入力信号ｉｎｐｕｔ１及び第２入力信号ｉｎｐｕｔ２を受信し、第２ノードｎｅｔ２は第１出力信号ｏｕｔ１＿ｐ（図１を参照する）を出力し、第３ノードｎｅｔ３は第２出力信号ｏｕｔ１＿ｎ（図１を参照する）を出力する。
いくつかの実施例では、引き続き図５を参照すると、電流制御モジュール１１１は、シングルエンドモードで第１ノードｎｅｔ１に供給される電流が差分モードで第１ノードｎｅｔ１に供給される電流よりも小さくなるように、バイアス電圧信号ｂｉａｓ０に応答して第１ノードｎｅｔ１に供給される電流を調整するように構成されてもよい。このようにして、受信回路におけるシングルエンドモードでの動作電流を低減させるのに有利であり、それによって受信回路全体の消費電力を低減させる。
一例では、図７を参照すると、電流制御モジュール１１１は、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２及び第３ＰＭＯＳトランジスタＭＰ３を含むことができ、第１ＰＭＯＳトランジスタＭＰ１のゲートがイネーブル信号ＥｎＮを受信し、第１ＰＭＯＳトランジスタＭＰ１のソースが電源電圧Ｖｃｃｌに接続され、第２ＰＭＯＳトランジスタＭＰ２のソース及び第３ＰＭＯＳトランジスタＭＰ３のソースはいずれも第１ＰＭＯＳトランジスタＭＰ１のドレインに接続され、第２ＰＭＯＳトランジスタＭＰ２のドレイン及び第３ＰＭＯＳトランジスタＭＰ３のドレインはいずれも第１ノードｎｅｔ１に接続され、第２ＰＭＯＳトランジスタＭＰ２のゲート及び第３ＰＭＯＳトランジスタＭＰ３のゲートはいずれもバイアス電圧信号ｂｉａｓ０を受信する。このようにして、イネーブル信号ＥｎＮは入力バッファ１０１が動作するか否かのメインスイッチとすることができ、例えば、イネーブル信号ＥｎＮをローレベルに制御する場合、第１ＰＭＯＳトランジスタＭＰ１が導通するため、入力バッファ１０１が動作可能になる。イネーブル信号ＥｎＮをハイレベルに制御する場合、第１ＰＭＯＳトランジスタＭＰ１はカットオフし、このときバイアス電圧信号ｂｉａｓ０がハイレベルであってもローレベルであっても、入力バッファ１０１には電流通路がなく、即ち入力バッファ１０１は動作しない。
また、バイアス電圧信号ｂｉａｓ０のレベル値を制御することで第２ＰＭＯＳトランジスタＭＰ２及び第３ＰＭＯＳトランジスタＭＰ３の導通度を調整し、それによって、電流制御モジュール１１１によってシングルエンドモードで第１ノードｎｅｔ１に供給される電流を差分モードで第１ノードｎｅｔ１に供給される電流よりも小さくするのに有利である。例えば、差分モードで、バイアス電圧信号ｂｉａｓ０を第１レベル値に制御し、シングルエンドモードで、バイアス電圧信号ｂｉａｓ０を第２レベル値に制御し、第２レベル値が第１レベル値よりも大きく、このようにして、第２ＰＭＯＳトランジスタＭＰ２と第３ＰＭＯＳトランジスタＭＰ３の差分モードでの導通度は、シングルエンドモードでの導通度よりも大きいため、差分モードでの第１ノードｎｅｔ１における電流はシングルエンドモードでの第１ノードｎｅｔ１における電流よりも大きくなる。
いくつかの実施例では、図８を参照すると、電流制御モジュール１１１は、第１制御ユニット１１１１と第２制御ユニット１１１２とを含むことができ、第１制御ユニット１１１１は、第１ノードｎｅｔ１に接続され、バイアス電圧信号ｂｉａｓ０に応答して導通して第１ノードｎｅｔ１に第１電流を供給するように構成され、第２制御ユニット１１１２は、第１ノードｎｅｔ１に接続され、制御信号ＳｅＥｎ及びバイアス電圧信号ｂｉａｓ０に応答して導通して第１ノードｎｅｔ１に第２電流を供給するように構成される。ここで、シングルエンドモードで第１制御ユニット１１１１が導通し、且つ第２制御ユニット１１１２が導通せず、差分モードで第１制御ユニット１１１１及び第２制御ユニット１１１２がいずれも導通する。以上から分かるように、シングルエンドモードで、第１制御ユニット１１１１という１本の電流通路のみが導通して第１ノードｎｅｔ１に電流を供給し、即ち、第１ノードｎｅｔ１における電流は第１電流であり、差分モードで、第１制御ユニット１１１１と第２制御ユニット１１１２という２本の並列電流通路が導通して第１ノードｎｅｔ１に電流を供給し、即ち、第１ノードｎｅｔ１における電流は第１電流と第２電流の和であるため、シングルエンドモードでの第１ノードｎｅｔ１における電流は差分モードでの第１ノードｎｅｔ１における電流よりも小さい。
いくつかの実施例では、引き続き図８を参照すると、第１制御ユニット１１１１は、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２及び第３ＰＭＯＳトランジスタＭＰ３を含むことができ、第１ＰＭＯＳトランジスタＭＰ１のゲートがイネーブル信号ＥｎＮを受信し、第１ＰＭＯＳトランジスタＭＰ１のソースが電源電圧Ｖｃｃｌに接続され、第２ＰＭＯＳトランジスタＭＰ２のソース及び第３ＰＭＯＳトランジスタＭＰ３のソースがいずれも第１ＰＭＯＳトランジスタＭＰ１のドレインに接続され、第２ＰＭＯＳトランジスタＭＰ２のドレイン及び第３ＰＭＯＳトランジスタＭＰ３のドレインがいずれも第１ノードｎｅｔ１に接続され、第２ＰＭＯＳトランジスタＭＰ２のゲート及び第３ＰＭＯＳトランジスタＭＰ３のゲートがいずれもバイアス電圧信号ｂｉａｓ０を受信する。ここで、イネーブル信号ＥｎＮは第１制御ユニット１１１１が動作するか否かのメインスイッチとすることができ、例えば、イネーブル信号ＥｎＮをローレベルに制御する場合、第１ＰＭＯＳトランジスタＭＰ１が導通するため、第１制御ユニット１１１１が動作可能になる。イネーブル信号ＥｎＮをハイレベルに制御する場合、第１ＰＭＯＳトランジスタＭＰ１はカットオフし、このときバイアス電圧信号ｂｉａｓ０がハイレベルであってもローレベルであっても、第１制御ユニット１１１１には電流通路がなく、即ち第１制御ユニット１１１１は動作しない。
ここで、引き続き図８を参照すると、第２制御ユニット１１１２は、第４ＰＭＯＳトランジスタＭＰ４、第５ＰＭＯＳトランジスタＭＰ５及び第６ＰＭＯＳトランジスタＭＰ６を含むことができ、第４ＰＭＯＳトランジスタＭＰ４のゲートが制御信号ＳｅＥｎを受信し、第４ＰＭＯＳトランジスタＭＰ４のソースが電源電圧Ｖｃｃｌに接続され、第５ＰＭＯＳトランジスタＭＰ５のソース及び第６ＰＭＯＳトランジスタＭＰ６のソースはいずれも第４ＰＭＯＳトランジスタＭＰ４のドレインに接続され、第５ＰＭＯＳトランジスタＭＰ５のドレイン及び第６ＰＭＯＳトランジスタＭＰ６のドレインはいずれも第１ノードｎｅｔ１に接続され、第５ＰＭＯＳトランジスタＭＰ５のゲート及び第６ＰＭＯＳトランジスタＭＰ６のゲートはいずれもバイアス電圧信号ｂｉａｓ０を受信する。
一例では、シングルエンドモードで、イネーブル信号ＥｎＮがローレベルであるため、第１ＰＭＯＳトランジスタＭＰ１は導通し、バイアス電圧信号ｂｉａｓ０は第２ＰＭＯＳトランジスタＭＰ２及び第３ＰＭＯＳトランジスタＭＰ３をオンにすることができるレベル値にあり、バイアス電圧信号ｂｉａｓ０のレベル値の大きさを調整することで、第２ＰＭＯＳトランジスタＭＰ２及び第３ＰＭＯＳトランジスタＭＰ３を流れる電流の大きさを制御するように、第２ＰＭＯＳトランジスタＭＰ２及び第３ＰＭＯＳトランジスタＭＰ３の導通度を制御することができ、制御信号ＳｅＥｎがハイレベルであるため、第４ＰＭＯＳトランジスタＭＰ４がオフ状態になると、バイアス電圧信号ｂｉａｓ０のレベル値がいくらであっても、第５ＰＭＯＳトランジスタＭＰ５及び第６ＰＭＯＳトランジスタＭＰ６に電流が通っておらず、即ち第２制御ユニット１１１２は導通せず、第１ノードｎｅｔ１における電流は第１制御ユニット１１１１のみによって供給される。差分モードで、イネーブル信号ＥｎＮがローレベルであるため、第１ＰＭＯＳトランジスタＭＰ１は導通し、バイアス電圧信号ｂｉａｓ０は第２ＰＭＯＳトランジスタＭＰ２及び第３ＰＭＯＳトランジスタＭＰ３をオンにすることができるレベル値にあり、バイアス電圧信号ｂｉａｓ０のレベル値の大きさを調整することで、第２ＰＭＯＳトランジスタＭＰ２及び第３ＰＭＯＳトランジスタＭＰ３を流れる電流の大きさを制御するように、第２ＰＭＯＳトランジスタＭＰ２及び第３ＰＭＯＳトランジスタＭＰ３の導通度を制御することができ、制御信号ＳｅＥｎもローレベルであるため、第４ＰＭＯＳトランジスタＭＰ４は導通し、バイアス電圧信号ｂｉａｓ０も第５ＰＭＯＳトランジスタＭＰ５及び第６ＰＭＯＳトランジスタＭＰ６をオンにすることができるレベル値にあり、バイアス電圧信号ｂｉａｓ０のレベル値の大きさを調整することで、第５ＰＭＯＳトランジスタＭＰ５及び第６ＰＭＯＳトランジスタＭＰ６を流れる電流の大きさを制御するように、第５ＰＭＯＳトランジスタＭＰ５及び第６ＰＭＯＳトランジスタＭＰ６の導通度を制御することができ、即ち、第１制御ユニット１１１１及び第２制御ユニット１１１２はいずれも導通し、第１ノードｎｅｔ１における電流は第１電流と第２電流の和である。
いくつかの実施例では、図７及び図８を参照すると、入力モジュール１１２は、第７ＰＭＯＳトランジスタＭＰ７と第８ＰＭＯＳトランジスタＭＰ８とを含むことができ、第７ＰＭＯＳトランジスタＭＰ７のゲートが第１入力信号ｉｎｐｕｔ１を受信し、第７ＰＭＯＳトランジスタＭＰ７のソースが第１ノードｎｅｔ１に接続され、第７ＰＭＯＳトランジスタＭＰ７のドレインが第２ノードｎｅｔ２に接続され、第８ＰＭＯＳトランジスタＭＰ８のゲートが第２入力信号ｉｎｐｕｔ２を受信し、第８ＰＭＯＳトランジスタＭＰ８のソースが第１ノードｎｅｔ１に接続され、第８ＰＭＯＳトランジスタＭＰ８のドレインが第３ノードｎｅｔ３に接続される。
説明すべきこととして、第１入力信号ｉｎｐｕｔ１と第２入力信号ｉｎｐｕｔ２とのレベル値の変化は同期しないため、第１入力信号ｉｎｐｕｔ１を受信する第７ＰＭＯＳトランジスタＭＰ７の導通時刻は、第２入力信号ｉｎｐｕｔ２を受信する第８ＰＭＯＳトランジスタＭＰ８の導通時刻と異なり、しかも同じ時刻において、第７ＰＭＯＳトランジスタＭＰ７の導通度は第８ＰＭＯＳトランジスタＭＰ８の導通度と異なる。理解可能なこととして、第７ＰＭＯＳトランジスタＭＰ７の導通度が第８ＰＭＯＳトランジスタＭＰ８の導通度と異なることに基づいて、第７ＰＭＯＳトランジスタＭＰ７と第８ＰＭＯＳトランジスタＭＰ８の第１ノードｎｅｔ１における電流に対する分流能力も異なるため、第２ノードｎｅｔ２における電圧は第３ノードｎｅｔ３における電圧と異なる。
一例では、第１入力信号ｉｎｐｕｔ１のレベル値が第２入力信号ｉｎｐｕｔ２のレベル値よりも高い場合、第８ＰＭＯＳトランジスタＭＰ８の導通度は第７ＰＭＯＳトランジスタＭＰ７の導通度よりも大きいため、第１ノードｎｅｔ１における電流は第８ＰＭＯＳトランジスタＭＰ８のある通路により多く流入し、第３ノードｎｅｔ３における電流は第２ノードｎｅｔ２における電流より大きく、第３ノードｎｅｔ３における電圧は第２ノードｎｅｔ２における電圧よりも高く、それによって第３ノードｎｅｔ３によって出力される第２出力信号ｏｕｔ１＿ｎのレベル値は高く、第２ノードｎｅｔ２によって出力される第１出力信号ｏｕｔ１＿ｐのレベル値は低く、即ち第１出力信号ｏｕｔ１＿ｐと第２出力信号ｏｕｔ１＿ｎは相補になる。
いくつかの実施例では、図７及び図８を参照すると、負荷モジュール１１３は、第１負荷ユニット１１３１と第２負荷ユニット１１３２とを含むことができ、第１負荷ユニット１１３１は、第２ノードｎｅｔ２と接地端との間に接続され、シングルエンドモードでの第１負荷ユニット１１３１の等価抵抗値が差分モードでの第１負荷ユニット１１３１の等価抵抗値よりも大きくなるように構成され、第２負荷ユニット１１３２は、第３ノードｎｅｔ３と接地端との間に接続され、シングルエンドモードでの第２負荷ユニット１１３２の等価抵抗値が差分モードでの第２負荷ユニット１１３２の等価抵抗値よりも大きくなるように構成される。以上から分かるように、第１負荷ユニット１１３１であっても第２負荷ユニット１１３２であっても、シングルエンドモードでの等価抵抗値は、いずれも差分モードでの等価抵抗値よりも大きい。シングルエンドモードでの第１ノードｎｅｔ１における電流は差分モードでの第１ノードｎｅｔ１における電流よりも小さく、しかも第１ノードｎｅｔ１における電流は第２ノードｎｅｔ２における電流と第３ノードｎｅｔ３における電流の総和であるため、第８ＰＭＯＳトランジスタＭＰ８の導通度が第７ＰＭＯＳトランジスタＭＰ７の導通度と異なる前提で、シングルエンドモードでの第２ノードｎｅｔ２における電流と第３ノードｎｅｔ３における電流との差の絶対値が第１差値であり、差分モードでの第２ノードｎｅｔ２における電流と第３ノードｎｅｔ３における電流との差の絶対値が第２差値であると、第１差値は第２差値より小さい。
このように、第１負荷ユニット１１３１であっても第２負荷ユニット１１３２であっても、シングルエンドモードでの等価抵抗値がいずれも差分モードでの等価抵抗値よりも大きく、より大きい等価抵抗は、シングルエンドモードでの第２ノードｎｅｔ２における電流と第３ノードｎｅｔ３における電流との差が比較的小さい場合、第２ノードｎｅｔ２における電圧と第３ノードｎｅｔ３における電圧との差を比較的大きくすることができ、即ちシングルエンドモードで第２ノードｎｅｔ２と第３ノードｎｅｔ３において依然として比較的大きい電圧振幅があるようにする。
理解可能なこととして、第１負荷ユニット１１３１の等価抵抗と第２ノードｎｅｔ２を流れる電流との積は第１積であり、第２負荷ユニット１１３２の等価抵抗と第３ノードｎｅｔ３を流れる電流との積は第２積であり、第２ノードｎｅｔ２における電圧と第３ノードｎｅｔ３における電圧との差は第１積と第２積との差である。一例では、第１負荷ユニット１１３１の等価抵抗が第２負荷ユニット１１３２の等価抵抗に等しいと、第２ノードｎｅｔ２における電圧と第３ノードｎｅｔ３における電圧との差は、該等価抵抗及び、第２ノードｎｅｔ２を流れる電流と第３ノードｎｅｔ３を流れる電流との差の積である。
いくつかの実施例では、図９を参照すると、第１負荷ユニット１１３１は、直列に接続される第１サブ抵抗Ｒ１と第２サブ抵抗Ｒ２、及び並列に接続される第３サブ抵抗Ｒ３と第４サブ抵抗Ｒ４を含むことができ、ここで、第１サブ抵抗Ｒ１の一端が第２ノードｎｅｔ２に接続され、第１サブ抵抗Ｒ１の他端が第２サブ抵抗Ｒ２の一端に接続され、第２サブ抵抗Ｒ２の他端が同時に第３サブ抵抗Ｒ３の一端と第４サブ抵抗Ｒ４の一端に接続され、第３サブ抵抗Ｒ３の他端が第４サブ抵抗Ｒ４の他端に接続される。第２負荷ユニット１１３２は、直列に接続される第５サブ抵抗Ｒ５と第６サブ抵抗Ｒ６、及び並列に接続される第７サブ抵抗Ｒ７と第８サブ抵抗Ｒ８を含むことができ、ここで、第５サブ抵抗Ｒ５の一端が第３ノードｎｅｔ３に接続され、第５サブ抵抗Ｒ５の他端が第６サブ抵抗Ｒ６の一端に接続され、第６サブ抵抗Ｒ６の他端が同時に第７サブ抵抗Ｒ７の一端と第８サブ抵抗Ｒ８の一端に接続され、第７サブ抵抗Ｒ７の他端が第８サブ抵抗Ｒ８の他端に接続される。
説明すべきこととして、第１負荷ユニット１１３１についても第２負荷ユニット１１３２についても、図９では、直列のサブ抵抗の数が２つであり、並列のサブ抵抗の数が２つであることだけを例として、実際の応用では、受信回路における第１負荷ユニット１１３１及び／又は第２負荷ユニット１１３２の等価抵抗に対する実際の要求に基づいて、直列のサブ抵抗の数及び並列のサブ抵抗の数を合理的に設計し、又は直列に接続されるいくつかのサブ抵抗が第１負荷ユニット１１３１及び／又は第２負荷ユニット１１３２を構成することのみを設計し、又は並列に接続されるいくつかのサブ抵抗が第１負荷ユニット１１３１及び／又は第２負荷ユニット１１３２を構成することのみを設計し、又は並列回路を形成したいくつかのサブ抵抗組が第１負荷ユニット１１３１及び／又は第２負荷ユニット１１３２を構成することを設計することができる。
いくつかの実施例では、図１０及び図１１を参照すると、第１負荷ユニット１１３１は、第２ノードｎｅｔ２と第４ノードｎｅｔ４との間に接続される第１抵抗１１３３と、第４ノードｎｅｔ４と接地端との間に接続される第１調整可能な負荷１１３４とを含むことができ、第１調整可能な負荷１１３４は、調整信号ＳｅＥｎＮに応答して第１調整可能な負荷１１３４の等価抵抗値を調整し、シングルエンドモードでの第１調整可能な負荷１１３４の等価抵抗値が差分モードでの第１調整可能な負荷１１３４の等価抵抗値よりも大きくなるように構成される。第２負荷ユニット１１３２は、第３ノードｎｅｔ３と第５ノードｎｅｔ５との間に接続される第２抵抗１１３５と、第５ノードｎｅｔ５と接地端との間に接続される第２調整可能な負荷１１３６とを含むことができ、第２調整可能な負荷１１３６は、調整信号ＳｅＥｎＮに応答して第２調整可能な負荷１１３６の等価抵抗値を調整し、シングルエンドモードでの第２調整可能な負荷１１３６の等価抵抗値が差分モードでの第２調整可能な負荷１１３６の等価抵抗値よりも大きくなるように構成される。このようにして、シングルエンドモードでの第１調整可能な負荷１１３４の等価抵抗値が差分モードでの第１調整可能な負荷１１３４の等価抵抗値よりも大きいことを制御することにより、シングルエンドモードでの第１負荷ユニット１１３１の等価抵抗値が差分モードでの第１負荷ユニット１１３１の等価抵抗値よりも大きいことを保証するのに有利である。シングルエンドモードでの第２調整可能な負荷１１３６の等価抵抗値が差分モードでの第２調整可能な負荷１１３６の等価抵抗値よりも大きいことを制御することにより、シングルエンドモードでの第２負荷ユニット１１３２の等価抵抗値が差分モードでの第２負荷ユニット１１３２の等価抵抗値よりも大きいことを保証するのに有利である。
説明すべきこととして、いくつかの実施例では、第１抵抗１１３３と第２抵抗１１３５の抵抗値は０であり、即ち負荷モジュール１１３には調整可能な負荷部分しかなく、第２ノードｎｅｔ２と第４ノードｎｅｔ４は同じ電位のノードであり、第３ノードｎｅｔ３と第５ノードｎｅｔ５は同じ電位のノードである。
いくつかの実施例では、図１１を参照すると、第１調整可能な負荷１１３４は、第４ノードｎｅｔ４と接地端との間に接続される第３抵抗１１３７と、第１ＭＯＳトランジスタＭ１とを含むことができ、第１ＭＯＳトランジスタＭ１の第１端が第４ノードｎｅｔ４に接続され、第１ＭＯＳトランジスタＭ１の第２端が接地端に接続され、第１ＭＯＳトランジスタＭ１の制御端が調整信号ＳｅＥｎＮを受信し、ここで、シングルエンドモードで、第１ＭＯＳトランジスタＭ１は調整信号ＳｅＥｎＮに応答してカットオフし、差分モードで、第１ＭＯＳトランジスタＭ１は調整信号ＳｅＥｎＮに応答して導通する。
理解可能なこととして、第３抵抗１１３７と第１ＭＯＳトランジスタＭ１とは並列関係にあり、シングルエンドモードで、第１ＭＯＳトランジスタＭ１が調整信号ＳｅＥｎＮに応答してカットオフするとき、第１調整可能な負荷１１３４は第３抵抗１１３７からなり、差分モードで、第１ＭＯＳトランジスタＭ１が調整信号ＳｅＥｎＮに応答して導通するとき、第１調整可能な負荷１１３４は第３抵抗１１３７と第１ＭＯＳトランジスタＭ１によって並列に構成され、第３抵抗１１３７の抵抗値は並列に接続される第３抵抗１１３７と第１ＭＯＳトランジスタＭ１の総抵抗値よりも大きく、それによってシングルエンドモードでの第１調整可能な負荷１１３４の等価抵抗値が差分モードでの第１調整可能な負荷１１３４の等価抵抗値よりも大きいことを実現する。
説明すべきこととして、図１１では、第３抵抗１１３７が４つの順に直列に接続される第９サブ抵抗Ｒ９、第１０サブ抵抗Ｒ１０、第１１サブ抵抗Ｒ１１及び第１２サブ抵抗Ｒ１２を含むことを例とし、実際の応用では、受信回路における第３抵抗１１３７の抵抗値に対する実際の要求に基づいて、直列のサブ抵抗の数を合理的に設計し、又はいくつかの並列のサブ抵抗が第３抵抗１１３７を構成するように設計し、又は並列回路を形成したいくつかのサブ抵抗組が第３抵抗１１３７を構成するように設計し、又は直列のサブ抵抗も並列のサブ抵抗も存在する第３抵抗１１３７を設計することができる。また、図１１では、第１ＭＯＳトランジスタＭ１がＮＭＯＳトランジスタであることを例とし、シングルエンドモードである場合、調整信号ＳｅＥｎＮがローレベルであり、第１ＭＯＳトランジスタＭ１がオフ状態であり、差分モードである場合、調整信号ＳｅＥｎＮがハイレベルであり、第１ＭＯＳトランジスタＭ１が導通する。実際の応用では、第１ＭＯＳトランジスタＭ１はＰＭＯＳトランジスタであってもよく、シングルエンドモードである場合、調整信号ＳｅＥｎＮがハイレベルであり、第１ＭＯＳトランジスタＭ１がオフ状態であり、差分モードである場合、調整信号ＳｅＥｎＮがローレベルであり、第１ＭＯＳトランジスタＭ１が導通する。
ここで、引き続き図１１を参照すると、第２調整可能な負荷１１３６は、第５ノードｎｅｔ５と接地端との間に接続される第４抵抗１１３８と、第２ＭＯＳトランジスタＭ２とを含むことができ、第２ＭＯＳトランジスタＭ２の第１端は第５ノードｎｅｔ５に接続され、第２ＭＯＳトランジスタＭ２の第２端は接地端に接続され、第２ＭＯＳトランジスタＭ２の制御端は調整信号ＳｅＥｎＮを受信し、ここで、シングルエンドモードで、第２ＭＯＳトランジスタＭ２は調整信号ＳｅＥｎＮに応答してカットオフし、差分モードで、第２ＭＯＳトランジスタＭ２は調整信号ＳｅＥｎＮに応答して導通する。
理解可能なこととして、第４抵抗１１３８と第２ＭＯＳトランジスタＭ２とは並列関係にあり、シングルエンドモードで、第２ＭＯＳトランジスタＭ２が調整信号ＳｅＥｎＮに応答してカットオフするとき、第２調整可能な負荷１１３６は第４抵抗１１３８からなり、差分モードで、第２ＭＯＳトランジスタＭ２が調整信号ＳｅＥｎＮに応答して導通するとき、第２調整可能な負荷１１３６は第４抵抗１１３８と第２ＭＯＳトランジスタＭ２によって並列に構成され、第４抵抗１１３８の抵抗値は並列に接続される第４抵抗１１３８と第２ＭＯＳトランジスタＭ２の総抵抗値よりも大きく、それによってシングルエンドモードでの第２調整可能な負荷１１３６の等価抵抗値が差分モードでの第２調整可能な負荷１１３６の等価抵抗値よりも大きいことを実現する。
説明すべきこととして、図１１では、第４抵抗１１３８が４つの順に直列に接続される第１３サブ抵抗Ｒ１３、第１４サブ抵抗Ｒ１４、第１５サブ抵抗Ｒ１５及び第１６サブ抵抗Ｒ１６を含むことを例とし、実際の応用では、受信回路における第４抵抗１１３８の抵抗値に対する実際の要求に基づいて、直列のサブ抵抗の数を合理的に設計し、又はいくつかの並列のサブ抵抗が第４抵抗１１３８を構成するように設計し、又は並列回路を形成したいくつかのサブ抵抗組が第４抵抗１１３８を構成するように設計し、又は直列のサブ抵抗も並列のサブ抵抗も存在する第４抵抗１１３８を設計することができる。また、図１１では、第２ＭＯＳトランジスタＭ２がＮＭＯＳトランジスタであることを例とし、シングルエンドモードである場合、調整信号ＳｅＥｎＮがローレベルであり、第２ＭＯＳトランジスタＭ２がオフ状態であり、差分モードである場合、調整信号ＳｅＥｎＮがハイレベルであり、第２ＭＯＳトランジスタＭ２が導通する。実際の応用では、第２ＭＯＳトランジスタＭ２はＰＭＯＳトランジスタであってもよく、シングルエンドモードある場合、調整信号ＳｅＥｎＮがハイレベルであり、第２ＭＯＳトランジスタＭ２がオフ状態であり、差分モードである場合、調整信号ＳｅＥｎＮがローレベルであり、第２ＭＯＳトランジスタＭ２が導通する。
引き続き図１１を参照すると、第１抵抗１１３３は、直列に接続される第１サブ抵抗Ｒ１と第２サブ抵抗Ｒ２、及び並列に接続される第３サブ抵抗Ｒ３と第４サブ抵抗Ｒ４を含むことができ、ここで、第１サブ抵抗Ｒ１の一端が第２ノードｎｅｔ２に接続され、第１サブ抵抗Ｒ１の他端が第２サブ抵抗Ｒ２の一端に接続され、第２サブ抵抗Ｒ２の他端が同時に第３サブ抵抗Ｒ３の一端と第４サブ抵抗Ｒ４の一端に接続され、第３サブ抵抗Ｒ３の他端が第４サブ抵抗Ｒ４の他端に接続される。
第２抵抗１１３５は、直列に接続される第５サブ抵抗Ｒ５と第６サブ抵抗Ｒ６、及び並列に接続される第７サブ抵抗Ｒ７と第８サブ抵抗Ｒ８を含むことができ、ここで、第５サブ抵抗Ｒ５の一端が第３ノードｎｅｔ３に接続され、第５サブ抵抗Ｒ５の他端が第６サブ抵抗Ｒ６の一端に接続され、第６サブ抵抗Ｒ６の他端が同時に第７サブ抵抗Ｒ７の一端と第８サブ抵抗Ｒ８の一端に接続され、第７サブ抵抗Ｒ７の他端が第８サブ抵抗Ｒ８の他端に接続される。
いくつかの実施例では、図３を参照すると、受信回路はさらに選択モジュール１０３を含むことができ、選択モジュール１０３は、オリジナル第１信号Ｉｎ１、オリジナル第２信号Ｉｎ２及びオリジナル参照電圧信号ｖｒｅｆを受信し、モード選択信号ｍｏｄｅ ｓｅｌｅｃｔに応答して、入力バッファ１０１に第１入力信号ｉｎｐｕｔ１及び第２入力信号ｉｎｐｕｔ２を供給するように構成され、ここで、モード選択信号ｍｏｄｅ ｓｅｌｅｃｔは、シングルエンドモード又は差分モードを表すために使用され、第１信号Ｉｎ１はオリジナル第１信号Ｉｎ１に対応し、第２信号Ｉｎ２はオリジナル第２信号Ｉｎ２に対応し、オリジナル参照電圧信号ｖｒｅｆは参照電圧信号ｖｒｅｆに対応する。
このようにして、受信回路は、選択モジュール１０３により受信回路が受信した信号がオリジナル第１信号Ｉｎ１とオリジナル第２信号Ｉｎ２であることを制御することができ、それによって入力バッファ１０１が受信した信号が第１信号Ｉｎ１と第２信号Ｉｎ２になり、差分モードで動作し、又は、受信回路が受信した信号がオリジナル第１信号Ｉｎ１とオリジナル第２信号Ｉｎ２とのうちの１つ及びオリジナル参照電圧信号ｖｒｅｆであることを制御することができ、それによって入力バッファ１０１が受信した信号が第１信号Ｉｎ１と第２信号Ｉｎ２とのうちの１つ及び参照電圧信号ｖｒｅｆになり、シングルエンドモードで動作する。
いくつかの実施例では、モード選択信号ｍｏｄｅ ｓｅｌｅｃｔは、シングルエンドモードを表す第２モード選択信号（図示せず）と、差分モードを表す第１モード選択信号（図示せず）とを含むことができる。例えば、選択モジュール１０３によって受信されるモード選択信号ｍｏｄｅ ｓｅｌｅｃｔが第１モード選択信号である場合、選択モジュール１０３は、入力バッファ１０１によって受信される信号が第１信号Ｉｎ１と第２信号Ｉｎ２であるように、受信回路によって受信される信号がオリジナル第１信号Ｉｎ１とオリジナル第２信号Ｉｎ２であることを制御する。選択モジュール１０３によって受信されるモード選択信号ｍｏｄｅ ｓｅｌｅｃｔが第２モード選択信号である場合、選択モジュール１０３は、入力バッファ１０１によって受信される信号が第１信号Ｉｎ１と第２信号Ｉｎ２とのうちの１つ及び参照電圧信号ｖｒｅｆであるように、受信回路によって受信される信号がオリジナル第１信号Ｉｎ１とオリジナル第２信号Ｉｎ２とのうちの１つ及びオリジナル参照電圧信号ｖｒｅｆであることを制御する。
別のいくつかの実施例では、選択モジュール１０３は、モード選択信号ｍｏｄｅ ｓｅｌｅｃｔの２つの状態に基づいて、受信回路が差分モードで動作するか、シングルエンドモードで動作するかを制御することもできる。例えば、選択モジュール１０３によって受信されるモード選択信号ｍｏｄｅ ｓｅｌｅｃｔがハイレベルである場合、入力バッファ１０１によって受信される信号が第１信号Ｉｎ１と第２信号Ｉｎ２であるように、選択モジュール１０３によって受信される信号がオリジナル第１信号Ｉｎ１とオリジナル第２信号Ｉｎ２であることを制御する。選択モジュール１０３によって受信されるモード選択信号ｍｏｄｅ ｓｅｌｅｃｔがローレベルである場合、入力バッファ１０１によって受信される信号が第１信号Ｉｎ１と第２信号Ｉｎ２とのうちの１つ及び参照電圧信号ｖｒｅｆであるように、選択モジュール１０３によって受信される信号がオリジナル第１信号Ｉｎ１とオリジナル第２信号Ｉｎ２とのうちの１つ及びオリジナル参照電圧信号ｖｒｅｆであることを制御する。
いくつかの実施例では、図４を参照すると、選択モジュール１０３は第１選択ユニット１２３と第２選択ユニット１３３とを含むことができ、第１選択ユニット１２３と第２選択ユニット１３３とのうちの１つは、オリジナル第１信号Ｉｎ１及びオリジナル参照電圧信号ｖｒｅｆを受信し、もう１つは、オリジナル第２信号Ｉｎ２及びオリジナル参照電圧信号ｖｒｅｆを受信する。シングルエンドモードで、第１選択ユニット１２３と第２選択ユニット１３３とのうちの１つはモード選択信号ｍｏｄｅ ｓｅｌｅｃｔに応答して第１信号Ｉｎ１又は第２信号Ｉｎ２を出力し、もう１つはモード選択信号ｍｏｄｅ ｓｅｌｅｃｔに応答して参照電圧信号ｖｒｅｆを出力する。差分モードで、第１選択ユニット１２３と第２選択ユニット１３３とのうちの１つはモード選択信号ｍｏｄｅ ｓｅｌｅｃｔに応答して第１信号Ｉｎ１を出力し、もう１つはモード選択信号ｍｏｄｅ ｓｅｌｅｃｔに応答して第２信号Ｉｎ２を出力する。
一例では、引き続き図４を参照すると、第１選択ユニット１２３は、オリジナル第１信号Ｉｎ１及びオリジナル参照電圧信号ｖｒｅｆを受信し、第２選択ユニット１３３は、オリジナル第２信号Ｉｎ２及びオリジナル参照電圧信号ｖｒｅｆを受信する。
シングルエンドモードで、第１選択ユニット１２３はモード選択信号ｍｏｄｅ ｓｅｌｅｃｔに応答して第１信号Ｉｎ１を出力し、第２選択ユニット１３３はモード選択信号ｍｏｄｅ ｓｅｌｅｃｔに応答して参照電圧信号ｖｒｅｆを出力し、又は、第１選択ユニット１２３はモード選択信号ｍｏｄｅ ｓｅｌｅｃｔに応答して参照電圧信号ｖｒｅｆを出力し、第２選択ユニット１３３はモード選択信号ｍｏｄｅ ｓｅｌｅｃｔに応答して第２信号Ｉｎ２を出力し、それによって入力バッファ１０１によって受信される信号が第１信号Ｉｎ１と第２信号Ｉｎ２とのうちの１つ及び参照電圧信号ｖｒｅｆであることを実現する。
差分モードで、第１選択ユニット１２３はモード選択信号ｍｏｄｅ ｓｅｌｅｃｔに応答して第１信号Ｉｎ１を出力し、第２選択ユニット１３３はモード選択信号ｍｏｄｅ ｓｅｌｅｃｔに応答して第２信号Ｉｎ２を出力し、それによって入力バッファ１０１によって受信される信号が第１信号Ｉｎ１と第２信号Ｉｎ２であることを実現する。
いくつかの実施形態では、図６を参照すると、変換モジュール１０２は、第１出力信号ｏｕｔ１＿ｐと第２出力信号ｏｕｔ１＿ｎとの電圧差を増幅するように構成される増幅ユニット１２２と、増幅ユニット１２２によって増幅された第１出力信号及び第２出力信号に対してレベル論理変換を行い、第１内部信号ｏｕｔ２＿ｐ及び第２内部信号ｏｕｔ２＿ｎを出力するように構成される変換ユニット１３２と、を含むことができる。
説明すべきこととして、増幅ユニット１２２によって増幅された第１出力信号及び第２出力信号に対してレベル論理変換を行うとは、第２ノードｎｅｔ２によって出力される第１出力信号ｏｕｔ１＿ｐと第３ノードｎｅｔ３によって出力される第２出力信号ｏｕｔ１＿ｎとをアナログレベルからデジタルレベルに変換し、即ち、後続の論理回路の処理を容易にするために、変換モジュール１０２によって出力される第１内部信号ｏｕｔ２＿ｐ及び／又は第２内部信号ｏｕｔ２＿ｎのハイレベル状態を電源電圧に限りなく接近させ、第１内部信号ｏｕｔ２＿ｐ及び／又は第２内部信号ｏｕｔ２＿ｎのローレベル状態を接地端電圧に限りなく接近させることである。
いくつかの実施形態では、引き続き図６を参照すると、増幅ユニット１２２は、シングルエンドモードでの第１動作電流が差分モードでの第１動作電流よりも小さくなるように、さらに、第１バイアス信号Ｂｉａｓ１に応答して増幅ユニット１２２の第１動作電流を調整するように構成されてもよい。このようにして、受信回路のシングルエンドモードでの動作電流が差分モードでの動作電流よりも小さくなることをさらに保証するのに有利であり、それによって受信回路全体の消費電力を低減させるのに有利である。
いくつかの実施形態では、引き続き図６を参照すると、変換ユニット１３２は、シングルエンドモードでの第２動作電流が差分モードでの第２動作電流よりも小さくなるように、さらに、第２バイアス信号Ｂｉａｓ２に応答して変換ユニット１３２の第２動作電流を調整するように構成されてもよい。このようにして、受信回路のシングルエンドモードでの動作電流が差分モードでの動作電流よりも小さくなることをさらに保証するのに有利であり、それによって受信回路全体の消費電力を低減させるのに有利である。
説明すべきこととして、第１バイアス信号Ｂｉａｓ１と第２バイアス信号Ｂｉａｓ２とは同じバイアス信号であってもよく、受信回路の複雑さを低減させるのに有利である。
以下、図８に示す受信回路を例として、本開示の実施例によって提供される受信回路の動作原理を説明する。説明すべきこととして、前述に第１制御ユニット１１１１、第２制御ユニット１１１２、入力モジュール１１２及び負荷モジュール１１３の動作原理について簡単に説明したが、以下では図８を参照しながら受信回路全体の動作原理について簡単に説明する。
図８を参照すると、シングルエンドモードで、イネーブル信号ＥｎＮはローレベルであり、第１ＰＭＯＳトランジスタＭＰ１は導通しており、バイアス電圧信号ｂｉａｓ０は第２ＰＭＯＳトランジスタＭＰ２及び第３ＰＭＯＳトランジスタＭＰ３をオンにするレベル値にあり、バイアス電圧信号ｂｉａｓ０のレベル値の大きさを調整することにより第２ＰＭＯＳトランジスタＭＰ２及び第３ＰＭＯＳトランジスタＭＰ３の導通度を制御することができ、制御信号ＳｅＥｎはハイレベルであるため、第４ＰＭＯＳトランジスタＭＰ４はオフ状態にあり、第５ＰＭＯＳトランジスタＭＰ５及び第６ＰＭＯＳトランジスタＭＰ６に電流が通っておらず、即ち第２制御ユニット１１１２は導通しない。
差分モードで、イネーブル信号ＥｎＮはローレベルであり、第１ＰＭＯＳトランジスタＭＰ１は導通しており、バイアス電圧信号ｂｉａｓ０は第２ＰＭＯＳトランジスタＭＰ２及び第３ＰＭＯＳトランジスタＭＰ３をオンにするレベル値にあり、そして制御信号ＳｅＥｎもローレベルであり、第４ＰＭＯＳトランジスタＭＰ４は導通しており、バイアス電圧信号ｂｉａｓ０も第５ＰＭＯＳトランジスタＭＰ５及び第６ＰＭＯＳトランジスタＭＰ６をオンにするレベル値にあり、バイアス電圧信号ｂｉａｓ０のレベル値の大きさを調整することにより第５ＰＭＯＳトランジスタＭＰ５及び第６ＰＭＯＳトランジスタＭＰ６の導通度を制御する。
上記２つのモードでは、第１入力信号ｉｎｐｕｔ１のレベル値が第２入力信号ｉｎｐｕｔ２のレベル値よりも高い場合、第３ノードｎｅｔ３によって出力される第２出力信号ｏｕｔ１＿ｎのレベル値は高く、第２ノードｎｅｔ２によって出力される第１出力信号ｏｕｔ１＿ｐのレベル値は低い。第１入力信号ｉｎｐｕｔ１のレベル値が第２入力信号ｉｎｐｕｔ２のレベル値よりも低い場合、第３ノードｎｅｔ３によって出力される第２出力信号ｏｕｔ１＿ｎのレベル値は低く、第２ノードｎｅｔ２によって出力される第１出力信号ｏｕｔ１＿ｐのレベル値は高い。そして、シングルエンドモードでの負荷モジュール１１３の等価抵抗値が差分モードでの負荷モジュール１１３の等価抵抗値よりも大きいため、シングルエンドモードで第２ノードｎｅｔ２における電流と第３ノードｎｅｔ３における電流との差が比較的小さい場合、第２ノードｎｅｔ２における電圧と第３ノードｎｅｔ３における電圧との差が比較的大きくなることができ、即ちシングルエンドモードで第２ノードｎｅｔ２と第３ノードｎｅｔ３において依然として比較的大きい電圧振幅があるようにする。
以上から分かるように、差分モードにもシングルエンドモードにも応用可能な入力バッファ１０１が設計されることは、受信回路の複雑さを低減させ、受信回路のレイアウト面積を低減させるのに有利である一方、入力バッファ１０１は、差分モードとシングルエンドモードで同じ伝送経路を介して第１入力信号ｉｎｐｕｔ１と第２入力信号ｉｎｐｕｔ２を受信し、受信回路が差分モードとシングルエンドモードとの間に切り替えられるときに第１入力信号ｉｎｐｕｔ１と第２入力信号ｉｎｐｕｔ２が受ける干渉を低減させるのに有利であり、変換モジュール１０２が出力する第１内部信号ｏｕｔ２＿ｐ及び第２内部信号ｏｕｔ２＿ｎの正確性を向上させ、また、シングルエンドモードでの受信回路の動作電流を差分モードでの受信回路の動作電流よりも小さくし、受信回路のシングルエンドモードでの消費電力を低減させるのに有利である。
本開示の別の実施例では、前述の受信回路を含むメモリをさらに提供する。このようにして、メモリは、差分モード又はシングルエンドモードで選択的に動作するように、第１信号Ｉｎ１、第２信号Ｉｎ２及び参照電圧信号ｖｒｅｆを選択的に受信することができる。差分モードで、メモリが受信する第１信号Ｉｎ１と第２信号Ｉｎ２は相補的な２つのクロック信号であってもよく、しかも第１信号Ｉｎ１と第２信号Ｉｎ２の周波数が比較的高く、メモリの処理速度と動作性能の向上に有利である。シングルエンドモードで、メモリは、第１信号Ｉｎ１と第２信号Ｉｎ２のうちの１つのみを受信し、即ち、１つのクロック信号のみを受信して比較的低い周波数で動作し、消費電力の節約に有利である。また、メモリが受信する第１信号Ｉｎ１と第２信号Ｉｎ２は差分モードとシングルエンドモードで共有することができ、イネーブル信号ＥｎＮ、バイアス電圧信号ｂｉａｓ０、制御信号ＳｅＥｎ及び負荷モジュール１１３などを調整することにより、メモリのシングルエンドモードでの動作電流を低減させ、それによってメモリ全体の消費電力を低減させることができる。
いくつかの実施例では、メモリはＤＤＲメモリ、例えばＤＤＲ５メモリであってもよい。
本明細書における各実施例又は実施形態は段階的な方式で説明され、各実施例は他の実施例と異なる点を重点的に説明し、各実施例間の同様と類似の部分は互いに参照すればよい。
本明細書の説明において、参照用語「実施例」、「例示的な実施例」、「いくつかの実施形態」、「概略的な実施形態」、「例」などの説明は、実施形態又は例を参照して説明される具体的な特徴、構造、材料又は特色が本開示の少なくとも１つの実施形態又は例に含まれることを意味する。
本明細書では、上記の用語に対する概略的な表現は、必ずしも同じ実施形態又は例を意味するものではない。そして、説明される具体的な特徴、構造、材料又は特色は、任意の１つ又は複数の実施形態又は例において適切な方式で結合され得る。
本開示の説明において、説明すべきこととして、用語「中心」、「上」、「下」、「左」、「右」、「垂直」、「水平」、「内」、「外」などが指示する方位又は位置関係は、図面に示す方位又は位置関係に基づくものであり、本開示の説明を容易にし、及び説明を簡略化するためのものだけであり、指示される装置又は要素が特定の方位を有し、特定の方位で構成及び操作されなければならないことを指示又は暗示するものではないため、本開示に対する制限と理解することはできない。
理解可能なこととして、本開示で使用される用語「第１」、「第２」などは、本開示で様々な構造を説明するために使用することができるが、これらの構造はこれらの用語に限定されない。これらの用語は、第１の構造と別の構造を区別するためにのみ使用される。
１つ又は複数の図面において、同じ要素は類似の図面符号を用いて表される。明確にするために、図面における複数の部分は比例して描かれていない。また、いくつかの公知の部分が図示されない可能性がある。簡明にするために、いくつかのステップを経て取得される構造を１枚の図に記述することができる。以下において、本開示をより明確に理解するために、本開示の多くの特定の詳細、例えばデバイスの構造、材料、寸法、処理工芸及び技術を説明する。しかし、当業者が理解できるように、これらの特定の詳細に従って本開示を実現しなくてもよい。
最後に説明すべきこととして、以上の各実施例は、本開示の技術案を説明するためにのみ使用され、それを限定するものではない。前述の各実施例を参照して本開示を詳細に説明するが、当業者は、依然として前述の各実施例に記載された技術案を修正し、又はその中の一部又は全部の技術特徴に対して同等の入れ替えを行うことができ、これらの修正、又は入れ替えが対応する技術案の本質を、本開示の各実施例の技術案の範囲から逸脱させないことを理解すべきである。
本開示の実施例で提供される受信回路及びメモリでは、入力バッファは第１信号と第２信号の両方を利用して差分モードに応用されてもよく、第１信号と第２信号とのうちの１つ、及び参照電圧信号を利用してシングルエンドモードに応用されてもよく、即ち、同じ入力バッファは差分モードに応用されてもよく、シングルエンドモードに応用されてもよく、受信回路の複雑さを低減させ、受信回路のレイアウト面積を低減させるのに有利である。また、シングルエンドモードで、入力バッファは第１信号と第２信号とのうちの１つのみを受信し、ほかに受信した信号が参照電圧信号であり、受信回路における動作電流を低減させることができ、それによって受信回路の消費電力を低減させるのに有利である。

Claims (17)

  1. 受信回路であって、
    第１入力信号と第２入力信号とを受信し、前記第１入力信号と前記第２入力信号とを比較し、第１出力信号と第２出力信号とを出力するように構成される入力バッファであって、差分モードで前記第１入力信号と前記第２入力信号はそれぞれ第１信号と第２信号であり、シングルエンドモードで前記第１入力信号は前記第１信号と前記第２信号とのうちの１つであり、前記第２入力信号は参照電圧信号であり、前記第１信号と前記第２信号は相補的である、入力バッファと、
    前記第１出力信号と前記第２出力信号とを受信し、前記第１出力信号と前記第２出力信号との電圧差を増幅し、第１内部信号と第２内部信号とを出力するように構成される変換モジュールと、を含む、受信回路。
  2. 前記受信回路は、さらに、
    オリジナル第１信号、オリジナル第２信号及びオリジナル参照電圧信号を受信する選択モジュールを含み、前記選択モジュールは、
    モード選択信号に応答して、前記入力バッファに前記第１入力信号及び前記第２入力信号を供給するように構成され、ここで、前記モード選択信号は、前記シングルエンドモード又は前記差分モードを表すために使用され、前記第１信号は前記オリジナル第１信号に対応し、前記第２信号は前記オリジナル第２信号に対応し、前記オリジナル参照電圧信号は前記参照電圧信号に対応する、
    請求項１に記載の受信回路。
  3. 前記選択モジュールは、
    第１選択ユニットと第２選択ユニットとを含み、前記第１選択ユニットと前記第２選択ユニットとのうちの１つは、前記オリジナル第１信号及び前記オリジナル参照電圧信号を受信し、もう１つは、前記オリジナル第２信号及び前記オリジナル参照電圧信号を受信し、
    前記シングルエンドモードで、前記第１選択ユニットと前記第２選択ユニットとのうちの１つは前記モード選択信号に応答して前記第１信号又は前記第２信号を出力し、もう１つは前記モード選択信号に応答して前記参照電圧信号を出力し、
    前記差分モードで、前記第１選択ユニットと前記第２選択ユニットとのうちの１つは前記モード選択信号に応答して前記第１信号を出力し、もう１つは前記モード選択信号に応答して前記第２信号を出力する、
    請求項２に記載の受信回路。
  4. 前記入力バッファは、
    バイアス電圧信号に応答して第１ノードに電流を供給するように構成される電流制御モジュールと、
    入力モジュールと、前記入力モジュールに接続される負荷モジュールとを含み、前記入力モジュールは前記第１ノードに接続され、前記入力モジュールは第２ノード及び第３ノードを介して前記負荷モジュールに接続され、
    ここで、前記入力モジュールは、前記第１入力信号及び前記第２入力信号を受信し、前記第２ノードは前記第１出力信号を出力し、前記第３ノードは前記第２出力信号を出力する、
    請求項１に記載の受信回路。
  5. 前記電流制御モジュールは、前記バイアス電圧信号に応答して、前記シングルエンドモードで前記第１ノードに供給される電流が前記差分モードで前記第１ノードに供給される電流よりも小さくなるように、前記第１ノードに供給される電流を調整するように構成される、
    請求項４に記載の受信回路。
  6. 前記電流制御モジュールは、
    前記第１ノードに接続され、前記バイアス電圧信号に応答して導通して前記第１ノードに第１電流を供給するように構成される第１制御ユニットと、
    前記第１ノードに接続され、制御信号及び前記バイアス電圧信号に応答して導通して前記第１ノードに第２電流を供給するように構成される第２制御ユニットと、を含み、
    ここで、前記シングルエンドモードで前記第１制御ユニットが導通し、且つ前記第２制御ユニットが導通せず、前記差分モードで前記第１制御ユニット及び前記第２制御ユニットがいずれも導通する、
    請求項４に記載の受信回路。
  7. 前記第１制御ユニットは、
    第１ＰＭＯＳ（Ｐ－ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、第２ＰＭＯＳトランジスタ及び第３ＰＭＯＳトランジスタを含み、
    前記第１ＰＭＯＳトランジスタのゲートがイネーブル信号を受信し、前記第１ＰＭＯＳトランジスタのソースが電源電圧に接続され、
    前記第２ＰＭＯＳトランジスタのソース及び前記第３ＰＭＯＳトランジスタのソースがいずれも前記第１ＰＭＯＳトランジスタのドレインに接続され、前記第２ＰＭＯＳトランジスタのドレイン及び前記第３ＰＭＯＳトランジスタのドレインがいずれも前記第１ノードに接続され、前記第２ＰＭＯＳトランジスタのゲート及び前記第３ＰＭＯＳトランジスタのゲートがいずれも前記バイアス電圧信号を受信する、
    請求項６に記載の受信回路。
  8. 前記第２制御ユニットは、
    第４ＰＭＯＳトランジスタ、第５ＰＭＯＳトランジスタ及び第６ＰＭＯＳトランジスタを含み、
    前記第４ＰＭＯＳトランジスタのゲートが前記制御信号を受信し、前記第４ＰＭＯＳトランジスタのソースが電源電圧に接続され、
    前記第５ＰＭＯＳトランジスタのソース及び前記第６ＰＭＯＳトランジスタのソースがいずれも前記第４ＰＭＯＳトランジスタのドレインに接続され、前記第５ＰＭＯＳトランジスタのドレイン及び前記第６ＰＭＯＳトランジスタのドレインがいずれも前記第１ノードに接続され、前記第５ＰＭＯＳトランジスタのゲート及び前記第６ＰＭＯＳトランジスタのゲートがいずれも前記バイアス電圧信号を受信する、
    請求項６に記載の受信回路。
  9. 前記入力モジュールは、第７ＰＭＯＳトランジスタと第８ＰＭＯＳトランジスタとを含み、
    前記第７ＰＭＯＳトランジスタのゲートが前記第１入力信号を受信し、前記第７ＰＭＯＳトランジスタのソースが前記第１ノードに接続され、前記第７ＰＭＯＳトランジスタのドレインが前記第２ノードに接続され、
    前記第８ＰＭＯＳトランジスタのゲートが前記第２入力信号を受信し、前記第８ＰＭＯＳトランジスタのソースが前記第１ノードに接続され、前記第８ＰＭＯＳトランジスタのドレインが前記第３ノードに接続される、
    請求項４に記載の受信回路。
  10. 前記負荷モジュールは、第１負荷ユニットと第２負荷ユニットとを含み、
    前記第１負荷ユニットは、前記第２ノードと接地端との間に接続され、前記シングルエンドモードでの前記第１負荷ユニットの等価抵抗値が前記差分モードでの前記第１負荷ユニットの等価抵抗値よりも大きくなるように構成され、
    前記第２負荷ユニットは、前記第３ノードと接地端との間に接続され、前記シングルエンドモードでの前記第２負荷ユニットの等価抵抗値が前記差分モードでの前記第２負荷ユニットの等価抵抗値よりも大きくなるように構成される、
    請求項４に記載の受信回路。
  11. 前記第１負荷ユニットは、
    前記第２ノードと第４ノードとの間に接続される第１抵抗と、
    第１調整可能な負荷と、を含み、前記第１調整可能な負荷は、前記第４ノードと前記接地端との間に接続され、調整信号に応答して第１調整可能な負荷の等価抵抗値を調整し、前記シングルエンドモードでの前記第１調整可能な負荷の等価抵抗値が前記差分モードでの前記第１調整可能な負荷の等価抵抗値よりも大きくなるように構成され、
    前記第２負荷ユニットは、
    前記第３ノードと第５ノードとの間に接続される第２抵抗と、
    第２調整可能な負荷と、を含み、前記第２調整可能な負荷は、前記第５ノードと前記接地端との間に接続され、前記調整信号に応答して第２調整可能な負荷の等価抵抗値を調整し、前記シングルエンドモードでの前記第２調整可能な負荷の等価抵抗値が前記差分モードでの前記第２調整可能な負荷の等価抵抗値よりも大きくなるように構成される、
    請求項１０に記載の受信回路。
  12. 前記第１調整可能な負荷は、
    前記第４ノードと接地端との間に接続される第３抵抗と、
    第１ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、を含み、前記第１ＭＯＳトランジスタの第１端が前記第４ノードに接続され、前記第１ＭＯＳトランジスタの第２端が前記接地端に接続され、前記第１ＭＯＳトランジスタの制御端が前記調整信号を受信し、ここで、前記シングルエンドモードで、前記第１ＭＯＳトランジスタは前記調整信号に応答してカットオフし、前記差分モードで、前記第１ＭＯＳトランジスタは前記調整信号に応答して導通する、
    請求項１１に記載の受信回路。
  13. 前記第２調整可能な負荷は、
    前記第５ノードと前記接地端との間に接続される第４抵抗と、
    第２ＭＯＳトランジスタと、を含み、前記第２ＭＯＳトランジスタの第１端が前記第５ノードに接続され、前記第２ＭＯＳトランジスタの第２端が前記接地端に接続され、前記第２ＭＯＳトランジスタの制御端が前記調整信号を受信し、ここで、前記シングルエンドモードで、前記第２ＭＯＳトランジスタは前記調整信号に応答してカットオフし、前記差分モードで、前記第２ＭＯＳトランジスタは前記調整信号に応答して導通する、
    請求項１１に記載の受信回路。
  14. 前記変換モジュールは、
    前記第１出力信号と前記第２出力信号との電圧差を増幅するように構成される増幅ユニットと、
    前記増幅ユニットによって増幅された前記第１出力信号及び前記第２出力信号に対してレベル論理変換を行い、前記第１内部信号及び前記第２内部信号を出力するように構成される変換ユニットと、を含む、
    請求項１に記載の受信回路。
  15. 前記増幅ユニットはさらに、前記シングルエンドモードでの第１動作電流が前記差分モードでの第１動作電流よりも小さくなるように、第１バイアス信号に応答して前記増幅ユニットの第１動作電流を調整するように構成される、
    請求項１４に記載の受信回路。
  16. 前記変換ユニットはさらに、前記シングルエンドモードでの第２動作電流が前記差分モードでの第２動作電流よりも小さくなるように、第２バイアス信号に応答して前記変換ユニットの第２動作電流を調整するように構成される、
    請求項１４に記載の受信回路。
  17. 請求項１～１６のいずれか一項に記載の受信回路を備える、メモリ。
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