JP2024524788A - 受信回路及びメモリ - Google Patents

受信回路及びメモリ Download PDF

Info

Publication number
JP2024524788A
JP2024524788A JP2023528417A JP2023528417A JP2024524788A JP 2024524788 A JP2024524788 A JP 2024524788A JP 2023528417 A JP2023528417 A JP 2023528417A JP 2023528417 A JP2023528417 A JP 2023528417A JP 2024524788 A JP2024524788 A JP 2024524788A
Authority
JP
Japan
Prior art keywords
signal
node
pmos transistor
mode
receiving circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023528417A
Other languages
English (en)
Inventor
峰 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN202210623097.6A external-priority patent/CN117198361A/zh
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Publication of JP2024524788A publication Critical patent/JP2024524788A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4093Input/output [I/O] data interface arrangements, e.g. data buffers
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076Timing circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109Control signal input circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14Dummy cell management; Sense reference voltage generators
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/225Clock input buffers
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175Coupling arrangements; Interface arrangements
    • H03K19/0185Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507Interface arrangements
    • H03K19/018521Interface arrangements of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

本開示は、受信回路及びメモリを提供し、該受信回路は、第1入力信号と第2入力信号とを受信し、第1入力信号と第2入力信号とを比較し、第1出力信号と第2出力信号とを出力するように構成される入力バッファであって、差分モードで第1入力信号と第2入力信号はそれぞれ第1信号と第2信号であり、シングルエンドモードで第1入力信号は第1信号と第2信号とのうちの1つであり、第2入力信号は参照電圧信号であり、第1信号と第2信号は相補的である、入力バッファと、第1出力信号と第2出力信号とを受信し、第1出力信号と第2出力信号との電圧差を増幅し、第1内部信号と第2内部信号とを出力するように構成される変換モジュールと、を含む。

Description

(関連出願への相互参照)
本開示は、出願番号が202210623097.6であり、出願日が2022年06月01日であり、出願名称が「受信回路及びメモリ」である中国特許出願に基づいて提出され、該中国特許出願の優先権を主張し、該中国特許出願の全ての内容が参照により本開示に組み込まれる。
本開示は、受信回路及びメモリに関するが、これらに限定されない。
動的ランダムアクセスメモリ(DRAM:Dynamic Random Access Memory)は、コンピュータで一般的に使用される半導体記憶装置であり、多くの重複したメモリセルから構成される。各メモリセルは通常、コンデンサとトランジスタを含み、トランジスタは、ゲートがワードラインに接続され、ドレインがビットラインに接続され、ソースがコンデンサに接続され、ワードライン上の電圧信号はトランジスタのオン又はオフを制御することができ、さらにビットラインによりコンデンサに記憶されるデータ情報を読み出し、又はビットラインによりデータ情報をコンデンサに書き込んでストレージを行う。
DRAMは、2倍レート動的ランダムメモリ(DDR:Double Data Rate)、GDDR(Graphics Double Data Rate)動的ランダムメモリ、低消費電力2倍レート動的ランダムメモリ(LPDDR:Low Power Double Data Rate)を含むことができる。DRAMの応用分野がますます多くなるにつれて、例えばDRAMがモバイル分野にますます応用され、ユーザのDRAM消費電力指標に対する要求はますます高くなる。
以下は、本開示で詳細に説明される主題に対する概要である。本概要は、特許請求の範囲の保護範囲を制限するためのものではない。
本開示は、受信回路及びメモリを提供する。
本開示の第1態様は、受信回路を提供し、該受信回路は、第1入力信号と第2入力信号とを受信し、前記第1入力信号と前記第2入力信号とを比較し、第1出力信号と第2出力信号とを出力するように構成される入力バッファであって、差分モードで前記第1入力信号と前記第2入力信号はそれぞれ第1信号と第2信号であり、シングルエンドモードで前記第1入力信号は前記第1信号と前記第2信号とのうちの1つであり、前記第2入力信号は参照電圧信号であり、前記第1信号と前記第2信号は相補的である、入力バッファと、前記第1出力信号と前記第2出力信号とを受信し、前記第1出力信号と前記第2出力信号との電圧差を増幅し、第1内部信号と第2内部信号とを出力するように構成される変換モジュールと、を含む。
前記受信回路は、さらに、オリジナル第1信号、オリジナル第2信号及びオリジナル参照電圧信号を受信する選択モジュールを含み、前記選択モジュールは、モード選択信号に応答して、前記入力バッファに前記第1入力信号及び前記第2入力信号を供給するように構成され、ここで、前記モード選択信号は、前記シングルエンドモード又は前記差分モードを表すために使用され、前記第1信号は前記オリジナル第1信号に対応し、前記第2信号は前記オリジナル第2信号に対応し、前記オリジナル参照電圧信号は前記参照電圧信号に対応する。
前記選択モジュールは、第1選択ユニットと第2選択ユニットとを含み、前記第1選択ユニットと前記第2選択ユニットとのうちの1つは、前記オリジナル第1信号及び前記オリジナル参照電圧信号を受信し、もう1つは、前記オリジナル第2信号及び前記オリジナル参照電圧信号を受信し、前記シングルエンドモードで、前記第1選択ユニットと前記第2選択ユニットとのうちの1つは前記モード選択信号に応答して前記第1信号又は前記第2信号を出力し、もう1つは前記モード選択信号に応答して前記参照電圧信号を出力し、前記差分モードで、前記第1選択ユニットと前記第2選択ユニットとのうちの1つは前記モード選択信号に応答して前記第1信号を出力し、もう1つは前記モード選択信号に応答して前記第2信号を出力する。
前記入力バッファは、バイアス電圧信号に応答して第1ノードに電流を供給するように構成される電流制御モジュールと、入力モジュールと、前記入力モジュールに接続される負荷モジュールとを含み、前記入力モジュールは前記第1ノードに接続され、前記入力モジュールは第2ノード及び第3ノードを介して前記負荷モジュールに接続され、ここで、前記入力モジュールは、前記第1入力信号及び前記第2入力信号を受信し、前記第2ノードは前記第1出力信号を出力し、前記第3ノードは前記第2出力信号を出力する。
前記電流制御モジュールは、前記バイアス電圧信号に応答して、前記シングルエンドモードで前記第1ノードに供給される電流が前記差分モードで前記第1ノードに供給される電流よりも小さくなるように、前記第1ノードに供給される電流を調整するように構成される。
前記電流制御モジュールは、前記第1ノードに接続され、前記バイアス電圧信号に応答して導通して前記第1ノードに第1電流を供給するように構成される第1制御ユニットと、前記第1ノードに接続され、制御信号及び前記バイアス電圧信号に応答して導通して前記第1ノードに第2電流を供給するように構成される第2制御ユニットと、を含み、ここで、前記シングルエンドモードで前記第1制御ユニットが導通し、且つ前記第2制御ユニットが導通せず、前記差分モードで前記第1制御ユニット及び前記第2制御ユニットがいずれも導通する。
前記第1制御ユニットは、第1PMOS(P-channel Metal Oxide Semiconductor)トランジスタ、第2PMOSトランジスタ及び第3PMOSトランジスタを含み、前記第1PMOSトランジスタのゲートがイネーブル信号を受信し、前記第1PMOSトランジスタのソースが電源電圧に接続され、前記第2PMOSトランジスタのソース及び前記第3PMOSトランジスタのソースがいずれも前記第1PMOSトランジスタのドレインに接続され、前記第2PMOSトランジスタのドレイン及び前記第3PMOSトランジスタのドレインがいずれも前記第1ノードに接続され、前記第2PMOSトランジスタのゲート及び前記第3PMOSトランジスタのゲートがいずれも前記バイアス電圧信号を受信する。
前記第2制御ユニットは、第4PMOSトランジスタ、第5PMOSトランジスタ及び第6PMOSトランジスタを含み、前記第4PMOSトランジスタのゲートが前記制御信号を受信し、前記第4PMOSトランジスタのソースが電源電圧に接続され、前記第5PMOSトランジスタのソース及び前記第6PMOSトランジスタのソースがいずれも前記第4PMOSトランジスタのドレインに接続され、前記第5PMOSトランジスタのドレイン及び前記第6PMOSトランジスタのドレインがいずれも前記第1ノードに接続され、前記第5PMOSトランジスタのゲート及び前記第6PMOSトランジスタのゲートがいずれも前記バイアス電圧信号を受信する。
前記入力モジュールは、第7PMOSトランジスタと第8PMOSトランジスタとを含み、前記第7PMOSトランジスタのゲートが前記第1入力信号を受信し、前記第7PMOSトランジスタのソースが前記第1ノードに接続され、前記第7PMOSトランジスタのドレインが前記第2ノードに接続され、前記第8PMOSトランジスタのゲートが前記第2入力信号を受信し、前記第8PMOSトランジスタのソースが前記第1ノードに接続され、前記第8PMOSトランジスタのドレインが前記第3ノードに接続される。
前記負荷モジュールは、第1負荷ユニットと第2負荷ユニットとを含み、前記第1負荷ユニットは、前記第2ノードと接地端との間に接続され、前記シングルエンドモードでの前記第1負荷ユニットの等価抵抗値が前記差分モードでの前記第1負荷ユニットの等価抵抗値よりも大きくなるように構成され、前記第2負荷ユニットは、前記第3ノードと接地端との間に接続され、前記シングルエンドモードでの前記第2負荷ユニットの等価抵抗値が前記差分モードでの前記第2負荷ユニットの等価抵抗値よりも大きくなるように構成される。
前記第1負荷ユニットは、前記第2ノードと第4ノードとの間に接続される第1抵抗と、第1調整可能な負荷と、を含み、前記第1調整可能な負荷は、前記第4ノードと前記接地端との間に接続され、調整信号に応答して第1調整可能な負荷の等価抵抗値を調整し、前記シングルエンドモードでの前記第1調整可能な負荷の等価抵抗値が前記差分モードでの前記第1調整可能な負荷の等価抵抗値よりも大きくなるように構成され、前記第2負荷ユニットは、前記第3ノードと第5ノードとの間に接続される第2抵抗と、第2調整可能な負荷と、を含み、前記第2調整可能な負荷は、前記第5ノードと前記接地端との間に接続され、前記調整信号に応答して第2調整可能な負荷の等価抵抗値を調整し、前記シングルエンドモードでの前記第2調整可能な負荷の等価抵抗値が前記差分モードでの前記第2調整可能な負荷の等価抵抗値よりも大きくなるように構成される。
前記第1調整可能な負荷は、前記第4ノードと接地端との間に接続される第3抵抗と、第1MOS(Metal Oxide Semiconductor)トランジスタと、を含み、前記第1MOSトランジスタの第1端が前記第4ノードに接続され、前記第1MOSトランジスタの第2端が前記接地端に接続され、前記第1MOSトランジスタの制御端が前記調整信号を受信し、ここで、前記シングルエンドモードで、前記第1MOSトランジスタは前記調整信号に応答してカットオフし、前記差分モードで、前記第1MOSトランジスタは前記調整信号に応答して導通する。
前記第2調整可能な負荷は、前記第5ノードと前記接地端との間に接続される第4抵抗と、第2MOSトランジスタと、を含み、前記第2MOSトランジスタの第1端が前記第5ノードに接続され、前記第2MOSトランジスタの第2端が前記接地端に接続され、前記第2MOSトランジスタの制御端が前記調整信号を受信し、ここで、前記シングルエンドモードで、前記第2MOSトランジスタは前記調整信号に応答してカットオフし、前記差分モードで、前記第2MOSトランジスタは前記調整信号に応答して導通する。
前記変換モジュールは、前記第1出力信号と前記第2出力信号との電圧差を増幅するように構成される増幅ユニットと、前記増幅ユニットによって増幅された前記第1出力信号及び前記第2出力信号に対してレベル論理変換を行い、前記第1内部信号及び前記第2内部信号を出力するように構成される変換ユニットと、を含む。
前記増幅ユニットは、さらに、前記シングルエンドモードでの第1動作電流が前記差分モードでの第1動作電流よりも小さくなるように、第1バイアス信号に応答して前記増幅ユニットの第1動作電流を調整するように構成される。
前記変換ユニットは、さらに、前記シングルエンドモードでの第2動作電流が前記差分モードでの第2動作電流よりも小さくなるように、第2バイアス信号に応答して前記変換ユニットの第2動作電流を調整するように構成される。
本開示の第2態様は、メモリを提供し、該メモリは、第1態様に記載の受信回路を含む。
本開示の実施例によって提供される受信回路及びメモリでは、入力バッファは第1信号と第2信号の両方を利用して差分モードに応用されてもよく、第1信号と第2信号とのうちの1つ、及び参照電圧信号を利用してシングルエンドモードに応用されてもよく、即ち、同じ入力バッファは差分モードに応用されてもよく、シングルエンドモードに応用されてもよく、受信回路の複雑さを低減させ、受信回路のレイアウト面積を低減させるのに有利である。また、シングルエンドモードで、入力バッファは第1信号と第2信号とのうちの1つのみを受信し、ほかに受信した信号が参照電圧信号であり、受信回路における動作電流を低減させることができ、それによって受信回路の消費電力を低減させるのに有利である。
図面と詳細な記述を閲読及び理解した後、他の態様を理解することができる。
本開示の実施例による受信回路の機能ブロック図である。 受信回路の機能ブロック図である。 本開示の実施例による受信回路の他の4つの機能ブロック図である。 本開示の実施例による受信回路の他の4つの機能ブロック図である。 本開示の実施例による受信回路の他の4つの機能ブロック図である。 本開示の実施例による受信回路の他の4つの機能ブロック図である。 本開示の実施例による受信回路における入力バッファの2つの回路構造の概略図である。 本開示の実施例による受信回路における入力バッファの2つの回路構造の概略図である。 本開示の実施例による受信回路における負荷モジュールの3つの回路構造の概略図である。 本開示の実施例による受信回路における負荷モジュールの3つの回路構造の概略図である。 本開示の実施例による受信回路における負荷モジュールの3つの回路構造の概略図である。
明細書に組み込まれて明細書の一部を構成する図面は、本開示の実施例を示し、記述と共に本開示の実施例の原理を解釈するために用いられる。これらの図面では、類似の図面符号は類似の要素を表すために使用される。以上に説明される図面は、全ての実施例ではなく、本開示のいくつかの実施例である。当業者にとっては、創造的な労働を払わずに、これらの図面に基づいて他の図面を得ることができる。
以下に本開示の実施例における図面を参照しながら本開示の実施例における技術案を明確かつ完全に説明し、明らかに、説明される実施例は本開示の実施例の一部に過ぎず、全ての実施例ではない。本開示の実施例に基づいて、当業者が創造的な労働を払うことなく得られた他の全ての実施例は、いずれも本開示の保護範囲に属する。衝突しない場合に、本開示における実施例及び実施例における特徴は互いに組み合わせることができることを説明すべきである。
分析により、受信回路は実際の必要に応じて差分モード又はシングルエンドモードで動作することが分かったが、受信回路は差分モードとシングルエンドモードに対して単独のクロック経路をそれぞれ創立し、即ち、差分モードで受信回路が受信したクロック信号とシングルエンドモードで受信回路が受信したクロック信号とは異なるクロック経路を使用する。
図2を参照すると、図2は受信回路の機能ブロック図であり、受信回路は2つの入力バッファ及び1つの変換モジュール13を含み、該2つの入力バッファは、1つが差分入力バッファ11であり、1つがシングルエンド入力バッファ12である。受信回路が差分モードで動作する場合、差分入力バッファ11は動作状態にあり、このときシングルエンド入力バッファ12は非動作状態にあり、差分入力バッファ11は第1クロック経路を介して第1入力信号Dqs_tと第2入力信号Dqs_cを受信し、変換モジュール13に出力し、変換モジュール13によって第1内部信号Dqstと第2内部信号Dqscを出力する。受信回路がシングルエンドモードで動作する場合、シングルエンド入力バッファ12は動作状態にあり、このとき差分入力バッファ11は非動作状態にあり、シングルエンド入力バッファ12は第2クロック経路を介して第1入力信号Dqs_t又は第2入力信号Dqs_cのうちの1つ、及び参照電圧信号vrefを受信し、変換モジュール13に出力し、変換モジュール13によって第1内部信号Dqstと第2内部信号Dqscを出力する。
以上から分かるように、差分入力バッファ11が第1入力信号Dqs_tと第2入力信号Dqs_cを受信するときに用いられるのは第1クロック経路であり、シングルエンド入力バッファ12が第1入力信号Dqs_t又は第2入力信号Dqs_cのうちの1つを受信するときに用いられるのは第2クロック経路であり、第1クロック経路は第2クロック経路と異なり、このようにして、受信回路が差分モードとシングルエンドモードとの間に切り替えられる場合、第1クロック経路と第2クロック経路との間に干渉が存在するため、入力バッファによって受信される第1入力信号Dqs_t及び/又は第2入力信号Dqs_c信号にグリッチが発生し、変換モジュール13によって出力される第1内部信号Dqstと第2内部信号Dqscの正確度を低減させる。また、受信回路に2種類の入力バッファが設計されることは、受信回路のレイアウトを簡略化するのに不利であり、そして受信回路の複雑さを増加させ、受信回路全体の消費電力を節約するのにも不利である。
本開示の実施例は、受信回路及びメモリを提供し、受信回路では、入力バッファが第1信号と第2信号の両方を利用して差分モードで動作してもよく、第1信号と第2信号とのうちの1つ、及び参照電圧信号を利用してシングルエンドモードで動作してもよく、即ち、同じ入力バッファは差分モードに応用されてもよく、シングルエンドモードに応用されてもよく、受信回路の複雑さを低減させ、受信回路のレイアウト面積を低減させるのに有利である。また、シングルエンドモードで、入力バッファは第1信号と第2信号とのうちの1つのみを受信し、ほかに受信した信号が参照電圧信号であり、受信回路における動作電流を低減させることができ、それによって受信回路の消費電力を低減させるのに有利である。
本開示の実施例は、受信回路を提供し、以下に図面を参照ながら本開示の実施例によって提供される受信回路を詳細に説明する。図1、図3~図6は本開示の実施例による受信回路の5つの機能ブロック図である。図7~図8は本開示の実施例による受信回路における入力バッファの2つの回路構造の概略図である。図9~図11は本開示の実施例による受信回路における負荷モジュールの3つの回路構造の概略図である。
図1及び図3を参照すると、受信回路は入力バッファ101と変換モジュール102を含み、入力バッファ101は、第1入力信号input1と第2入力信号input2とを受信し、第1入力信号input1と第2入力信号input2とを比較し、第1出力信号out1_pと第2出力信号out1_nとを出力するように構成され、ここで、差分モードで第1入力信号input1と第2入力信号input2はそれぞれ第1信号In1と第2信号In2であり、シングルエンドモードで第1入力信号input1は第1信号In1と第2信号In2とのうちの1つであり、第2入力信号input2は参照電圧信号vrefであり、第1信号In1と第2信号In2は相補的であり、変換モジュール102は、第1出力信号out1_pと第2出力信号out1_nとを受信し、第1出力信号out1_pと第2出力信号out1_nとの電圧差を増幅し、第1内部信号out2_pと第2内部信号out2_nとを出力するように構成される。
以上から分かるように、本開示の実施例に提供される受信回路では、差分モードにもシングルエンドモードにも応用可能な入力バッファ101が設計され、受信回路の複雑さを低減させ、受信回路のレイアウト面積を低減させるのに有利である一方、入力バッファ101は、差分モードとシングルエンドモードで同じ伝送経路を介して第1入力信号input1と第2入力信号input2を受信し、受信回路が差分モードとシングルエンドモードとの間に切り替えられるときに第1入力信号input1と第2入力信号input2が受ける干渉を低減させるのに有利であり、変換モジュール102によって出力される第1内部信号out2_p及び第2内部信号out2_nの正確性を向上させ、また、受信回路の複雑さを簡略化し、1つの入力バッファ101のみを使用するのは、受信回路の動作電流を低減させるのに有利であり、それによって受信回路全体の消費電力を低減させるのに有利である。
いくつかの実施例では、第1信号In1及び第2信号In2は、それぞれクロック信号及び相補クロック信号であってもよい。受信回路は差分モードで動作する場合、より良い性能を取得するように、通常より高い周波数の信号を受信するために使用される。受信回路はシングルエンドモードで動作する場合、電力消費を節約するように、周波数が比較的低い1つのクロック信号のみを受信し、参照電圧信号vrefを受信し、比較的低い周波数の操作のために使用される。
いくつかの実施例では、図5を参照すると、入力バッファ101は、バイアス電圧信号bias0に応答して第1ノードnet1に電流を供給するように構成される電流制御モジュール111、入力モジュール112及び入力モジュール112に接続される負荷モジュール113を含むことができ、入力モジュール112は第1ノードnet1に接続され、入力モジュール112は第2ノードnet2及び第3ノードnet3を介して負荷モジュール113に接続され、ここで、入力モジュール112は、第1入力信号input1及び第2入力信号input2を受信し、第2ノードnet2は第1出力信号out1_p(図1を参照する)を出力し、第3ノードnet3は第2出力信号out1_n(図1を参照する)を出力する。
いくつかの実施例では、引き続き図5を参照すると、電流制御モジュール111は、シングルエンドモードで第1ノードnet1に供給される電流が差分モードで第1ノードnet1に供給される電流よりも小さくなるように、バイアス電圧信号bias0に応答して第1ノードnet1に供給される電流を調整するように構成されてもよい。このようにして、受信回路におけるシングルエンドモードでの動作電流を低減させるのに有利であり、それによって受信回路全体の消費電力を低減させる。
一例では、図7を参照すると、電流制御モジュール111は、第1PMOSトランジスタMP1、第2PMOSトランジスタMP2及び第3PMOSトランジスタMP3を含むことができ、第1PMOSトランジスタMP1のゲートがイネーブル信号EnNを受信し、第1PMOSトランジスタMP1のソースが電源電圧Vcclに接続され、第2PMOSトランジスタMP2のソース及び第3PMOSトランジスタMP3のソースはいずれも第1PMOSトランジスタMP1のドレインに接続され、第2PMOSトランジスタMP2のドレイン及び第3PMOSトランジスタMP3のドレインはいずれも第1ノードnet1に接続され、第2PMOSトランジスタMP2のゲート及び第3PMOSトランジスタMP3のゲートはいずれもバイアス電圧信号bias0を受信する。このようにして、イネーブル信号EnNは入力バッファ101が動作するか否かのメインスイッチとすることができ、例えば、イネーブル信号EnNをローレベルに制御する場合、第1PMOSトランジスタMP1が導通するため、入力バッファ101が動作可能になる。イネーブル信号EnNをハイレベルに制御する場合、第1PMOSトランジスタMP1はカットオフし、このときバイアス電圧信号bias0がハイレベルであってもローレベルであっても、入力バッファ101には電流通路がなく、即ち入力バッファ101は動作しない。
また、バイアス電圧信号bias0のレベル値を制御することで第2PMOSトランジスタMP2及び第3PMOSトランジスタMP3の導通度を調整し、それによって、電流制御モジュール111によってシングルエンドモードで第1ノードnet1に供給される電流を差分モードで第1ノードnet1に供給される電流よりも小さくするのに有利である。例えば、差分モードで、バイアス電圧信号bias0を第1レベル値に制御し、シングルエンドモードで、バイアス電圧信号bias0を第2レベル値に制御し、第2レベル値が第1レベル値よりも大きく、このようにして、第2PMOSトランジスタMP2と第3PMOSトランジスタMP3の差分モードでの導通度は、シングルエンドモードでの導通度よりも大きいため、差分モードでの第1ノードnet1における電流はシングルエンドモードでの第1ノードnet1における電流よりも大きくなる。
いくつかの実施例では、図8を参照すると、電流制御モジュール111は、第1制御ユニット1111と第2制御ユニット1112とを含むことができ、第1制御ユニット1111は、第1ノードnet1に接続され、バイアス電圧信号bias0に応答して導通して第1ノードnet1に第1電流を供給するように構成され、第2制御ユニット1112は、第1ノードnet1に接続され、制御信号SeEn及びバイアス電圧信号bias0に応答して導通して第1ノードnet1に第2電流を供給するように構成される。ここで、シングルエンドモードで第1制御ユニット1111が導通し、且つ第2制御ユニット1112が導通せず、差分モードで第1制御ユニット1111及び第2制御ユニット1112がいずれも導通する。以上から分かるように、シングルエンドモードで、第1制御ユニット1111という1本の電流通路のみが導通して第1ノードnet1に電流を供給し、即ち、第1ノードnet1における電流は第1電流であり、差分モードで、第1制御ユニット1111と第2制御ユニット1112という2本の並列電流通路が導通して第1ノードnet1に電流を供給し、即ち、第1ノードnet1における電流は第1電流と第2電流の和であるため、シングルエンドモードでの第1ノードnet1における電流は差分モードでの第1ノードnet1における電流よりも小さい。
いくつかの実施例では、引き続き図8を参照すると、第1制御ユニット1111は、第1PMOSトランジスタMP1、第2PMOSトランジスタMP2及び第3PMOSトランジスタMP3を含むことができ、第1PMOSトランジスタMP1のゲートがイネーブル信号EnNを受信し、第1PMOSトランジスタMP1のソースが電源電圧Vcclに接続され、第2PMOSトランジスタMP2のソース及び第3PMOSトランジスタMP3のソースがいずれも第1PMOSトランジスタMP1のドレインに接続され、第2PMOSトランジスタMP2のドレイン及び第3PMOSトランジスタMP3のドレインがいずれも第1ノードnet1に接続され、第2PMOSトランジスタMP2のゲート及び第3PMOSトランジスタMP3のゲートがいずれもバイアス電圧信号bias0を受信する。ここで、イネーブル信号EnNは第1制御ユニット1111が動作するか否かのメインスイッチとすることができ、例えば、イネーブル信号EnNをローレベルに制御する場合、第1PMOSトランジスタMP1が導通するため、第1制御ユニット1111が動作可能になる。イネーブル信号EnNをハイレベルに制御する場合、第1PMOSトランジスタMP1はカットオフし、このときバイアス電圧信号bias0がハイレベルであってもローレベルであっても、第1制御ユニット1111には電流通路がなく、即ち第1制御ユニット1111は動作しない。
ここで、引き続き図8を参照すると、第2制御ユニット1112は、第4PMOSトランジスタMP4、第5PMOSトランジスタMP5及び第6PMOSトランジスタMP6を含むことができ、第4PMOSトランジスタMP4のゲートが制御信号SeEnを受信し、第4PMOSトランジスタMP4のソースが電源電圧Vcclに接続され、第5PMOSトランジスタMP5のソース及び第6PMOSトランジスタMP6のソースはいずれも第4PMOSトランジスタMP4のドレインに接続され、第5PMOSトランジスタMP5のドレイン及び第6PMOSトランジスタMP6のドレインはいずれも第1ノードnet1に接続され、第5PMOSトランジスタMP5のゲート及び第6PMOSトランジスタMP6のゲートはいずれもバイアス電圧信号bias0を受信する。
一例では、シングルエンドモードで、イネーブル信号EnNがローレベルであるため、第1PMOSトランジスタMP1は導通し、バイアス電圧信号bias0は第2PMOSトランジスタMP2及び第3PMOSトランジスタMP3をオンにすることができるレベル値にあり、バイアス電圧信号bias0のレベル値の大きさを調整することで、第2PMOSトランジスタMP2及び第3PMOSトランジスタMP3を流れる電流の大きさを制御するように、第2PMOSトランジスタMP2及び第3PMOSトランジスタMP3の導通度を制御することができ、制御信号SeEnがハイレベルであるため、第4PMOSトランジスタMP4がオフ状態になると、バイアス電圧信号bias0のレベル値がいくらであっても、第5PMOSトランジスタMP5及び第6PMOSトランジスタMP6に電流が通っておらず、即ち第2制御ユニット1112は導通せず、第1ノードnet1における電流は第1制御ユニット1111のみによって供給される。差分モードで、イネーブル信号EnNがローレベルであるため、第1PMOSトランジスタMP1は導通し、バイアス電圧信号bias0は第2PMOSトランジスタMP2及び第3PMOSトランジスタMP3をオンにすることができるレベル値にあり、バイアス電圧信号bias0のレベル値の大きさを調整することで、第2PMOSトランジスタMP2及び第3PMOSトランジスタMP3を流れる電流の大きさを制御するように、第2PMOSトランジスタMP2及び第3PMOSトランジスタMP3の導通度を制御することができ、制御信号SeEnもローレベルであるため、第4PMOSトランジスタMP4は導通し、バイアス電圧信号bias0も第5PMOSトランジスタMP5及び第6PMOSトランジスタMP6をオンにすることができるレベル値にあり、バイアス電圧信号bias0のレベル値の大きさを調整することで、第5PMOSトランジスタMP5及び第6PMOSトランジスタMP6を流れる電流の大きさを制御するように、第5PMOSトランジスタMP5及び第6PMOSトランジスタMP6の導通度を制御することができ、即ち、第1制御ユニット1111及び第2制御ユニット1112はいずれも導通し、第1ノードnet1における電流は第1電流と第2電流の和である。
いくつかの実施例では、図7及び図8を参照すると、入力モジュール112は、第7PMOSトランジスタMP7と第8PMOSトランジスタMP8とを含むことができ、第7PMOSトランジスタMP7のゲートが第1入力信号input1を受信し、第7PMOSトランジスタMP7のソースが第1ノードnet1に接続され、第7PMOSトランジスタMP7のドレインが第2ノードnet2に接続され、第8PMOSトランジスタMP8のゲートが第2入力信号input2を受信し、第8PMOSトランジスタMP8のソースが第1ノードnet1に接続され、第8PMOSトランジスタMP8のドレインが第3ノードnet3に接続される。
説明すべきこととして、第1入力信号input1と第2入力信号input2とのレベル値の変化は同期しないため、第1入力信号input1を受信する第7PMOSトランジスタMP7の導通時刻は、第2入力信号input2を受信する第8PMOSトランジスタMP8の導通時刻と異なり、しかも同じ時刻において、第7PMOSトランジスタMP7の導通度は第8PMOSトランジスタMP8の導通度と異なる。理解可能なこととして、第7PMOSトランジスタMP7の導通度が第8PMOSトランジスタMP8の導通度と異なることに基づいて、第7PMOSトランジスタMP7と第8PMOSトランジスタMP8の第1ノードnet1における電流に対する分流能力も異なるため、第2ノードnet2における電圧は第3ノードnet3における電圧と異なる。
一例では、第1入力信号input1のレベル値が第2入力信号input2のレベル値よりも高い場合、第8PMOSトランジスタMP8の導通度は第7PMOSトランジスタMP7の導通度よりも大きいため、第1ノードnet1における電流は第8PMOSトランジスタMP8のある通路により多く流入し、第3ノードnet3における電流は第2ノードnet2における電流より大きく、第3ノードnet3における電圧は第2ノードnet2における電圧よりも高く、それによって第3ノードnet3によって出力される第2出力信号out1_nのレベル値は高く、第2ノードnet2によって出力される第1出力信号out1_pのレベル値は低く、即ち第1出力信号out1_pと第2出力信号out1_nは相補になる。
いくつかの実施例では、図7及び図8を参照すると、負荷モジュール113は、第1負荷ユニット1131と第2負荷ユニット1132とを含むことができ、第1負荷ユニット1131は、第2ノードnet2と接地端との間に接続され、シングルエンドモードでの第1負荷ユニット1131の等価抵抗値が差分モードでの第1負荷ユニット1131の等価抵抗値よりも大きくなるように構成され、第2負荷ユニット1132は、第3ノードnet3と接地端との間に接続され、シングルエンドモードでの第2負荷ユニット1132の等価抵抗値が差分モードでの第2負荷ユニット1132の等価抵抗値よりも大きくなるように構成される。以上から分かるように、第1負荷ユニット1131であっても第2負荷ユニット1132であっても、シングルエンドモードでの等価抵抗値は、いずれも差分モードでの等価抵抗値よりも大きい。シングルエンドモードでの第1ノードnet1における電流は差分モードでの第1ノードnet1における電流よりも小さく、しかも第1ノードnet1における電流は第2ノードnet2における電流と第3ノードnet3における電流の総和であるため、第8PMOSトランジスタMP8の導通度が第7PMOSトランジスタMP7の導通度と異なる前提で、シングルエンドモードでの第2ノードnet2における電流と第3ノードnet3における電流との差の絶対値が第1差値であり、差分モードでの第2ノードnet2における電流と第3ノードnet3における電流との差の絶対値が第2差値であると、第1差値は第2差値より小さい。
このように、第1負荷ユニット1131であっても第2負荷ユニット1132であっても、シングルエンドモードでの等価抵抗値がいずれも差分モードでの等価抵抗値よりも大きく、より大きい等価抵抗は、シングルエンドモードでの第2ノードnet2における電流と第3ノードnet3における電流との差が比較的小さい場合、第2ノードnet2における電圧と第3ノードnet3における電圧との差を比較的大きくすることができ、即ちシングルエンドモードで第2ノードnet2と第3ノードnet3において依然として比較的大きい電圧振幅があるようにする。
理解可能なこととして、第1負荷ユニット1131の等価抵抗と第2ノードnet2を流れる電流との積は第1積であり、第2負荷ユニット1132の等価抵抗と第3ノードnet3を流れる電流との積は第2積であり、第2ノードnet2における電圧と第3ノードnet3における電圧との差は第1積と第2積との差である。一例では、第1負荷ユニット1131の等価抵抗が第2負荷ユニット1132の等価抵抗に等しいと、第2ノードnet2における電圧と第3ノードnet3における電圧との差は、該等価抵抗及び、第2ノードnet2を流れる電流と第3ノードnet3を流れる電流との差の積である。
いくつかの実施例では、図9を参照すると、第1負荷ユニット1131は、直列に接続される第1サブ抵抗R1と第2サブ抵抗R2、及び並列に接続される第3サブ抵抗R3と第4サブ抵抗R4を含むことができ、ここで、第1サブ抵抗R1の一端が第2ノードnet2に接続され、第1サブ抵抗R1の他端が第2サブ抵抗R2の一端に接続され、第2サブ抵抗R2の他端が同時に第3サブ抵抗R3の一端と第4サブ抵抗R4の一端に接続され、第3サブ抵抗R3の他端が第4サブ抵抗R4の他端に接続される。第2負荷ユニット1132は、直列に接続される第5サブ抵抗R5と第6サブ抵抗R6、及び並列に接続される第7サブ抵抗R7と第8サブ抵抗R8を含むことができ、ここで、第5サブ抵抗R5の一端が第3ノードnet3に接続され、第5サブ抵抗R5の他端が第6サブ抵抗R6の一端に接続され、第6サブ抵抗R6の他端が同時に第7サブ抵抗R7の一端と第8サブ抵抗R8の一端に接続され、第7サブ抵抗R7の他端が第8サブ抵抗R8の他端に接続される。
説明すべきこととして、第1負荷ユニット1131についても第2負荷ユニット1132についても、図9では、直列のサブ抵抗の数が2つであり、並列のサブ抵抗の数が2つであることだけを例として、実際の応用では、受信回路における第1負荷ユニット1131及び/又は第2負荷ユニット1132の等価抵抗に対する実際の要求に基づいて、直列のサブ抵抗の数及び並列のサブ抵抗の数を合理的に設計し、又は直列に接続されるいくつかのサブ抵抗が第1負荷ユニット1131及び/又は第2負荷ユニット1132を構成することのみを設計し、又は並列に接続されるいくつかのサブ抵抗が第1負荷ユニット1131及び/又は第2負荷ユニット1132を構成することのみを設計し、又は並列回路を形成したいくつかのサブ抵抗組が第1負荷ユニット1131及び/又は第2負荷ユニット1132を構成することを設計することができる。
いくつかの実施例では、図10及び図11を参照すると、第1負荷ユニット1131は、第2ノードnet2と第4ノードnet4との間に接続される第1抵抗1133と、第4ノードnet4と接地端との間に接続される第1調整可能な負荷1134とを含むことができ、第1調整可能な負荷1134は、調整信号SeEnNに応答して第1調整可能な負荷1134の等価抵抗値を調整し、シングルエンドモードでの第1調整可能な負荷1134の等価抵抗値が差分モードでの第1調整可能な負荷1134の等価抵抗値よりも大きくなるように構成される。第2負荷ユニット1132は、第3ノードnet3と第5ノードnet5との間に接続される第2抵抗1135と、第5ノードnet5と接地端との間に接続される第2調整可能な負荷1136とを含むことができ、第2調整可能な負荷1136は、調整信号SeEnNに応答して第2調整可能な負荷1136の等価抵抗値を調整し、シングルエンドモードでの第2調整可能な負荷1136の等価抵抗値が差分モードでの第2調整可能な負荷1136の等価抵抗値よりも大きくなるように構成される。このようにして、シングルエンドモードでの第1調整可能な負荷1134の等価抵抗値が差分モードでの第1調整可能な負荷1134の等価抵抗値よりも大きいことを制御することにより、シングルエンドモードでの第1負荷ユニット1131の等価抵抗値が差分モードでの第1負荷ユニット1131の等価抵抗値よりも大きいことを保証するのに有利である。シングルエンドモードでの第2調整可能な負荷1136の等価抵抗値が差分モードでの第2調整可能な負荷1136の等価抵抗値よりも大きいことを制御することにより、シングルエンドモードでの第2負荷ユニット1132の等価抵抗値が差分モードでの第2負荷ユニット1132の等価抵抗値よりも大きいことを保証するのに有利である。
説明すべきこととして、いくつかの実施例では、第1抵抗1133と第2抵抗1135の抵抗値は0であり、即ち負荷モジュール113には調整可能な負荷部分しかなく、第2ノードnet2と第4ノードnet4は同じ電位のノードであり、第3ノードnet3と第5ノードnet5は同じ電位のノードである。
いくつかの実施例では、図11を参照すると、第1調整可能な負荷1134は、第4ノードnet4と接地端との間に接続される第3抵抗1137と、第1MOSトランジスタM1とを含むことができ、第1MOSトランジスタM1の第1端が第4ノードnet4に接続され、第1MOSトランジスタM1の第2端が接地端に接続され、第1MOSトランジスタM1の制御端が調整信号SeEnNを受信し、ここで、シングルエンドモードで、第1MOSトランジスタM1は調整信号SeEnNに応答してカットオフし、差分モードで、第1MOSトランジスタM1は調整信号SeEnNに応答して導通する。
理解可能なこととして、第3抵抗1137と第1MOSトランジスタM1とは並列関係にあり、シングルエンドモードで、第1MOSトランジスタM1が調整信号SeEnNに応答してカットオフするとき、第1調整可能な負荷1134は第3抵抗1137からなり、差分モードで、第1MOSトランジスタM1が調整信号SeEnNに応答して導通するとき、第1調整可能な負荷1134は第3抵抗1137と第1MOSトランジスタM1によって並列に構成され、第3抵抗1137の抵抗値は並列に接続される第3抵抗1137と第1MOSトランジスタM1の総抵抗値よりも大きく、それによってシングルエンドモードでの第1調整可能な負荷1134の等価抵抗値が差分モードでの第1調整可能な負荷1134の等価抵抗値よりも大きいことを実現する。
説明すべきこととして、図11では、第3抵抗1137が4つの順に直列に接続される第9サブ抵抗R9、第10サブ抵抗R10、第11サブ抵抗R11及び第12サブ抵抗R12を含むことを例とし、実際の応用では、受信回路における第3抵抗1137の抵抗値に対する実際の要求に基づいて、直列のサブ抵抗の数を合理的に設計し、又はいくつかの並列のサブ抵抗が第3抵抗1137を構成するように設計し、又は並列回路を形成したいくつかのサブ抵抗組が第3抵抗1137を構成するように設計し、又は直列のサブ抵抗も並列のサブ抵抗も存在する第3抵抗1137を設計することができる。また、図11では、第1MOSトランジスタM1がNMOSトランジスタであることを例とし、シングルエンドモードである場合、調整信号SeEnNがローレベルであり、第1MOSトランジスタM1がオフ状態であり、差分モードである場合、調整信号SeEnNがハイレベルであり、第1MOSトランジスタM1が導通する。実際の応用では、第1MOSトランジスタM1はPMOSトランジスタであってもよく、シングルエンドモードである場合、調整信号SeEnNがハイレベルであり、第1MOSトランジスタM1がオフ状態であり、差分モードである場合、調整信号SeEnNがローレベルであり、第1MOSトランジスタM1が導通する。
ここで、引き続き図11を参照すると、第2調整可能な負荷1136は、第5ノードnet5と接地端との間に接続される第4抵抗1138と、第2MOSトランジスタM2とを含むことができ、第2MOSトランジスタM2の第1端は第5ノードnet5に接続され、第2MOSトランジスタM2の第2端は接地端に接続され、第2MOSトランジスタM2の制御端は調整信号SeEnNを受信し、ここで、シングルエンドモードで、第2MOSトランジスタM2は調整信号SeEnNに応答してカットオフし、差分モードで、第2MOSトランジスタM2は調整信号SeEnNに応答して導通する。
理解可能なこととして、第4抵抗1138と第2MOSトランジスタM2とは並列関係にあり、シングルエンドモードで、第2MOSトランジスタM2が調整信号SeEnNに応答してカットオフするとき、第2調整可能な負荷1136は第4抵抗1138からなり、差分モードで、第2MOSトランジスタM2が調整信号SeEnNに応答して導通するとき、第2調整可能な負荷1136は第4抵抗1138と第2MOSトランジスタM2によって並列に構成され、第4抵抗1138の抵抗値は並列に接続される第4抵抗1138と第2MOSトランジスタM2の総抵抗値よりも大きく、それによってシングルエンドモードでの第2調整可能な負荷1136の等価抵抗値が差分モードでの第2調整可能な負荷1136の等価抵抗値よりも大きいことを実現する。
説明すべきこととして、図11では、第4抵抗1138が4つの順に直列に接続される第13サブ抵抗R13、第14サブ抵抗R14、第15サブ抵抗R15及び第16サブ抵抗R16を含むことを例とし、実際の応用では、受信回路における第4抵抗1138の抵抗値に対する実際の要求に基づいて、直列のサブ抵抗の数を合理的に設計し、又はいくつかの並列のサブ抵抗が第4抵抗1138を構成するように設計し、又は並列回路を形成したいくつかのサブ抵抗組が第4抵抗1138を構成するように設計し、又は直列のサブ抵抗も並列のサブ抵抗も存在する第4抵抗1138を設計することができる。また、図11では、第2MOSトランジスタM2がNMOSトランジスタであることを例とし、シングルエンドモードである場合、調整信号SeEnNがローレベルであり、第2MOSトランジスタM2がオフ状態であり、差分モードである場合、調整信号SeEnNがハイレベルであり、第2MOSトランジスタM2が導通する。実際の応用では、第2MOSトランジスタM2はPMOSトランジスタであってもよく、シングルエンドモードある場合、調整信号SeEnNがハイレベルであり、第2MOSトランジスタM2がオフ状態であり、差分モードである場合、調整信号SeEnNがローレベルであり、第2MOSトランジスタM2が導通する。
引き続き図11を参照すると、第1抵抗1133は、直列に接続される第1サブ抵抗R1と第2サブ抵抗R2、及び並列に接続される第3サブ抵抗R3と第4サブ抵抗R4を含むことができ、ここで、第1サブ抵抗R1の一端が第2ノードnet2に接続され、第1サブ抵抗R1の他端が第2サブ抵抗R2の一端に接続され、第2サブ抵抗R2の他端が同時に第3サブ抵抗R3の一端と第4サブ抵抗R4の一端に接続され、第3サブ抵抗R3の他端が第4サブ抵抗R4の他端に接続される。
第2抵抗1135は、直列に接続される第5サブ抵抗R5と第6サブ抵抗R6、及び並列に接続される第7サブ抵抗R7と第8サブ抵抗R8を含むことができ、ここで、第5サブ抵抗R5の一端が第3ノードnet3に接続され、第5サブ抵抗R5の他端が第6サブ抵抗R6の一端に接続され、第6サブ抵抗R6の他端が同時に第7サブ抵抗R7の一端と第8サブ抵抗R8の一端に接続され、第7サブ抵抗R7の他端が第8サブ抵抗R8の他端に接続される。
いくつかの実施例では、図3を参照すると、受信回路はさらに選択モジュール103を含むことができ、選択モジュール103は、オリジナル第1信号In1、オリジナル第2信号In2及びオリジナル参照電圧信号vrefを受信し、モード選択信号mode selectに応答して、入力バッファ101に第1入力信号input1及び第2入力信号input2を供給するように構成され、ここで、モード選択信号mode selectは、シングルエンドモード又は差分モードを表すために使用され、第1信号In1はオリジナル第1信号In1に対応し、第2信号In2はオリジナル第2信号In2に対応し、オリジナル参照電圧信号vrefは参照電圧信号vrefに対応する。
このようにして、受信回路は、選択モジュール103により受信回路が受信した信号がオリジナル第1信号In1とオリジナル第2信号In2であることを制御することができ、それによって入力バッファ101が受信した信号が第1信号In1と第2信号In2になり、差分モードで動作し、又は、受信回路が受信した信号がオリジナル第1信号In1とオリジナル第2信号In2とのうちの1つ及びオリジナル参照電圧信号vrefであることを制御することができ、それによって入力バッファ101が受信した信号が第1信号In1と第2信号In2とのうちの1つ及び参照電圧信号vrefになり、シングルエンドモードで動作する。
いくつかの実施例では、モード選択信号mode selectは、シングルエンドモードを表す第2モード選択信号(図示せず)と、差分モードを表す第1モード選択信号(図示せず)とを含むことができる。例えば、選択モジュール103によって受信されるモード選択信号mode selectが第1モード選択信号である場合、選択モジュール103は、入力バッファ101によって受信される信号が第1信号In1と第2信号In2であるように、受信回路によって受信される信号がオリジナル第1信号In1とオリジナル第2信号In2であることを制御する。選択モジュール103によって受信されるモード選択信号mode selectが第2モード選択信号である場合、選択モジュール103は、入力バッファ101によって受信される信号が第1信号In1と第2信号In2とのうちの1つ及び参照電圧信号vrefであるように、受信回路によって受信される信号がオリジナル第1信号In1とオリジナル第2信号In2とのうちの1つ及びオリジナル参照電圧信号vrefであることを制御する。
別のいくつかの実施例では、選択モジュール103は、モード選択信号mode selectの2つの状態に基づいて、受信回路が差分モードで動作するか、シングルエンドモードで動作するかを制御することもできる。例えば、選択モジュール103によって受信されるモード選択信号mode selectがハイレベルである場合、入力バッファ101によって受信される信号が第1信号In1と第2信号In2であるように、選択モジュール103によって受信される信号がオリジナル第1信号In1とオリジナル第2信号In2であることを制御する。選択モジュール103によって受信されるモード選択信号mode selectがローレベルである場合、入力バッファ101によって受信される信号が第1信号In1と第2信号In2とのうちの1つ及び参照電圧信号vrefであるように、選択モジュール103によって受信される信号がオリジナル第1信号In1とオリジナル第2信号In2とのうちの1つ及びオリジナル参照電圧信号vrefであることを制御する。
いくつかの実施例では、図4を参照すると、選択モジュール103は第1選択ユニット123と第2選択ユニット133とを含むことができ、第1選択ユニット123と第2選択ユニット133とのうちの1つは、オリジナル第1信号In1及びオリジナル参照電圧信号vrefを受信し、もう1つは、オリジナル第2信号In2及びオリジナル参照電圧信号vrefを受信する。シングルエンドモードで、第1選択ユニット123と第2選択ユニット133とのうちの1つはモード選択信号mode selectに応答して第1信号In1又は第2信号In2を出力し、もう1つはモード選択信号mode selectに応答して参照電圧信号vrefを出力する。差分モードで、第1選択ユニット123と第2選択ユニット133とのうちの1つはモード選択信号mode selectに応答して第1信号In1を出力し、もう1つはモード選択信号mode selectに応答して第2信号In2を出力する。
一例では、引き続き図4を参照すると、第1選択ユニット123は、オリジナル第1信号In1及びオリジナル参照電圧信号vrefを受信し、第2選択ユニット133は、オリジナル第2信号In2及びオリジナル参照電圧信号vrefを受信する。
シングルエンドモードで、第1選択ユニット123はモード選択信号mode selectに応答して第1信号In1を出力し、第2選択ユニット133はモード選択信号mode selectに応答して参照電圧信号vrefを出力し、又は、第1選択ユニット123はモード選択信号mode selectに応答して参照電圧信号vrefを出力し、第2選択ユニット133はモード選択信号mode selectに応答して第2信号In2を出力し、それによって入力バッファ101によって受信される信号が第1信号In1と第2信号In2とのうちの1つ及び参照電圧信号vrefであることを実現する。
差分モードで、第1選択ユニット123はモード選択信号mode selectに応答して第1信号In1を出力し、第2選択ユニット133はモード選択信号mode selectに応答して第2信号In2を出力し、それによって入力バッファ101によって受信される信号が第1信号In1と第2信号In2であることを実現する。
いくつかの実施形態では、図6を参照すると、変換モジュール102は、第1出力信号out1_pと第2出力信号out1_nとの電圧差を増幅するように構成される増幅ユニット122と、増幅ユニット122によって増幅された第1出力信号及び第2出力信号に対してレベル論理変換を行い、第1内部信号out2_p及び第2内部信号out2_nを出力するように構成される変換ユニット132と、を含むことができる。
説明すべきこととして、増幅ユニット122によって増幅された第1出力信号及び第2出力信号に対してレベル論理変換を行うとは、第2ノードnet2によって出力される第1出力信号out1_pと第3ノードnet3によって出力される第2出力信号out1_nとをアナログレベルからデジタルレベルに変換し、即ち、後続の論理回路の処理を容易にするために、変換モジュール102によって出力される第1内部信号out2_p及び/又は第2内部信号out2_nのハイレベル状態を電源電圧に限りなく接近させ、第1内部信号out2_p及び/又は第2内部信号out2_nのローレベル状態を接地端電圧に限りなく接近させることである。
いくつかの実施形態では、引き続き図6を参照すると、増幅ユニット122は、シングルエンドモードでの第1動作電流が差分モードでの第1動作電流よりも小さくなるように、さらに、第1バイアス信号Bias1に応答して増幅ユニット122の第1動作電流を調整するように構成されてもよい。このようにして、受信回路のシングルエンドモードでの動作電流が差分モードでの動作電流よりも小さくなることをさらに保証するのに有利であり、それによって受信回路全体の消費電力を低減させるのに有利である。
いくつかの実施形態では、引き続き図6を参照すると、変換ユニット132は、シングルエンドモードでの第2動作電流が差分モードでの第2動作電流よりも小さくなるように、さらに、第2バイアス信号Bias2に応答して変換ユニット132の第2動作電流を調整するように構成されてもよい。このようにして、受信回路のシングルエンドモードでの動作電流が差分モードでの動作電流よりも小さくなることをさらに保証するのに有利であり、それによって受信回路全体の消費電力を低減させるのに有利である。
説明すべきこととして、第1バイアス信号Bias1と第2バイアス信号Bias2とは同じバイアス信号であってもよく、受信回路の複雑さを低減させるのに有利である。
以下、図8に示す受信回路を例として、本開示の実施例によって提供される受信回路の動作原理を説明する。説明すべきこととして、前述に第1制御ユニット1111、第2制御ユニット1112、入力モジュール112及び負荷モジュール113の動作原理について簡単に説明したが、以下では図8を参照しながら受信回路全体の動作原理について簡単に説明する。
図8を参照すると、シングルエンドモードで、イネーブル信号EnNはローレベルであり、第1PMOSトランジスタMP1は導通しており、バイアス電圧信号bias0は第2PMOSトランジスタMP2及び第3PMOSトランジスタMP3をオンにするレベル値にあり、バイアス電圧信号bias0のレベル値の大きさを調整することにより第2PMOSトランジスタMP2及び第3PMOSトランジスタMP3の導通度を制御することができ、制御信号SeEnはハイレベルであるため、第4PMOSトランジスタMP4はオフ状態にあり、第5PMOSトランジスタMP5及び第6PMOSトランジスタMP6に電流が通っておらず、即ち第2制御ユニット1112は導通しない。
差分モードで、イネーブル信号EnNはローレベルであり、第1PMOSトランジスタMP1は導通しており、バイアス電圧信号bias0は第2PMOSトランジスタMP2及び第3PMOSトランジスタMP3をオンにするレベル値にあり、そして制御信号SeEnもローレベルであり、第4PMOSトランジスタMP4は導通しており、バイアス電圧信号bias0も第5PMOSトランジスタMP5及び第6PMOSトランジスタMP6をオンにするレベル値にあり、バイアス電圧信号bias0のレベル値の大きさを調整することにより第5PMOSトランジスタMP5及び第6PMOSトランジスタMP6の導通度を制御する。
上記2つのモードでは、第1入力信号input1のレベル値が第2入力信号input2のレベル値よりも高い場合、第3ノードnet3によって出力される第2出力信号out1_nのレベル値は高く、第2ノードnet2によって出力される第1出力信号out1_pのレベル値は低い。第1入力信号input1のレベル値が第2入力信号input2のレベル値よりも低い場合、第3ノードnet3によって出力される第2出力信号out1_nのレベル値は低く、第2ノードnet2によって出力される第1出力信号out1_pのレベル値は高い。そして、シングルエンドモードでの負荷モジュール113の等価抵抗値が差分モードでの負荷モジュール113の等価抵抗値よりも大きいため、シングルエンドモードで第2ノードnet2における電流と第3ノードnet3における電流との差が比較的小さい場合、第2ノードnet2における電圧と第3ノードnet3における電圧との差が比較的大きくなることができ、即ちシングルエンドモードで第2ノードnet2と第3ノードnet3において依然として比較的大きい電圧振幅があるようにする。
以上から分かるように、差分モードにもシングルエンドモードにも応用可能な入力バッファ101が設計されることは、受信回路の複雑さを低減させ、受信回路のレイアウト面積を低減させるのに有利である一方、入力バッファ101は、差分モードとシングルエンドモードで同じ伝送経路を介して第1入力信号input1と第2入力信号input2を受信し、受信回路が差分モードとシングルエンドモードとの間に切り替えられるときに第1入力信号input1と第2入力信号input2が受ける干渉を低減させるのに有利であり、変換モジュール102が出力する第1内部信号out2_p及び第2内部信号out2_nの正確性を向上させ、また、シングルエンドモードでの受信回路の動作電流を差分モードでの受信回路の動作電流よりも小さくし、受信回路のシングルエンドモードでの消費電力を低減させるのに有利である。
本開示の別の実施例では、前述の受信回路を含むメモリをさらに提供する。このようにして、メモリは、差分モード又はシングルエンドモードで選択的に動作するように、第1信号In1、第2信号In2及び参照電圧信号vrefを選択的に受信することができる。差分モードで、メモリが受信する第1信号In1と第2信号In2は相補的な2つのクロック信号であってもよく、しかも第1信号In1と第2信号In2の周波数が比較的高く、メモリの処理速度と動作性能の向上に有利である。シングルエンドモードで、メモリは、第1信号In1と第2信号In2のうちの1つのみを受信し、即ち、1つのクロック信号のみを受信して比較的低い周波数で動作し、消費電力の節約に有利である。また、メモリが受信する第1信号In1と第2信号In2は差分モードとシングルエンドモードで共有することができ、イネーブル信号EnN、バイアス電圧信号bias0、制御信号SeEn及び負荷モジュール113などを調整することにより、メモリのシングルエンドモードでの動作電流を低減させ、それによってメモリ全体の消費電力を低減させることができる。
いくつかの実施例では、メモリはDDRメモリ、例えばDDR5メモリであってもよい。
本明細書における各実施例又は実施形態は段階的な方式で説明され、各実施例は他の実施例と異なる点を重点的に説明し、各実施例間の同様と類似の部分は互いに参照すればよい。
本明細書の説明において、参照用語「実施例」、「例示的な実施例」、「いくつかの実施形態」、「概略的な実施形態」、「例」などの説明は、実施形態又は例を参照して説明される具体的な特徴、構造、材料又は特色が本開示の少なくとも1つの実施形態又は例に含まれることを意味する。
本明細書では、上記の用語に対する概略的な表現は、必ずしも同じ実施形態又は例を意味するものではない。そして、説明される具体的な特徴、構造、材料又は特色は、任意の1つ又は複数の実施形態又は例において適切な方式で結合され得る。
本開示の説明において、説明すべきこととして、用語「中心」、「上」、「下」、「左」、「右」、「垂直」、「水平」、「内」、「外」などが指示する方位又は位置関係は、図面に示す方位又は位置関係に基づくものであり、本開示の説明を容易にし、及び説明を簡略化するためのものだけであり、指示される装置又は要素が特定の方位を有し、特定の方位で構成及び操作されなければならないことを指示又は暗示するものではないため、本開示に対する制限と理解することはできない。
理解可能なこととして、本開示で使用される用語「第1」、「第2」などは、本開示で様々な構造を説明するために使用することができるが、これらの構造はこれらの用語に限定されない。これらの用語は、第1の構造と別の構造を区別するためにのみ使用される。
1つ又は複数の図面において、同じ要素は類似の図面符号を用いて表される。明確にするために、図面における複数の部分は比例して描かれていない。また、いくつかの公知の部分が図示されない可能性がある。簡明にするために、いくつかのステップを経て取得される構造を1枚の図に記述することができる。以下において、本開示をより明確に理解するために、本開示の多くの特定の詳細、例えばデバイスの構造、材料、寸法、処理工芸及び技術を説明する。しかし、当業者が理解できるように、これらの特定の詳細に従って本開示を実現しなくてもよい。
最後に説明すべきこととして、以上の各実施例は、本開示の技術案を説明するためにのみ使用され、それを限定するものではない。前述の各実施例を参照して本開示を詳細に説明するが、当業者は、依然として前述の各実施例に記載された技術案を修正し、又はその中の一部又は全部の技術特徴に対して同等の入れ替えを行うことができ、これらの修正、又は入れ替えが対応する技術案の本質を、本開示の各実施例の技術案の範囲から逸脱させないことを理解すべきである。
本開示の実施例で提供される受信回路及びメモリでは、入力バッファは第1信号と第2信号の両方を利用して差分モードに応用されてもよく、第1信号と第2信号とのうちの1つ、及び参照電圧信号を利用してシングルエンドモードに応用されてもよく、即ち、同じ入力バッファは差分モードに応用されてもよく、シングルエンドモードに応用されてもよく、受信回路の複雑さを低減させ、受信回路のレイアウト面積を低減させるのに有利である。また、シングルエンドモードで、入力バッファは第1信号と第2信号とのうちの1つのみを受信し、ほかに受信した信号が参照電圧信号であり、受信回路における動作電流を低減させることができ、それによって受信回路の消費電力を低減させるのに有利である。

Claims (17)

  1. 受信回路であって、
    第1入力信号と第2入力信号とを受信し、前記第1入力信号と前記第2入力信号とを比較し、第1出力信号と第2出力信号とを出力するように構成される入力バッファであって、差分モードで前記第1入力信号と前記第2入力信号はそれぞれ第1信号と第2信号であり、シングルエンドモードで前記第1入力信号は前記第1信号と前記第2信号とのうちの1つであり、前記第2入力信号は参照電圧信号であり、前記第1信号と前記第2信号は相補的である、入力バッファと、
    前記第1出力信号と前記第2出力信号とを受信し、前記第1出力信号と前記第2出力信号との電圧差を増幅し、第1内部信号と第2内部信号とを出力するように構成される変換モジュールと、を含む、受信回路。
  2. 前記受信回路は、さらに、
    オリジナル第1信号、オリジナル第2信号及びオリジナル参照電圧信号を受信する選択モジュールを含み、前記選択モジュールは、
    モード選択信号に応答して、前記入力バッファに前記第1入力信号及び前記第2入力信号を供給するように構成され、ここで、前記モード選択信号は、前記シングルエンドモード又は前記差分モードを表すために使用され、前記第1信号は前記オリジナル第1信号に対応し、前記第2信号は前記オリジナル第2信号に対応し、前記オリジナル参照電圧信号は前記参照電圧信号に対応する、
    請求項1に記載の受信回路。
  3. 前記選択モジュールは、
    第1選択ユニットと第2選択ユニットとを含み、前記第1選択ユニットと前記第2選択ユニットとのうちの1つは、前記オリジナル第1信号及び前記オリジナル参照電圧信号を受信し、もう1つは、前記オリジナル第2信号及び前記オリジナル参照電圧信号を受信し、
    前記シングルエンドモードで、前記第1選択ユニットと前記第2選択ユニットとのうちの1つは前記モード選択信号に応答して前記第1信号又は前記第2信号を出力し、もう1つは前記モード選択信号に応答して前記参照電圧信号を出力し、
    前記差分モードで、前記第1選択ユニットと前記第2選択ユニットとのうちの1つは前記モード選択信号に応答して前記第1信号を出力し、もう1つは前記モード選択信号に応答して前記第2信号を出力する、
    請求項2に記載の受信回路。
  4. 前記入力バッファは、
    バイアス電圧信号に応答して第1ノードに電流を供給するように構成される電流制御モジュールと、
    入力モジュールと、前記入力モジュールに接続される負荷モジュールとを含み、前記入力モジュールは前記第1ノードに接続され、前記入力モジュールは第2ノード及び第3ノードを介して前記負荷モジュールに接続され、
    ここで、前記入力モジュールは、前記第1入力信号及び前記第2入力信号を受信し、前記第2ノードは前記第1出力信号を出力し、前記第3ノードは前記第2出力信号を出力する、
    請求項1に記載の受信回路。
  5. 前記電流制御モジュールは、前記バイアス電圧信号に応答して、前記シングルエンドモードで前記第1ノードに供給される電流が前記差分モードで前記第1ノードに供給される電流よりも小さくなるように、前記第1ノードに供給される電流を調整するように構成される、
    請求項4に記載の受信回路。
  6. 前記電流制御モジュールは、
    前記第1ノードに接続され、前記バイアス電圧信号に応答して導通して前記第1ノードに第1電流を供給するように構成される第1制御ユニットと、
    前記第1ノードに接続され、制御信号及び前記バイアス電圧信号に応答して導通して前記第1ノードに第2電流を供給するように構成される第2制御ユニットと、を含み、
    ここで、前記シングルエンドモードで前記第1制御ユニットが導通し、且つ前記第2制御ユニットが導通せず、前記差分モードで前記第1制御ユニット及び前記第2制御ユニットがいずれも導通する、
    請求項4に記載の受信回路。
  7. 前記第1制御ユニットは、
    第1PMOS(P-channel Metal Oxide Semiconductor)トランジスタ、第2PMOSトランジスタ及び第3PMOSトランジスタを含み、
    前記第1PMOSトランジスタのゲートがイネーブル信号を受信し、前記第1PMOSトランジスタのソースが電源電圧に接続され、
    前記第2PMOSトランジスタのソース及び前記第3PMOSトランジスタのソースがいずれも前記第1PMOSトランジスタのドレインに接続され、前記第2PMOSトランジスタのドレイン及び前記第3PMOSトランジスタのドレインがいずれも前記第1ノードに接続され、前記第2PMOSトランジスタのゲート及び前記第3PMOSトランジスタのゲートがいずれも前記バイアス電圧信号を受信する、
    請求項6に記載の受信回路。
  8. 前記第2制御ユニットは、
    第4PMOSトランジスタ、第5PMOSトランジスタ及び第6PMOSトランジスタを含み、
    前記第4PMOSトランジスタのゲートが前記制御信号を受信し、前記第4PMOSトランジスタのソースが電源電圧に接続され、
    前記第5PMOSトランジスタのソース及び前記第6PMOSトランジスタのソースがいずれも前記第4PMOSトランジスタのドレインに接続され、前記第5PMOSトランジスタのドレイン及び前記第6PMOSトランジスタのドレインがいずれも前記第1ノードに接続され、前記第5PMOSトランジスタのゲート及び前記第6PMOSトランジスタのゲートがいずれも前記バイアス電圧信号を受信する、
    請求項6に記載の受信回路。
  9. 前記入力モジュールは、第7PMOSトランジスタと第8PMOSトランジスタとを含み、
    前記第7PMOSトランジスタのゲートが前記第1入力信号を受信し、前記第7PMOSトランジスタのソースが前記第1ノードに接続され、前記第7PMOSトランジスタのドレインが前記第2ノードに接続され、
    前記第8PMOSトランジスタのゲートが前記第2入力信号を受信し、前記第8PMOSトランジスタのソースが前記第1ノードに接続され、前記第8PMOSトランジスタのドレインが前記第3ノードに接続される、
    請求項4に記載の受信回路。
  10. 前記負荷モジュールは、第1負荷ユニットと第2負荷ユニットとを含み、
    前記第1負荷ユニットは、前記第2ノードと接地端との間に接続され、前記シングルエンドモードでの前記第1負荷ユニットの等価抵抗値が前記差分モードでの前記第1負荷ユニットの等価抵抗値よりも大きくなるように構成され、
    前記第2負荷ユニットは、前記第3ノードと接地端との間に接続され、前記シングルエンドモードでの前記第2負荷ユニットの等価抵抗値が前記差分モードでの前記第2負荷ユニットの等価抵抗値よりも大きくなるように構成される、
    請求項4に記載の受信回路。
  11. 前記第1負荷ユニットは、
    前記第2ノードと第4ノードとの間に接続される第1抵抗と、
    第1調整可能な負荷と、を含み、前記第1調整可能な負荷は、前記第4ノードと前記接地端との間に接続され、調整信号に応答して第1調整可能な負荷の等価抵抗値を調整し、前記シングルエンドモードでの前記第1調整可能な負荷の等価抵抗値が前記差分モードでの前記第1調整可能な負荷の等価抵抗値よりも大きくなるように構成され、
    前記第2負荷ユニットは、
    前記第3ノードと第5ノードとの間に接続される第2抵抗と、
    第2調整可能な負荷と、を含み、前記第2調整可能な負荷は、前記第5ノードと前記接地端との間に接続され、前記調整信号に応答して第2調整可能な負荷の等価抵抗値を調整し、前記シングルエンドモードでの前記第2調整可能な負荷の等価抵抗値が前記差分モードでの前記第2調整可能な負荷の等価抵抗値よりも大きくなるように構成される、
    請求項10に記載の受信回路。
  12. 前記第1調整可能な負荷は、
    前記第4ノードと接地端との間に接続される第3抵抗と、
    第1MOS(Metal Oxide Semiconductor)トランジスタと、を含み、前記第1MOSトランジスタの第1端が前記第4ノードに接続され、前記第1MOSトランジスタの第2端が前記接地端に接続され、前記第1MOSトランジスタの制御端が前記調整信号を受信し、ここで、前記シングルエンドモードで、前記第1MOSトランジスタは前記調整信号に応答してカットオフし、前記差分モードで、前記第1MOSトランジスタは前記調整信号に応答して導通する、
    請求項11に記載の受信回路。
  13. 前記第2調整可能な負荷は、
    前記第5ノードと前記接地端との間に接続される第4抵抗と、
    第2MOSトランジスタと、を含み、前記第2MOSトランジスタの第1端が前記第5ノードに接続され、前記第2MOSトランジスタの第2端が前記接地端に接続され、前記第2MOSトランジスタの制御端が前記調整信号を受信し、ここで、前記シングルエンドモードで、前記第2MOSトランジスタは前記調整信号に応答してカットオフし、前記差分モードで、前記第2MOSトランジスタは前記調整信号に応答して導通する、
    請求項11に記載の受信回路。
  14. 前記変換モジュールは、
    前記第1出力信号と前記第2出力信号との電圧差を増幅するように構成される増幅ユニットと、
    前記増幅ユニットによって増幅された前記第1出力信号及び前記第2出力信号に対してレベル論理変換を行い、前記第1内部信号及び前記第2内部信号を出力するように構成される変換ユニットと、を含む、
    請求項1に記載の受信回路。
  15. 前記増幅ユニットはさらに、前記シングルエンドモードでの第1動作電流が前記差分モードでの第1動作電流よりも小さくなるように、第1バイアス信号に応答して前記増幅ユニットの第1動作電流を調整するように構成される、
    請求項14に記載の受信回路。
  16. 前記変換ユニットはさらに、前記シングルエンドモードでの第2動作電流が前記差分モードでの第2動作電流よりも小さくなるように、第2バイアス信号に応答して前記変換ユニットの第2動作電流を調整するように構成される、
    請求項14に記載の受信回路。
  17. 請求項1~16のいずれか一項に記載の受信回路を備える、メモリ。
JP2023528417A 2022-06-01 2022-08-09 受信回路及びメモリ Pending JP2024524788A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN202210623097.6A CN117198361A (zh) 2022-06-01 2022-06-01 接收电路以及存储器
CN202210623097.6 2022-06-01
PCT/CN2022/111185 WO2023231177A1 (zh) 2022-06-01 2022-08-09 接收电路以及存储器

Publications (1)

Publication Number Publication Date
JP2024524788A true JP2024524788A (ja) 2024-07-09

Family

ID=88977020

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023528417A Pending JP2024524788A (ja) 2022-06-01 2022-08-09 受信回路及びメモリ

Country Status (4)

Country Link
US (1) US20230395106A1 (ja)
EP (1) EP4307302A4 (ja)
JP (1) JP2024524788A (ja)
KR (1) KR20230168173A (ja)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6819602B2 (en) * 2002-05-10 2004-11-16 Samsung Electronics Co., Ltd. Multimode data buffer and method for controlling propagation delay time
US8432185B2 (en) * 2011-05-25 2013-04-30 Apple Inc. Receiver circuits for differential and single-ended signals

Also Published As

Publication number Publication date
US20230395106A1 (en) 2023-12-07
EP4307302A1 (en) 2024-01-17
EP4307302A4 (en) 2024-03-06
KR20230168173A (ko) 2023-12-12

Similar Documents

Publication Publication Date Title
CN111863055B (zh) 灵敏放大器、存储器和灵敏放大器的控制方法
US7319620B2 (en) Input and output buffers having symmetrical operating characteristics and immunity from voltage variations
KR100910861B1 (ko) 밴드갭 레퍼런스 발생회로
KR100558571B1 (ko) 반도체 메모리 장치의 전류 센스앰프 회로
JP3592423B2 (ja) 半導体集積回路装置
US11887655B2 (en) Sense amplifier, memory, and method for controlling sense amplifier by configuring structures using switches
CN113760174A (zh) 读写转换电路以及存储器
CN111710352B (zh) 自适应关断的两级灵敏放大电路
US5477497A (en) Semiconductor memory device
JP7352741B2 (ja) 読み取りおよび書き込み変換回路及びメモリ
US6538473B2 (en) High speed digital signal buffer and method
CN211788182U (zh) 灵敏放大器和存储器
Divya et al. A low-power high-performance voltage sense amplifier for static RAM and comparison with existing current/voltage sense amplifiers
JP2024524788A (ja) 受信回路及びメモリ
KR100290493B1 (ko) 고속동작하는센스증폭기회로
EP4024706A1 (en) Operational transconductance amplifier circuit including active inductor
JP2013239898A (ja) 差動アンプ回路及びこれを備える半導体装置
WO2023231177A1 (zh) 接收电路以及存储器
Singh et al. Design of a single-ended energy efficient data-dependent-write-assist dynamic (DDWAD) SRAM cell for improved stability and reliability
KR20220095078A (ko) 능동 인덕터를 포함하는 연산 트랜스컨덕턴스 증폭기 회로
US11848045B2 (en) Memory integrated circuit with local amplifier module and local read-write conversion module to improve operation speed and reduce number of data lines
Singh et al. Design and Analysis for Power Reduction with High SNM of 10T SRAM Cell
JP2015056795A (ja) 半導体装置
JP2002352585A (ja) 半導体集積回路装置
JPS58102391A (ja) シヨツトキ接合ゲ−ト型電界効果トランジスタを用いた記憶回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230512

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240806