JP2002352585A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成により実装状態での最適な入力特
性を持たせるようにした入力回路を備えた半導体集積回
路装置を提供する。 【解決手段】 デジタル信号によって特性が変化させら
れる高速系入力回路に対して、上記高速系入力回路より
も低速にされた入力回路を用いてレジスタに上記デジタ
ル信号を入力し、それぞれの実装状態に対応して最適な
入力特性に設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特に高速動作が要求される入力回路を備え
たメモリ回路等に利用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】高速動作するバスに接続されるメモリ回
路の出力ドライバインピーダンスの調整を外部書込み可
能なレジスタの設定により実施する事は比較的簡単に出
来る。これはメモリバスのインピーダンスに出力ドライ
バのイピーダンスを合わせ反射を低減する目的又は単純
に高負荷状態でドライバビリティを上げセットアップタ
イミングマージンを確保するものである。

【０００３】

【発明が解決しようとする課題】しかしながら、入力回
路においては、上記出力回路のようにインピーダンス調
整、タイミング調整等は出来ずに固定となる。このた
め、バス上に多数のメモリ回路が実装された場合、一つ
のメモリコントローラの設定では全ての場所で波形を最
適化出来ずに高速化時に問題となる。

【０００４】入力回路の入力信号レベル判定点の変更又
は動作速度変更を行なうため、定数の異なるＭＯＳトラ
ンジスタを準備しこれらを切替えて使う方法が考えられ
るが、切替えＭＯＳを追加すると寄生容量が増加し動作
速度が低下し問題となる。外部ピンから可変電圧を加え
る方法もあるがユーザーには不便である。

【０００５】高速系入力回路として代表的なＳＳＴＬイ
ンターフェイスでの入力回路はカレントミラー回路を採
用する事が多いが、カレントミラー回路動作高速化に伴
い入力信号の比較対象の参照電圧Ｖｒｅｆのレベルが信
号量が減る方向のカップリングを入力回路のゲートを介
して受けると言う問題が有る。高速、小振幅回路で特に
顕著となり問題となる。

【０００６】この発明の目的は、簡単な構成より実装状
態での最適な入力特性を持たせるようにした入力回路を
備えた半導体集積回路装置を提供することにある。この
発明の前記ならびにそのほかの目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろ
う。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。デジタル信号によって特性が変化させ
られる高速系入力回路に対して、上記高速系入力回路よ
りも低速にされた入力回路を用いてレジスタに上記デジ
タル信号を入力し、それぞれの実装状態に対応して最適
な入力特性に設定する。

【０００８】

【発明の実施の形態】図１には、この発明に係る半導体
集積回路装置の入力部の一実施例のブロック図が示され
ている。この実施例では、高速系信号を取り込む入力回
路として、可変入力回路が用いられる。可変入力回路
は、その特性が変化するようにされる。この可変入力回
路の特性の設定のために、中速系信号入力回路が設けら
れる。すなわち、上記高速系信号に比べて速度の遅い、
中速系あるいは低速系信号によって、上記可変入力回路
の特性設定のための入力信号が入力される。

【０００９】例えば、公知のＤＤＲ シンクロナス・ダ
イナミック・ランダム・アクセス・メモリ（Double Dat
a Rate Synchronous Dynamic Random Access Memory ）
では、クロックの立ち上がりと立ち下がりに同期して書
き込みデータの取り込みや読み出しデータの出力が行わ
れるので高速動作が要求される。これに対して、アドレ
ス信号及びＲＡＳ，ＣＡＳ，ＷＥ等の制御信号低速でよ
いので、アドレス入力回路及び図示しないＲＡＳ，ＣＡ
Ｓ．ＷＥ等の制御入力回路を利用し、上記メモリ回路の
コマンドとして使用していない入力信号の組み合わせで
コマンドを設定し、それをコマンドデコーダを介してレ
ジスタに取り込む。

【００１０】上記レジスタに取り込まれた入力特性設定
信号は、特に制限されないが、プログラマブル電源によ
り、デジタル／アナログ変換されて電圧又は電流の形態
の制御信号に変換される。この制御信号により可変入力
回路が制御されて、それが搭載されたシステムのメモリ
バス等に対応して最適な入力特性を持つように設定され
る。上記可変入力回路を介して取り込まれた高速系信号
は、データラッチに転送され、例えば前記のようなＤＤ
Ｒ ＳＤＲＡＭでは書き込みデータとして選択されたメ
モリセルに書き込まれる。。これに対して、アドレス信
号の入力はは、特に制限されないが、プログラマブ

【００１１】この実施例では、プログラマブル電源及び
レジスタ及び入力回路からなる特性設定回路に、特性を
厳密に調整不要な中速信号ピンを使うので、高速系信号
の可変入力回路を何等問題なく意図した特性に設定する
ことができる。上記可変入力回路の特性は、入力容量、
動作速度、ＶｉＨ判定電圧、ＶｉＬ判定電圧、動作モー
ド（低消費電力、高速モード）の中の１以上がレジスタ
によって変更可能にされる。

【００１２】図２には、この発明に係る半導体集積回路
装置が用いられたシステムの一実施例の概略ブロックで
ある。この実施例は、パーソナルコンピュータシステム
に搭載されるメモリシステムが例として示せている。こ
のメモリシステムは、メモリコントローラを中心にして
メモリバスに複数のメモリＤＩＭＭが搭載されて構成さ
れる。上記各メモリＤＩＭＭにおいて、図１のような入
力部を持つのでメモリコントローラから逐一メモリ回路
ＤＩＭＭを指定し、上記コマンドによって入力特性を設
定することができる。

【００１３】図３には、この発明に用いられる入力回路
の一実施例の回路図が示されている。この実施例は、Ｓ
ＳＴＬインターフェイスに使用されるカレントミラー増
幅回路の例が示されている。同図には、差動素子をＮチ
ャンネル型ＭＯＳＦＥＴで構成したＮ型と、差動素子を
Ｐチャンネル型ＭＯＳＦＥＴで構成したＰ型との例が示
されている。

【００１４】Ｎ型回路は、Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ１とＱ２が差動形態にされ、そのドレインにはカレン
トミラー形態にされたＰチャンネル型ＭＯＳＦＥＴＱ３
とＱ４が負荷として設けられる。そして、差動ＭＯＳＦ
ＥＴＱ１とＱ２の共通ソースには、活性化信号ＥＮによ
って動作電流を流すＮチャンネル型ＭＯＳＦＥＴＱ５が
設けられる。一方の差動ＭＯＳＦＥＴＱ１のゲートに
は、入力信号ＩＮが供給され、他方の差動ＭＯＳＦＥＴ
Ｑ２のゲートには参照電圧（又は基準電圧）ＶＲＥＦが
供給されている。これにより、差動ＭＯＳＦＥＴＱ１と
Ｑ２は、参照電圧ＶＲＥＦに対して入力信号ＩＮが高い
か低いかのレベル判定を行う。

【００１５】Ｐ型回路は、上記ＭＯＳＦＥＴＱ１〜Ｑ５
の導電型を逆にしたものであり、例えば差動ＭＯＳＦＥ
ＴＱ１とＱ２及び動作電流を流すＭＯＳＦＥＴＱ５がＰ
チャンネル型ＭＯＳＦＥＴとされ、カレントミラー形態
にされた負荷ＭＯＳＦＥＴＱ３とＱ４がＮチャンネル型
とされる。上記Ｎ型回路は入力電圧がしきい値電圧Ｖth
よりも低くなるとオフになり出力が歪む問題が発生す
る。上記Ｐ型回路は入力電圧がＶＤＤ−Ｖthより高くな
るとオフになり出力が歪む問題が有る。

【００１６】図４には、この発明に係る入力回路の一実
施例の回路図が示されている。この実施例の入力回路
は、インピーダンス変更機能を持つようにされる。特に
制限されないが、入力回路は前記Ｐ型回路が用いられ、
その入力端子ＩＮと回路の接地電位との間に、Ｎチャン
ネル型のスイッチＭＯＳＦＥＴＱ６と容量Ｑ７が接続さ
れる。上記容量Ｑ７は、Ｎチャンネル型ＭＯＳＦＥＴの
ソース，ドレインを共通化して接地電位に接続し、ゲー
トを上記スイッチＭＯＳＦＥＴＱ６に接続することによ
り、ゲート容量を容量として利用するものである。この
入力回路では、制御信号Ｓ１を電源電圧ＶＤＤのような
ハイレベルに設定することにより、入力端子ＩＮから容
量（Ｑ７）が見えるようになりインピーダンスを下げる
事が出来る。

【００１７】図５には、この発明に係る入力回路の一実
施例の回路図が示されている。この実施例の入力回路
は、可変ヒステリシス機能を持つようにされる。この実
施例では、前記Ｎ型回路を用い、そのカレントミラー負
荷回路が、ＭＯＳＦＥＴＱ３にＭＯＳＦＥＴＱ１０とＱ
１２がスイッチＭＯＳＦＥＴＱ１１とＱ１２によって選
択的に並列接続され。つまり、入力側のカレントミラー
をＭＯＳＦＥＴＱ３とＱ１０の並列接続、さらにＭＯＳ
ＦＥＴＱ１２を並列接続したときには、入出力の電流比
が小さく変更することができる。このようなスイッチ信
号Ｓ１とＳ２によるスイッチＭＯＳＦＥＴＱ１１とＱ１
３ををオンする事により入力判定のヒステリシスレベル
を高い値に変更することが出来る。

【００１８】つまり、上記のようにＭＯＳＦＥＴＱ３に
対してＭＯＳＦＥＴＱ１０、さらにはＱ１１を並列接続
することにより、ＭＯＳＦＥＴＱ１のドレイン電流は上
記２あるいは３個のＭＯＳＦＥＴに分流して流れ、ＭＯ
ＳＦＥＴＱ４に流れる電流も減少させる。例えば、ＭＯ
ＳＦＥＴＱ３、Ｑ４、Ｑ１０を同じサイズとし、Ｑ１２
を２倍のサイズとすると、ＭＯＳＦＥＴＱ１０、Ｑ１２
に電流が流れないときには、入力信号ＩＮとＶＲＥＦと
が一致したときに、ＭＯＳＦＥＴＱ５の動作電流が半分
ずつ差動ＭＯＳＦＥＴＱ１とＱ２に流れる。これを中心
にして、上記ＶＲＥＦに対して入力信号が高くなると、
ＭＯＳＦＥＴＱ１に流れる電流が増加し、ＭＯＳＦＥＴ
Ｑ２に流れる電流が減少し、その差分の電流が出力端子
から流れだすので容量性負荷をハイレベルにチャージア
ップする。逆に、上記ＶＲＥＦに対して入力信号が低く
なると、ＭＯＳＦＥＴＱ２に流れる電流が増加し、ＭＯ
ＳＦＥＴＱ１に流れる電流が減少し、その差分の電流が
出力端子から流れ込むので容量性負荷をロウレベルにデ
ィスチージさせる。

【００１９】上記のカレントミラー回路での電流比を上
記１：１からスイッチＭＯＳＦＥＴＱ１１をオン状態に
してＭＯＳＦＥＴＱ１０を並列接続して、２：１のよう
に変化させ、あるいはＭＯＳＦＥＴＱ１３をオン状態に
してＭＯＳＦＥＴＱ１２を並列接続して、３：１のよう
に変化させ、更にはスイッチＭＯＳＦＥＴＱ１１とＱ１
３をオン状態にしてＭＯＳＦＥＴＱ１０とＱ１２を並列
接続して、４：１のように変化させることにより、上記
差動ＭＯＳＦＥＴＱ１とＱ２に流れる電流が等しくなる
入力信号ＩＮのレベルを低くすることができる。このス
イッチ信号Ｓ１とＳ２を出力信号ＯＵＴの変化に対応し
てオンレベルにすれば、ヒステリシス幅が上記３通りに
変化させることができる。

【００２０】図６には、この発明に係る入力回路の一実
施例の回路図が示されている。この実施例の入力回路
は、インターフェイスレベル変更機能を持つようにされ
る。この実施例では、前記図５の回路のスイッチＭＯＳ
ＦＥＴＱ１１とＱ１３を共通のスイッチ信号Ｓ１で制御
するものである。スイッチ信号Ｓ１をオンレベルにする
事によりＭＯＳＦＥＴＱ１１とＱ１３をオン状態にし、
前記のような電流比の設定によって入力判定レベルを上
げることができる。つまり、ＶＲＥＦに対してＩＮのレ
ベルが低い状態で差動ＭＯＳＦＥＴＱ１とＱ２に流れる
電流を等しくでき、入力信号ＩＮからみると参照電圧Ｖ
ＲＥＦが高くなったようにすることができる。これによ
り、異なるインターフェイスレベル、例えばＳＳＴＬ
（１．８Ｖ）＞ＳＳＴＬ（２．５Ｖ）に変更することが
出来る。

【００２１】図７には、この発明に係る入力回路の他の
一実施例の回路図が示されている。この実施例の入力回
路も、インターフェイスレベル変更機能を持つようにさ
れる。この実施例では、ＭＯＳＦＥＴＱ１１のゲートに
スイッチ信号ではなく、アナログ電圧ＶＧを供給して、
ＭＯＳＦＥＴＱ１０，Ｑ１１に流れる電流を、ＭＯＳＦ
ＥＴＱ３とＱ１０のサイズ比ではなく電圧ＶＧにより設
定される電流により制御するものである。この電圧ＶＧ
は、ＭＯＳＦＥＴＱ１６、Ｑ１７及びＱ１８の並列回路
と、ＭＯＳＦＥＴＱ１５とＱ１４の直列回路との分圧電
圧ＶＧを用いるものである。

【００２２】すなわち、上記ＭＯＳＦＥＴＱ１５とＱ１
４の直列回路で固定抵抗を構成し、並列回路の上記ＭＯ
ＳＦＥＴＱ１６〜Ｑ１８をスイッチ信号Ｓ１〜Ｓ３から
なるデジタル信号でオン／オフ制御して可変抵抗として
動作させて、上記デジタル信号Ｓ１〜Ｓ３に対応したア
ナログ電圧ＶＧを形成するＤ／Ａコンバータ等のプログ
ラマブル電源として動作させる。このようなプログラマ
ブル電源をを使い異なるレベルのＶＧを発生させる。Ｖ
Ｇを使いカレントミラー増幅回路の電流値を変更し判定
レベルの種々に変更することが出来る。

【００２３】図８には、この発明に用いられる入力回路
の動作説明図が示されている。同図には、ＳＳＴＬイン
ターフェイスに使用されるカレントミラー増幅回路にお
ける参照電圧ＶＲＥＦカップリングのメカニズムを説明
するための等価回路と波形が示されている。前記のよう
な参照電圧ＶＲＥＦを受ける差動ＭＯＳＦＥＴＱ２のゲ
ート（ＶＲＥＦ）とドレイン（ＯＵＴ）との間には、Ｍ
ＯＳＦＥＴのゲート電極とドレイン拡散相との間に存在
する寄生容量Ｃにより出力ノードＯＵＴがロウレベルか
らハイレベルに増幅されると、カップリングにより参照
電圧ＶＲＥＦを若干浮き上がるように変化させる。この
時の入力信号ＩＮはハイレベルであるためＶＲＥＦとの
電圧差が少なくなり信号量低下する。

【００２４】図９には、この発明に係る入力回路の更に
他の一実施例の回路図が示されている。この実施例は、
前記のような入力回路でのＶＲＥＦカップリング低減に
向けられている。この実施例では、参照電圧ＶＲＥＦが
固定電圧である事に着目してＶＳＳとＶＤＤに対して容
量Ｃ３，Ｃ４を追加するものである。つまり、前記のよ
うなＭＯＳＦＥＴＱ１ないしＱ５からなるＰ型回路に供
給される参照電圧ＶＲＥＦに対して、上記容量Ｃ３，Ｃ
４を追加する。これにより、上記寄生容量を介して伝え
られるノイズ成分がキャパシタＣ３やＣ４を介して電源
側に抜けるのでＶＲＥＦの安定化が図られる。

【００２５】特に制限されないが、上記のような容量Ｃ
３，Ｃ４を付加することに加えて、これに加えて、入力
回路として、前記のようなＰ型回路をＡ１〜Ａ３の３個
を組み合わせる。つまり、アンプＡ１に対してＡ２には
入力信号ＩＮとＶＲＥＦを逆にして、互いに逆相の出力
信号ＯＵＴ１とＯＵＴ１Ｂを形成し、アンプＡ３の差動
入力に供給するという２段構成とするものである。そし
て、１段目アンプＡ１とＡ２の出力電圧ＯＵＴ１とＯＵ
Ｔ１Ｂの振幅を、出力信号ＯＵＴに比べて小さくなるよ
うに押さえることによりカップリングによるＶＲＥＦノ
イズ低減を図るようにするものである。

【００２６】図１０には、この発明が適用されたメモリ
システムの一実施例のブロック図が示されている。メモ
リは、前記実施例のような可変入力回路を備えた高速系
入力回路を持つ。メモリコントローラは、不揮発性メモ
リを利用して次のような手順によりメモリの入力特性を
設定する。

【００２７】（１）メモリコントローラは、システムの
電源オン時に初期設定値を不揮発性メモリから読み出
す。 （２）上記不揮発性メモリから読み出した初期値を前記
中速系入力回路を通してメモリのレジスタに書き込む。 （３）コントローラからメモリに対してトレーニングと
してデータの書き込みを行う。 （４）コントローラにより上記メモリから上記トレーニ
ングとして書き込んだデータの読み出しを行う。 （５）上記書き込んだデータと読み出したデータを比較
し、誤りがなければ動作をレジスタ設定動作を終了す
る。 （６）読み出したデータに誤りがあれば、新しい設定値
計算して上記（２）に戻りレジスタに書き込む。以上の
動作を繰り返して行う。

【００２８】上記のような最適化のためのシーケンス
は、例えば図１２に示すように、レジスタ設定値を初期
値から特定のアルゴリズムを使って変化させる。つま
り、レジスタ設定値を小から大に順次変化させ、パス領
域を確認した後にパス領域の中心（センタ）値となるレ
ジスタ設定値を計算して、メモリの前記入力特性を設定
するレジスタ値を得ることができる。

【００２９】上記のようの実施例に従えば、入力回路の
動作特性を環境によって変更し動作の最適化出来る。特
性切替え用ＭＯＳを複数個追加する必要がないため、寄
生容量成分を減らし高速動作させる事が可能となる。さ
らにプログラマブル可変電圧源を内蔵することできめ細
かい設定が可能になる。そして、高速動作入力回路にお
いて特に複数の入力回路を持つ場合、ＶＲＥＦの揺れが
減少しノイズマージン増加、小振幅高速動作が可能にな
る。

【００３０】この実施例の入力回路を持つ半導体集積回
路装置では、入力特性が個別環境に対応可能となり、大
規模／小型メモリシステムのいずれでも本製品を使いコ
ントローラが対応していればノイズ、タイミングマージ
ン拡大し安定動作及び高速データ転送可能となる。さら
に機能変更可能であれば同一チップでで様々なインター
フェイスレベルに対応可能となり在庫管理が簡便で、ア
ップグレード時にも有効に機能することができる。

【００３１】つまり、入力インピーダンス変更機能は、
実装密度により入力インピーダンスを変更し、コントロ
ーラから見て一定の伝送線インピーダンスを保つように
レジスタを設定し、シグナルインテグリティを改善出来
る。これによりタイミングマージンが確保出来るように
なり高速動作可能となる。入力レベル判定点変更機能
は、入力回路がハイレベル及びロウレベルと判定する入
力電圧を変更可能とする事によりシステムのノイズマー
ジン、タイミングマージンに合つた最高速で動作出来る
判定値を設定することが出来る。

【００３２】入力回路として、ヒステリシス特性を持っ
た回路はヒステリシス幅を広げると動作速度は低下する
傾向であり、高速動作のためにはヒステリシス幅を下げ
る必要がある。ところが幅を下げるとノイズマージンが
無くなり誤動作の可能性が高くなり判定点変更機能によ
る最適化は重要となるものである。

【００３３】インターフェイスモード変更機能は、レジ
スタ設定値により上記判定値を変えそれぞれのインター
フェイスに合つたトランジスタの設定を行ない２．５Ｖ
ＳＳＴＬ／１．８Ｖ ＳＳＴＬ／３．３Ｖ ＬＶＴＴ
Ｌ等の３通りの異なるインターフェイスレベルに適合可
能なように変更できる。これにより半導体集積回路装置
の個々のインターフェイスに対応するような複数品種製
造やストックを避けることができる。

【００３４】動作モード変更機能は、カレントミラー型
入力回路の電流ソースの電流値をレジスタから制御する
事により動作速度の制御を行なう。高速動作モードでは
電流を多く流し、入力回路の高速動作を行ない、低消費
電力モードでは電流を少なく設定し、速度を落とした状
態で動作する。例えば、前記図３の実施例回路では、動
作電流を流すＭＯＳＦＥＴＱ５を複数個設けておいて、
イネーブル信号ＥＮに対して動作するＭＯＳＦＥＴの数
を変更するようにすればよい。あるいは、回路中のＭＯ
ＳＦＥＴＱ５のゲートに印可される電圧ＥＮ（／ＥＮ）
を前記のようなＤ／Ａコンバータ等のプログラブル電源
により変更し特性変更を行なうようにしてもよい。この
構成では、最低の追加ＭＯＳＦＥＴ数で回路を構成出来
きるため寄生容量を低減し高速動作させる事が出来る。

【００３５】ＳＳＴＬインターフェイスで使われるカレ
ントミラー回路ではＶＲＥＦ（参照電圧）は全入力回路
で共通に使われている。ＶＲＥＦは、ＭＯＳＦＥＴのゲ
ートに供給されているが、入力回路が高速動作（Ｔｒ／
Ｔｆ増加）し、出力電圧の振幅が大きい（Ｖｐ−ｐ大）
とＭＯＳＦＥＴの拡散層とゲートとのカップリングによ
りＶＲＥＦに数十ｍＶ程度のノイズが乗る。今後の２０
０ｍＶ以下の小振幅入力回路ではノイズマージンの減
少、動作速度の低下につながるが、この発明の適用によ
って、ノイズマージンの改善も図ることができる。

【００３６】上記の実施例から得られる作用効果は、下
記の通りである。 （１） デジタル信号によって特性が変化させられる高
速系入力回路に対して、上記高速系入力回路よりも低速
にされた入力回路を用いてレジスタに上記デジタル信号
を入力し、それぞれの実装状態に対応して最適な入力特
性に設定することにより、簡単な構成により入力回路の
動作特性を環境によって変更し動作の最適化出来るとい
う効果が得れる。

【００３７】（２） 上記に加えて、上記高速系入力回
路の特性を、入力容量、動作速度、入力信号の判定レベ
ルのうちの１つ以上を含むようにすることにより、入力
回路に要求される必要な動作の最適化出来るという効果
が得れる。

【００３８】（３） 上記に加えて、上記デジタル信号
によって変化される特性は、デジタル信号に対応して電
圧又は電流が変化させられるプログラマブル電源を用い
ることにより、回路の簡素化と特性設定をきめこまかく
多様にできるという効果が得られる。

【００３９】（４） 上記に加えて、上記高速系入力回
路は、入力信号を参照電圧を用いてレベル判定する差動
回路を用い、上記参照電圧と、交流的接地電位との間に
はキャパシタを設けることにより、高速化とノイズマー
ジンの改善を図ることができるという効果が得られる。

【００４０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、入力
特性を変更させる回路は、種々の実施形態を採ることが
できる。デジタル信号をアナログ信号に変換する回路
は、前記のような抵抗比によるものの他、電流値を変化
させるものを利用するものであってもよい。この発明
は、ＤＤＲＳＤＲＡＭのような高速メモリの他、小振幅
で高速な信号の入力を行う高速系信号入力回路を備えた
各種半導体集積回路装置に広く利用できる。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。デジタル信号によって特性が変化させ
られる高速系入力回路に対して、上記高速系入力回路よ
りも低速にされた入力回路を用いてレジスタに上記デジ
タル信号を入力し、それぞれの実装状態に対応して最適
な入力特性に設定することにより、簡単な構成により入
力回路の動作特性を環境によって変更し動作の最適化出
来る。

【図面の簡単な説明】

【図１】この発明に係る半導体集積回路装置の入力部の
一実施例を示すブロック図である。

【図２】この発明に係る半導体集積回路装置が用いられ
たシステムの一実施例を示す概略ブロックである。

【図３】この発明に用いられる入力回路の一実施例を示
す回路図である。

【図４】この発明に係る入力回路の一実施例を示す回路
図である。

【図５】この発明に係る入力回路の一実施例を示す回路
図である。

【図６】この発明に係る入力回路の一実施例を示す回路
図である。

【図７】この発明に係る入力回路の他の一実施例を示す
回路図である。

【図８】この発明に用いられる入力回路の動作説明図で
ある。

【図９】この発明に係る入力回路の更に他の一実施例を
示す回路図である。

【図１０】この発明が適用されたメモリシステムの一実
施例を示すブロック図である。

【図１１】レジスタの最適値の設定動作を説明するため
の説明図である。

【符号の説明】

Ｑ１〜Ｑ１１２…ＭＯＳＦＥＴ、Ｇ１〜Ｇ５…ゲート回
路、Ｎ１〜Ｎ９…インバータ回路。

フロントページの続き (72)発明者 草場 千穂子 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5J056 AA01 AA11 BB02 BB10 BB32 BB51 CC00 CC02 CC21 DD13 DD51 EE06 FF06 FF08 5M024 AA23 AA43 AA47 BB03 BB05 BB34 DD32 DD33 DD35 DD37 DD40 JJ03 PP01 PP03 PP07 PP10

Claims (4)

【特許請求の範囲】
1. 【請求項１】 デジタル信号によって特性が変化させら
   れる高速系入力回路と、 上記デジタル信号を保持するレジスタと、 上記高速系入力回路よりも低速にされ、上記レジスタに
   上記デジタル信号を入力する入力回路とを備えてなるこ
   とを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記高速系入力回路の特性は、入力容量、動作速度、入
   力信号の判定レベルのうちの１つ以上を含むことを特徴
   とする半導体集積回路装置。
3. 【請求項３】 請求項１又は２において、 上記デジタル信号によって変化される特性は、デジタル
   信号に対応して電圧又は電流が変化させられるプログラ
   マブル電源により設定されることを特徴とする半導体集
   積回路装置。
4. 【請求項４】 請求項１ないし３のいずれかにおいて、 上記高速系入力回路は、入力信号を参照電圧を用いてレ
   ベル判定する差動回路からなり、 上記参照電圧と、交流的接地電位との間にはキャパシタ
   が設けられてなることを特徴とする半導体集積回路装
   置。