JP2013114546A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置が動作状態から待機状態に移行するとき、内部電源電圧の目標電圧からの上昇を抑制する。
【解決手段】非動作状態の負荷回路への電源電流の供給に用いられる電源回路１５において、トランジスタＰＴＲＳ１は、外部電源電圧を受ける電源ノードと出力ノード１８との間に接続される。比較器５０は、第１の入力端子および参照電圧が入力される第２の入力端子を有し、第１および第２の入力端子間の電圧差に応じた制御電圧をトランジスタＰＴＲＳ１の制御電極に出力する。分圧回路４０は、出力ノードの電圧を分圧した電圧を比較器５０の第１の入力端子に出力する回路であり、分圧比を変更可能である。電源回路１５は、負荷回路が動作状態のときに、分圧回路４０の分圧比を第１の分圧比から第１の分圧比よりも高い第２の分圧比に変更する。
【選択図】図４

Description

この発明は半導体装置に関し、より特定的には電源電圧降下回路（ＶＤＣ：Voltage Down Converter）を含む半導体装置に関する。

ＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）および強誘電体メモリなどの半導体記憶装置、システムＬＳＩ（Large Scale Integration）などの半導体装置は、高集積化および微細化が進むに従って比較的高い外部電源電圧を全てのシステムに共通に使用することが困難である。したがって、このような半導体装置には、外部電源電圧を降圧して出力する電源電圧降下回路（ＶＤＣ回路）が必要となる。

ＶＤＣ回路は、半導体装置の動作時および待機時（非動作時とも称する）の両動作モードにおいて、安定した電源電位または基準電位を発生させる必要がある。このため、消費電力が大きく、電圧降下が起こりやすいチップ動作時には電流供給能力の高いアクティブＶＤＣ（Active VDC）回路が用いられ、消費電力が小さいチップ待機時には低消費電力化のため、消費電力を抑えたスタンバイＶＤＣ（Standby VDC）回路が用いられる。通常、スタンバイＶＤＣ回路は常時活性状態であり、アクティブＶＤＣ回路は制御信号によって活性状態または非活性状態に制御される。

分圧回路を用いたＶＤＣ回路では、低消費電力化のため、スタンバイＶＤＣの分圧回路はアクティブＶＤＣの分圧回路に比べ抵抗値の大きい抵抗で構成するのが一般的である。このため、異なる抵抗値で構成されるアクティブＶＤＣ回路とスタンバイＶＤＣ回路の出力電圧を正確に一致させるのが困難になったり、スタンバイ状態からアクティブ状態への遷移、アクティブ状態からスタンバイ状態への遷移を円滑に行なうことが困難になったりしやすい。

この対策として、特開２００６−９２５８１号公報（特許文献１）や特開２００２−３２９７９１号公報（特許文献２）で例示されるように、スタンバイＶＤＣ回路の出力電圧の目標値をアクティブＶＤＣ回路の出力電圧よりも下げるなどの対策が採られる場合がある。しかしながら、プロセスパラメータ、温度、電源電圧の変動に対し、確実にスタンバイＶＤＣ回路の出力電圧の目標値をアクティブＶＤＣ回路の出力電圧よりも下げるには、その差分をより大きくする必要があり、スタンバイからアクティブへの移行後に、内部電源電圧が低い状態からスタートすることになり、アクセスが遅れるなどの懸念がある。

特開２０００−５８７６１号公報（特許文献３）は、スタンバイ状態からアクティブ状態への移行直後における内部電源電圧の降下を抑制するために、スタンバイ時にスタンバイＶＤＣ回路から出力される内部電源電圧をアクティブ時よりも高く設定する技術を開示する。

特開２００３−１０１３９６号公報（特許文献４）は、複数の電圧降下回路を並列に並べ、電流消費の多い動作開始時はより多くの電圧降下回路を使用し、電圧が安定したと思われる動作開始から一定時間後は、動作させる電圧降下回路の数を減らす技術を開示する。しかしながら、電圧降下回路の数が増えるということは、その分、チップ面積の増大に繋がるというディメリットがある。

特開２００１−８４７６５号公報（特許文献５）は、アクティブＶＤＣ回路とスタンバイＶＤＣ回路とに分けずに、１つのＶＤＣ回路で電源電圧を供給する場合において、待機時の消費電流を小さく抑えるための技術を開示する。具体的には、コンパレータ回路の貫通電流を、消費電流に対して必要とされる応答速度に対応して切替える。

特開２００６−９２５８１号公報 特開２００２−３２９７９１号公報 特開２０００−５８７６１号公報 特開２００３−１０１３９６号公報 特開２００１−８４７６５号公報

従来例のＶＤＣ回路は、内部電源電圧（ＶＤＣ回路の出力電圧）が目標電圧よりも高い場合は、外部電源からの電流供給を止め、内部電源電圧が目標電圧よりも低い場合は外部電源から電流供給を行なうという動作をする。このため、内部電源電圧（ＶＤＣ回路の出力電圧）が目標電圧よりも高い値に一端設定されてしまうと、内部電源電圧は動作電流やリーク電流などにより消費されない限り下がることはない。このため、半導体装置が動作状態から待機状態に移行したときに、スタンバイＶＤＣ回路の出力電圧が目標電圧よりも高くなってしまうという問題が生じる。

具体的に説明すると、半導体装置が動作状態のとき、電流供給能力の大きいアクティブＶＤＣ回路が活性状態となって電源電圧の供給を行なうが、従来技術ではスタンバイＶＤＣ回路も活性状態が維持される。このとき、半導体装置の電流消費が大きいために内部電源電圧は目標電圧よりも低くなりがちであるので、スタンバイＶＤＣ回路はより多くの電流を供給するように動作する。ここで、一般にスタンバイＶＤＣ回路はできるだけ消費電力を抑えたいため、アクティブＶＤＣ回路よりも出力電圧の反応が鈍い。このため、半導体装置が待機状態に移行した後、出力電圧が目標電圧に達してからも、スタンバイＶＤＣ回路からの電流供給を止めるまでに時間差があり、内部電源電圧が目標電圧よりも高くなりすぎてしまう。

この発明は、上記の問題点を考慮してなされたものであり、その主たる目的は、半導体装置が動作状態から待機状態（非動作状態）に移行するとき、内部電源電圧の目標電圧からの上昇を抑制することである。

この発明の実施の一形態による半導体装置は、動作状態と非動作状態とを有する負荷回路と、外部電源電圧を降圧した電圧を生成して負荷回路に接続された電源線に出力する第１および第２の電源回路とを備える。第１の電源回路は動作状態の負荷回路への電源電流の供給に用いられ、第２の電源回路は非動作状態の負荷回路への電源電流の供給に用いられる。第２の電源回路は、電源線に接続された出力ノードと、トランジスタと、比較器と、第１の分圧回路とを備える。トランジスタは、外部電源電圧を受ける電源ノードと出力ノードとの間に接続される。比較器は、第１の入力端子および参照電圧が入力される第２の入力端子を有し、第１および第２の入力端子間の電圧差に応じた制御電圧をトランジスタの制御電極に出力する。第１の分圧回路は、出力ノードの電圧を分圧した電圧を比較器の第１の入力端子に出力する回路であり、分圧比を変更可能である。第２の電源回路は、負荷回路が動作状態のときに、第１の分圧回路の分圧比を第１の分圧比から第１の分圧比よりも高い第２の分圧比に変更する。

上記の実施の形態によれば、負荷回路が動作状態のとき、第２の電源回路（スタンバイＶＤＣ回路）は、第１の分圧回路の分圧比をより高い値に変更する。この結果、半導体装置が動作状態から非動作状態に移行するとき、内部電源電圧の基準電圧からの上昇を抑制することができる。

この発明の実施の形態１による半導体装置１の構成例を示すブロック図である。 図１の電源電圧発生回路１０を取り出して示した図である。 ＶＤＣ制御回路１６の内部構成を示すブロック図である。 スタンバイＶＤＣ回路１５の一例を示す回路図である。 アクティブＶＤＣ回路１４の一例を示す回路図である。 チップ選択信号／ＣＳに応じた電源電圧発生回路１０の動作を示すタイミング図である。 この発明の実施の形態２によるＶＤＣ制御回路１６Ａの構成を示すブロック図である。 図７の遅延回路３２Ａの動作を説明するための図である。 この発明の実施の形態３によるＶＤＣ制御回路１６Ｂの構成を示すブロック図である。 図９の遅延回路３２Ｂの動作を説明するための図である。 この発明の実施の形態４による電源電圧発生回路１０Ａの構成を示すブロック図である。 図１１のスタンバイＶＤＣ回路１５Ａの構成の一例を示す回路図である。 図１１のアクティブＶＤＣ回路１４Ａの構成の一例を示す回路図である。 チップ選択信号／ＣＳに応じた電源電圧発生回路１０Ａの動作を示すタイミング図である。 実施の形態４の変形例１によるスタンバイＶＤＣ回路１５Ｂの構成を示す回路図である。 実施の形態４の変形例１によるアクティブＶＤＣ回路１４Ｂの構成を示す回路図である。 実施の形態４の変形例２による電源電圧発生回路１０Ｃの構成を示すブロック図である。 図１７のスタンバイＶＤＣ回路１５Ｃの構成の一例を示す回路図である。 チップ選択信号／ＣＳに応じた電源電圧発生回路１０Ｃの動作を示すタイミング図である。 実施の形態４の変形例３によるスタンバイＶＤＣ回路１５Ｄの構成を示す回路図である。 この発明の実施の形態５による電源電圧発生回路１０Ｅの構成を示すブロック図である。 図２１のスタンバイＶＤＣ回路１５Ｅの構成の一例を示す回路図である。 図２２の比較器５５の構成をさらに詳しく示した回路図である。 チップ選択信号／ＣＳに応じた電源電圧発生回路１０Ｅの動作を示すタイミング図である。 この発明の実施の形態６による半導体装置に設けられるスタンバイＶＤＣ回路１５Ｆの構成を示す回路図である。 実施の形態６において、チップ選択信号／ＣＳに応じた電源電圧発生回路の動作を示すタイミング図である。 この発明の実施の形態７による半導体装置に設けられるスタンバイＶＤＣ回路１５Ｇの構成を示す回路図である。 実施の形態７において、チップ選択信号／ＣＳに応じた電源電圧発生回路の動作を示すタイミング図である。 この発明の実施の形態８による半導体装置に設けられるスタンバイＶＤＣ回路１５Ｈの構成を示す回路図である。 実施の形態８において、チップ選択信号／ＣＳに応じた電源電圧発生回路の動作を示すタイミング図である。 この発明の実施の形態９による半導体装置に設けられるスタンバイＶＤＣ回路１５Ｉの構成を示す回路図である。 実施の形態９において、チップ選択信号／ＣＳに応じた電源電圧発生回路の動作を示すタイミング図である。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜実施の形態１＞
［半導体装置１の全体構成］
図１は、この発明の実施の形態１による半導体装置１の構成例を示すブロック図である。図１の半導体装置１は、ＳＲＡＭ装置の例である。

図１を参照して、半導体装置１は、複数のメモリセルが行列状に配列されたメモリセルアレイ２と、アドレスバッファ２１と、制御信号入力バッファ２３と、コントロール回路およびテストモード回路２２と、入力バッファ２４と、出力バッファ２５と、行デコーダ＆ワードドライバ３と、列デコーダ４と、センスアンプ５と、プリアンプ＆ライトドライバ６とを含む。

アドレスバッファ２１は、外部から入力されたアドレス信号Ａ０〜Ａ２０を取り込み、内部アドレス信号Ｉｎｔ．Ａ０〜Ｉｎｔ．Ａ２０、行アドレス信号Ｘおよび列アドレス信号Ｙを出力する。

制御信号入力バッファ２３は、外部から制御信号として、チップセレクト信号／ＣＳ１，ＣＳ２、ライトイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥ、上位バイトセレクト信号／ＵＢ、および下位バイトセレクト信号／ＬＢを取り込む。制御信号入力バッファ２３は、これらの信号に基づいて、制御信号として、内部チップセレクト信号Ｉｎｔ．ＣＳ１，Ｉｎｔ．ＣＳ２、内部ライトイネーブル信号ｉｎｔ．ＷＥ、および内部出力イネーブル信号Ｉｎｔ．ＯＥを生成して出力する。

コントロール回路およびテストモード回路２２は、アドレスバッファ２１から内部アドレス信号Ｉｎｔ．Ａ０〜Ｉｎｔ．Ａ２０を受けかつ制御信号入力バッファ２３から制御信号Ｉｎｔ．ＣＳ１，ＩｎｔＣＳ２，ＩｎｔＯＥ，Ｉｎｔ．ＷＥを受ける。コントロール回路およびテストモード回路２２は、これらの信号に基づいて各機能ブロックに制御信号を出力する。たとえば、コントロール回路２２は、後述するＶＤＣ制御回路１６に内部チップセレクト信号／ＣＳを出力し、入力バッファ２４にデータ入力イネーブル信号ＤＩＮＥを出力し、出力バッファ２５に内部出力イネーブル信号ＯＥを出力する。

入力バッファ２４は、外部から書込データＤＱ＜０，１５＞を受けて内部書込データを生成する。

出力バッファ２５は、選択されたメモリセルからセンスアンプ５によって読み出された後、プリアンプ６で増幅されたデータをさらにバッファ処理し、読出データＤＱ＜０，１５＞として外部に出力する。

行デコーダ＆ワードドライバ３は、アドレスバッファ２１から与えられた行アドレス信号Ｘをデコードする行デコーダと、この行デコーダの出力信号に従ってメモリセルアレイ２のアドレス指定された行（ワード線）を選択状態へ駆動するためのワードドライバとを含む。

列デコーダ４は、アドレスバッファ２１から与えられた内部列アドレス信号Ｙをデコードして列選択信号を発生する。

センスアンプ５は、メモリセルアレイ２の選択行に接続されたメモリセルのデータの検知および増幅を行なう。

プリアンプ＆ライトドライバ６は、入力バッファ２４からの内部書込データを増幅して選択メモリセルへ伝達するライトドライバと、選択メモリセルからセンスアンプ５によって検出されたデータを増幅するプリアンプとを含む。

図１の半導体装置１は、さらに、外部電源電圧入力ピン９に入力された外部電源電圧ＶＣＣを降下させた内部電源電圧ＶＤＤを生成し、生成した内部電源電圧ＶＤＤを半導体装置内部の各機能ブロックに供給するための電源線１７に出力する電源電圧発生回路１０を含む。この電源電圧発生回路１０は、基準電圧発生回路１１と、定電流発生回路１２と、電源電圧降下回路（ＶＤＣ回路）１３と、ＶＤＣ制御回路１６とを含む。

基準電圧発生回路１１は、内部電源電圧ＶＤＤの基準となる参照電圧ＶＲＥＦを発生して、ＶＤＣ回路１３（後述するアクティブＶＤＣ回路１４およびスタンバイＶＤＣ回路１５）に供給する。

定電流発生回路１２は、定電流信号ＩＣＯＮＳＴを生成して後述するスタンバイＶＤＣ回路１５に与える。定電流信号ＩＣＯＮＳＴは、スタンバイＶＤＣ回路１５に含まれる差動増幅器型の比較器を流れる駆動電流の大きさを制御するための信号である。

電源電圧降下回路１３は、アクティブＶＤＣ回路１４とスタンバイＶＤＣ回路１５とを含み、コントロール回路２２から出力されるチップ選択信号／ＣＳに基づいてＶＤＣ制御回路１６によって制御される。アクティブＶＤＣ回路１４は、動作状態の半導体装置１の各機能ブロックに電源電圧・電源電流を供給するための回路であり、スタンバイＶＤＣ回路１５は、待機状態の半導体装置１の各機能ブロックに電源電圧・電源電流を供給するための回路である。アクティブＶＤＣ回路１４はスタンバイＶＤＣ回路１５よりも電流供給能力が高い。スタンバイＶＤＣ回路１５は低消費電力化のためアクティブＶＤＣ回路１４よりも消費電力が抑えられている。

チップ選択信号／ＣＳは半導体装置１の動作モードを制御するための信号である。チップ選択信号／ＣＳが活性状態（この実施の形態では、ローレベル（Ｌレベル））のとき半導体装置１は動作状態にあり、チップ選択信号／ＣＳが非活性状態（この実施の形態では、ハイレベル（Ｈレベル））のとき半導体装置１は待機状態（非動作状態）にある。ＶＤＣ制御回路１６は、チップ選択信号／ＣＳに基づいて、アクティブＶＤＣ回路１４を制御するための第１の電源制御信号としてアクティブＶＤＣイネーブル信号ＥＮ（以下、「ＥＮ信号」とも称する）を生成するとともに、スタンバイＶＤＣ回路１５を制御するための第２の電源制御信号としてスタンバイＶＤＣイネーブル信号ＳＥＮ（以下、「ＳＥＮ信号」とも称する）を生成する。以下、アクティブＶＤＣ回路１４、スタンバイＶＤＣ回路１５およびＶＤＣ制御回路１６について詳細に説明する。

［電源電圧発生回路１０の詳細な構成］
図２は、図１の電源電圧発生回路１０を取り出して示した図である。図２を参照して、電源電圧発生回路１０は、基準電圧発生回路１１、アクティブＶＤＣ回路１４およびスタンバイＶＤＣ回路１５を含む。図２では、図１の定電流発生回路１２およびＶＤＣ制御回路１６の図示は省略されている。これらの回路は、外部電源電圧ＶＣＣを受けて動作する。

アクティブＶＤＣ回路１４は、ＥＮ信号が活性化されたとき（この実施の形態では、Ｈレベルになったとき）、外部電源電圧を降圧した内部電源電圧ＶＤＤを生成して各機能ブロックに供給する。アクティブＶＤＣ回路１４は、ＥＮ信号が非活性化されたとき（この実施の形態では、Ｌレベルになったとき）、内部電源電圧ＶＤＤの供給を停止する。

スタンバイＶＤＣ回路１５のＳＥＮ信号に応じた動作は、図４を参照して後述する。従来のスタンバイＶＤＣ回路ではＳＥＮ信号が入力されておらず、スタンバイＶＤＣ回路はチップ選択信号／ＣＳの論理レベルによらず、常に動作状態となっていた。これに対して、この実施の形態のスタンバイＶＤＣ回路１４は半導体装置１が動作状態のときには出力電流がほとんど０になるように制御され、さらなる低消費電力化が図られている。

（ＶＤＣ制御回路１６の構成例）
図３は、ＶＤＣ制御回路１６の内部構成を示すブロック図である。図３を参照して、ＶＤＣ制御回路１６は、チップ選択信号／ＣＳが活性化（Ｌレベル）したことに応答して、アクティブＶＤＣ回路１４に出力するＥＮ信号を活性状態（Ｈレベル）にするとともに、スタンバイＶＤＣ回路１５に出力するＳＥＮ信号を非活性状態（この実施の形態では、Ｌレベル）にする。ＶＤＣ制御回路１６は、チップ選択信号／ＣＳが非活性状態（Ｈレベル）になったことに応答して、アクティブＶＤＣ回路１４に出力するＥＮ信号を非活性状態（Ｌレベル）にするとともに、スタンバイＶＤＣ回路１５に出力するＳＥＮ信号を活性状態（この実施の形態では、Ｈレベル）にする。

チップ選択信号／ＣＳの論理レベルに変化に応答してＥＮ信号およびＳＥＮ信号の論理レベルを変化させるタイミングは遅延（Delay）回路によって制御する。具体的には図３に示すように、ＶＤＣ制御回路１６は、チップ選択信号／ＣＳに基づいてＥＮ信号を生成するアクティブＶＤＣ回路１４用の遅延回路（ＡＣＴ Ｄｅｌａｙ回路）３１と、チップ選択信号／ＣＳに基づいてＳＥＮ信号を生成するスタンバイＶＤＣ回路１５用の遅延回路（ＳＴＢ Ｄｅｌａｙ回路）３２とを含む。

（スタンバイＶＤＣ回路１５の構成例）
図４は、スタンバイＶＤＣ回路１５の一例を示す回路図である。図４を参照して、スタンバイＶＤＣ回路１５は、図１の電源線１７に接続される出力ノード１８と、ＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタＰＴＲＳ１と、分圧比を変更可能な分圧回路４０と、比較器５０と、インバータＩＮＶ１とを含む。

ＰＭＯＳトランジスタＰＴＲＳ１は、外部電源電圧ＶＣＣを受ける電源ノード（以下、「ＶＣＣノード」とも称する）と出力ノード１８との間に接続される。ＰＭＯＳトランジスタＰＴＲＳ１はゲート電極（制御電極）に制御電圧ＺＤＲＶを受け、制御電圧ＺＤＲＶの大きさに応じた電流をＶＣＣノードから出力ノード１８に流す。

分圧回路４０は、出力ノード１８の電圧（すなわち、内部電源電圧ＶＤＤ）を抵抗分圧した分圧電圧ＣＭＰＳを比較器５０の＋端子に出力する。

比較器５０は、＋端子に入力された分圧電圧ＣＭＰＳと−端子に入力された参照電圧ＶＲＥＦ（図１、図２の基準電圧発生回路１１によって生成される）との差電圧に応じた制御電圧ＺＤＲＶをＰＭＯＳトランジスタＰＴＲＳ１のゲート電極に出力する。

ここで、図４のスタンバイＶＤＣ回路１５の特徴は分圧回路４０の分圧比がＳＥＮ信号に応じて変化する点にある。分圧比を可変にするために、分圧回路４０は、出力ノード１８と接地電圧ＧＮＤを与える接地ノード（以下、「ＧＮＤノード」とも称する）との間に順に直列接続された抵抗素子ＲＳ１，ＲＳ２，ＲＳ３と、スイッチ素子としてのＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）トランジスタＮＴＲ１，ＮＴＲ２とを含む。

トランジスタＮＴＲ１は、抵抗素子ＲＳ１，ＲＳ２の接続ノードＮＯＤＥＳ２と比較器５０の＋端子との間に接続され、トランジスタＮＴＲ２は、抵抗素子ＲＳ２，ＲＳ３の接続ノードＮＯＤＥＳ１と比較器５０の＋端子との間に接続される。トランジスタＮＴＲ１のゲート電極にはＳＥＮ信号の論理レベルをインバータＩＮＶ１によって反転した信号が入力され、トランジスタＮＴＲ２のゲート電極にＳＥＮ信号が入力される。

抵抗素子ＲＳ１，ＲＳ２，ＲＳ３の抵抗値をそれぞれｒｓ１，ｒｓ２，ｒｓ３とすると、ＳＥＮ信号がＨレベルのとき、比較器５０の＋端子に入力される電圧ＣＭＰＳは、接続ノードＮＯＤＥＳ１の電位に等しくなり、
CMPS＝VDD×rs3／(rs1＋rs2＋rs3) …(1)
で表わされる（分圧比は、rs3／(rs1＋rs2＋rs3)である）。ここで、内部電源電圧ＶＤＤが目標値に等しくなったときに式（１）で示される電圧ＣＭＰＳが参照電圧ＶＲＥＦに等しくなるように、抵抗素子ＲＳ１，ＲＳ２，ＲＳ３の抵抗値が選択される。なお、低消費電力化のために、抵抗素子ＲＳ１，ＲＳ２，ＲＳ３の各抵抗値は、後述する図５のアクティブＶＤＣ回路１４に設けられた分圧回路４１を構成する抵抗素子ＲＡ１，ＲＡ２の各抵抗値よりもかなり大きくなっている。

具体的な制御動作としては、内部電源電圧ＶＤＤが所望の目標値よりも増加したために式（１）で表わされる電位ＣＭＰＳが参照電位ＶＲＥＦよりも大きくなった場合には、比較器５０から出力される制御電圧ＺＤＲＶが増加するのでトランジスタＰＴＲＳ１を流れる電流が減少する。この結果、内部電源電圧ＶＤＤが次第に低下する。逆に、内部電源電圧が所望の目標値よりも減少したために式（１）で表わされる電位ＣＭＰＳが参照電位ＶＲＥＦよりも小さくなった場合には、比較器５０から出力される制御電圧ＺＤＲＶが減少するのでトランジスタＰＴＲＳ１を流れる電流が増加する。この結果、内部電源電圧ＶＤＤは次第に増加する。

一方、ＳＥＮ信号がＬレベルのとき、比較器５０の＋端子に入力される電位ＣＭＰＳは、接続ノードＮＯＤＥＳ２の電位に等しくなり、
CMPS＝VDD×(rs2＋rs3)／(rs1＋rs2＋rs3) …(2)
で表わされる（分圧比は、(rs2＋rs3)／(rs1＋rs2＋rs3)であり、ＳＥＮ信号がＨレベルの場合よりも高い）。式（２）で表わされる電位ＣＭＰＳは、式（１）で表わされる電位ＣＭＰＳよりも大きいので、制御電圧ＺＤＲＶはより大きくなり、トランジスタＰＴＲＳ１を流れる電流は、ＳＥＮ信号がＨレベルの場合よりも減少する（ほとんど０になって、トランジスタＰＴＲＳ１はオフ状態になる）。

（アクティブＶＤＣ回路１４の構成例）
図５は、アクティブＶＤＣ回路１４の一例を示す回路図である。図５を参照して、アクティブＶＤＣ回路１４は、図１の電源線１７に接続される出力ノード１９と、ＰＭＯＳトランジスタＰＴＲＡ１，ＰＴＲＡ２と、分圧回路４１と、比較器５１と、ＮＭＯＳトランジスタＮＴＲＡ２と、インバータＩＮＶ２とを含む。

ＰＭＯＳトランジスタＰＴＲＡ１は、ＶＣＣノードと出力ノード１９との間に接続され、ゲート電極に入力される比較器５１の出力電圧に応じた電流をＶＣＣノードから出力ノード１９に流す。

分圧回路４１は、抵抗素子ＲＡ１，ＲＡ２とＮＭＯＳトランジスタＮＴＲＡ１とを含み、これらは出力ノード１９とＧＮＤノードとの間にこの順で接続される。抵抗素子ＲＡ１，ＲＡ２の接続ノードＮＯＤＥＡ１は比較器５１の＋端子に接続される。トランジスタＮＴＲＡ１のゲート電極には、アクティブＶＤＣイネーブル信号ＥＮが入力される。したがって、分圧回路４１は、ＥＮ信号がＨレベルのときは、接続ノードＮＯＤＥＡ１の電圧ＣＭＰＡ（分圧電圧）を比較器５１の＋端子に出力する。ＥＮ信号がＬレベルのときはトランジスタＮＴＲＲＡ１がオフ状態になるので、接続ノードＮＯＤＥＡ１の電圧は電源電圧ＶＤＤに等しくなる。

比較器５１は、ＰＭＯＳトランジスタＰＴＲＡ２を介して電源電圧ＶＣＣの供給を受け、ＮＭＯＳトランジスタＮＴＲＡ２を介して接地電圧ＧＮＤの供給を受ける。トランジスタＰＴＲＡ２のゲート電極にはインバータＩＮＶ２によってＥＮ信号の論理レベルが反転された信号が入力される。トランジスタＮＴＲＡ２のゲート電極にはＥＮ信号が入力される。したがって、比較器５１は、ＥＮ信号がＨレベルのときのみ動作し、＋端子に入力された分圧電圧ＣＭＰＡと−端子に入力された参照電圧ＶＲＥＦの電圧差に応じた制御電圧をトランジスタＰＴＲＡ１のゲート電極に出力する。

図５において、抵抗素子ＲＡ１，ＲＡ２の抵抗値をｒａ１，ｒａ２とし、トランジスタＮＴＲＡ１のオン抵抗を無視すると、ＥＮ信号がＨレベルのとき、比較器５１の＋端子に入力される電圧ＣＭＰＡは、
CMPA＝VDD×ra2／(ra1＋ra2） …(3)
で表わされる。したがって、内部電源電圧ＶＤＤを所望の目標値としたときに式（３）で示されるＣＭＰＡが参照電圧ＶＲＥＦに等しくなるように、抵抗素子ＲＡ１，ＲＡ２の抵抗値が選択される。

図５のアクティブＶＤＣ回路１４を図４のスタンバイＶＤＣ回路１５と比較したとき、図５のＰＭＯＳトランジスタＰＴＲＡ１のサイズ（チャネル幅Ｗとチャネル長Ｌとの非Ｗ／Ｌ）は、図４のＰＭＯＳトランジスタＮＴＲＳ１のサイズよりも大きい。これによって、アクティブＶＤＣ回路１４の電流供給能力をスタンバイＶＤＣ回路１５の電流供給能力よりも高めることができる。

さらに、分圧回路４１を構成する抵抗素子ＲＡ１，ＲＡ２の抵抗値は、図４のスタンバイＶＤＣ回路１５に設けられた分圧回路４０を構成する抵抗素子ＲＳ１，ＲＳ２，ＲＳ３の各抵抗値よりもかなり小さくしている。これによって、ＶＤＣ回路の出力電圧（内部電源電圧ＶＤＤ）の変化に応じてノードＮＯＤＥＡ１の電圧が素早く変化するようにする。すなわち、アクティブＶＤＣ回路１４の感度を上げることができる。

さらに、アクティブＶＤＣ回路１４に設けられた差動増幅型の比較器５１の駆動電流を、スタンバイＶＤＣ回路１５に設けられた差動増幅型の比較器５０の駆動電流よりも大きくしている。これによって、比較器５１の動作速度を上げることができる。

［電源電圧発生回路１０の動作］
図６は、チップ選択信号／ＣＳに応じた電源電圧発生回路１０の動作を示すタイミング図である。図６のタイミング図は、上から順に、チップ選択信号／ＣＳ、アクティブＶＤＣイネーブル信号ＥＮ、およびスタンバイＶＤＣイネーブル信号ＳＥＮの各波形を示す。以下、図４〜図６を参照して、図１の電源電圧発生回路１０の動作を説明する。

時刻ｔ１で、チップ選択信号／ＣＳが活性状態（Ｌレベル）に切替わることによって、半導体チップはスタンバイ（待機）状態からアクティブ（動作）状態に移行する。このチップ選択信号／ＣＳの変化に応答して、ＥＮ信号はほとんど遅延時間なしで活性状態（Ｈレベル）に切替わる。これによって、アクティブＶＤＣ回路１４は動作状態となって電源電流を供給する。

一方、ＳＥＮ信号は、チップ選択信号／ＣＳの変化から所定時間経過した時刻ｔ２に比活性状態（Ｌレベル）に切替わる。このＳＥＮ信号の変化によって図４の分圧回路４０の分圧比が高くなり、比較器５０の＋端子への入力電圧が式（２）に示すように増加する。これによって、スタンバイＶＤＣ回路１５に設けられた駆動トランジスタＰＴＲＳ１に流れる電流が、ＳＥＮ信号がＨレベルの場合よりも減少し（ほとんど０になる）、駆動トランジスタＰＴＲＳ１はオフ状態になる。

次の時刻ｔ３で、チップ選択信号／ＣＳが非活性状態（Ｈレベル）に切替わることによって、半導体チップはアクティブ（動作）状態からスタンバイ（待機）状態に移行する。このチップ選択信号／ＣＳの変化に応答して、チップ選択信号／ＣＳの変化から所定時間経過した時刻ｔ４に、ＳＥＮ信号は活性状態（Ｈレベル）に切替わる。このＳＥＮ信号の変化によって図４の分圧回路４０の分圧比が低い状態に戻り、比較器５０の＋端子への入力電圧が式（１）に示すように減少する。これによって、スタンバイＶＤＣ回路１５に設けられた駆動トランジスタＰＴＲＳ１に流れる電流が、ＳＥＮ信号がＬレベルの場合よりも増加し、駆動トランジスタＰＴＲＳ１はオン状態になる。

次の時刻ｔ５に、ＥＮ信号が非活性状態（Ｌレベル）に切替わることによって、アクティブＶＤＣ回路１４は、非動作状態となって電源電流の供給を停止する。

［実施の形態１の半導体装置の効果］
（従来のＶＤＣ回路の問題点）
チップ選択信号／ＣＳが非活性状態（Ｈレベル）に切替わることにより半導体装置が待機状態に移行する際、その切替動作（たとえば、ワード線のディスエーブル動作）を行なうために半導体装置の消費電流はすぐには減少しない。このため、チップ選択信号／ＣＳがＨレベルに切替わった後もしばらくアクティブＶＤＣ回路を動作させる必要がある（この遅延時間をｔｄ０とする）。

ここで、従来のスタンバイＶＤＣ回路は常時動作しているため、チップ消費電流が大きくなって内部電源電圧ＶＤＤの電圧レベルが設定した目標値よりも低い状態にあると、スタンバイＶＤＣ回路の駆動用のＰＭＯＳトランジスタをオンさせ外部電源ＶＣＣより電圧が供給される。この場合、内部電源電圧ＶＤＤが目標値になった後も、スタンバイＶＤＣ回路は感度が鈍いために、駆動用ＰＭＯＳトランジスタをしばらくＯＮさせて、外部電源ＶＣＣから電位を供給し続ける。

このような事態になっても、スタンバイＶＤＣ回路の駆動用ＰＭＯＳトランジスタが完全にオフするまで、アクティブＶＤＣを動作させ続ければ問題は発生しないと考えられる。しかしながら、製造プロセスに起因した遅延時間ｔｄ０のばらつきや、チップ選択信号／ＣＳがＨレベルに切替わった後に残存する消費電流のばらつきにより、アクティブＶＤＣ回路が動作を停止した後も、スタンバイＶＤＣ回路の駆動用ＰＭＯＳトランジスタがオンし続けることがしばしば生じる。そうすると、ＶＤＤレベルが目標値より高くなりすぎてしまう。ＶＤＤレベルが目標値よりも一旦高くなってしまうと、スタンバイＶＤＣ回路は消費電流が小さいためにＶＤＤレベルが目標値よりも高い状態が維持される。

（実施の形態１のＶＤＣ回路の効果）
本実施の形態によるＶＤＣ回路１３の場合には、チップ選択信号／ＣＳが活性状態の間、および活性状態から非活性状態に切替わった後もしばらくの間、分圧回路４０の分圧比を通常よりも増加させることによってスタンバイＶＤＣ回路１５に設けられた駆動用トランジスタＰＴＲＳ１を完全にオフにする（前述の式（２）で表わされる電圧ＣＭＰＳが比較器５０の＋端子に供給される）。この間、アクティブＶＤＣ回路１４を動作させることによって、内部電源電圧ＶＤＤを目標電圧に安定させる。目標電圧Ｖｔｇは、駆動能力の高いアクティブＶＤＣ回路１４によって決まり、前述の式（１），（３）から、
Vtg＝VREF×(rs1+rs2+rs3)／rs3＝VREF×(ra1+ra2)／ra2 …(4)
と表わされる。その後、消費電流の大きいアクティブＶＤＣ回路１４の動作を停止させる。以上の手順によって、スタンバイＶＤＣ回路１５の駆動用ＰＭＯＳトランジスタＰＴＲＳ１から過大な電流供給を抑えることができ、半導体装置が待機状態のときに内部電源電圧ＶＤＤが目標電圧Ｖｔｇよりも高くなることを阻止することができる。

実施の形態１のその他の効果を以下に列挙する。
まず、スタンバイＶＤＣ回路１５は、半導体装置の動作期間（アクティブ期間）中に比較器５０への出力電圧を変更するだけであるので、半導体装置の動作時にスタンバイＶＤＣ回路１５の動作を完全に停止してしまう場合に比べて、動作状態からスタンバイ状態への移行時におけるスタンバイＶＤＣ回路１５の反応速度が速くなっている。

半導体装置が動作状態のときにスタンバイＶＤＣ回路１５の駆動用ＰＭＯＳトランジスタＰＴＲＳ１をほぼオフ状態にするので、従来のスタンバイＶＤＣ回路に比べて消費電力を削減することができる。さらに、スタンバイＶＤＣ回路１５において分圧回路４０の抵抗値および反応速度を調整することによって、図６の遅延時間ｔｄ１を従来のＶＤＣ回路における遅延時間ｔｄ０よりも短くすることが可能になる。この結果、さらなる低消費電力化も可能になる。

スタンバイＶＤＣ回路１５は、従来のスタンバイＶＤＣ回路に設けられた分圧回路内のノードをコンパレータの入力ノードとして新たに接続するだけで構成されるので、レイアウト面積の増大を最小に抑えることができる。

本実施の形態によれば、内部電源電圧ＶＤＤの変動を抑えることができるので、内部電源電圧維持のために設けるデカップル容量を大きくしすぎる必要がない。したがって、チップ面積の増大を抑えることができるとともに、ＭＯＳ容量で作製したデカップル容量の容量値の増大に伴う信頼性の低下も回避することができる。

［変形例］
図４のスタンバイＶＤＣ回路１５に設けられた駆動用のＰＭＯＳトランジスタＰＴＲＳ１に代えてＮＭＯＳトランジスタを用いることもできる。この場合、図４において、参照電圧ＶＲＥＦが比較器５０の＋端子に入力され、分圧回路４０の出力電圧ＣＭＰＳが比較器５０の−端子に入力されるように変更する必要がある。半導体装置が動作状態（アクティブ状態）のとき、接続ノードＮＯＤＥＳ２の電圧が比較器５０の−端子に供給され（分圧比が高い）、半導体装置が非動作状態（待機状態）のとき、接続ノードＮＯＤＥＳ１の電圧が比較器５０の−端子に供給される（分圧比が低い）点は、ＰＭＯＳトランジスタＰＴＲＳ１を用いる場合と同じである。

＜実施の形態２＞
実施の形態２のスタンバイＶＤＣ回路１５は、低消費電力モードと通常消費電力モードとを有する。スタンバイＶＤＣ回路１５は、低消費電力モードに設定されている場合、半導体装置が動作状態になると、分圧回路４０の分圧比を待機状態よりも高い値に変更する（すなわち、実施の形態１の場合と同じ動作を行なう）。スタンバイＶＤＣ回路１５は、通常消費電力モードに設定されている場合、半導体装置が動作状態および非動作状態のいずれのときにも第１の分圧回路の分圧比を通常の低い値のままで変化させない。

このような低消費電力モードおよび通常消費電力モードを設定するために、図１のコントロール回路／テストモード回路２２には、ヒューズ回路３３が設けられている。ＶＤＣ制御回路１６Ａは、ヒューズが導通状態（未切断）のときはスタンバイＶＤＣ回路１５を低消費電力モードで動作させ、ヒューズが非導通状態（切断）のときはスタンバイＶＤＣ回路１５を通常消費電力モードで動作させる。

図７は、この発明の実施の形態２によるＶＤＣ制御回路１６Ａの構成を示すブロック図である。図７のＶＤＣ制御回路１６Ａにおいて、スタンバイＶＤＣ回路１５用の遅延回路３２Ａは、ヒューズ回路３３で発生したＦＳＩＧ信号をさらに受ける点で、図３の遅延回路３２と異なる。

図８は、図７の遅延回路３２Ａの動作を説明するための図である。図８の表を参照して、図７のヒューズ回路３３が導通状態のときにはＦＳＩＧ信号はＨレベルになり、ヒューズ回路３３が非導通状態のときにはＦＳＩＧ信号はＬレベルになる。ＦＳＩＧ信号がＨレベルのとき、ＳＥＮ信号はチップ選択信号／ＣＳに応じて論理レベルが切替わる。すなわち、低消費電力モードが実施される。ＦＳＩＧ信号がＬレベルのとき、ＳＥＮ信号はチップ選択信号／ＣＳの論理レベルによらずＨレベルのままとなり、低消費電力モードが実施されない（通常消費電力モードのままである）。

＜実施の形態３＞
実施の形態３による半導体装置では、実施の形態２の半導体装置において、図１のコントロール回路／テストモード回路２２にＴＭＳ信号を発生するテスト回路３４がさらに設けられる。

図９は、この発明の実施の形態３によるＶＤＣ制御回路１６Ｂの構成を示すブロック図である。図９のＶＤＣ制御回路１６Ｂにおいて、スタンバイＶＤＣ回路１５用の遅延回路３２Ｂは、テスト回路３４で発生したＴＭＳ信号をさらに受ける点で、図７の遅延回路３２Ａと異なる。

図１０は、図９の遅延回路３２Ｂの動作を説明するための図である。図１０に示した表を参照して、テスト回路３４は、テスト動作時に、ヒューズ回路３３の設定内容にかかわらず（ヒューズの切断・未切断よらず）、スタンバイＶＤＣ回路１５を低消費電力モードおよび通常消費電力モードのいずれにも切替えることが可能である。

具体的には、ＴＭＳ信号がＬレベルの場合、ヒューズ回路３３が導通状態（ヒューズが未切断）の場合は低消費電力モードになり、ヒューズ回路３３が非導通状態（ヒューズが切断）の場合は通常消費電力モードになる。すなわち、実施の形態２の場合と同じである。

一方、ＴＭＳ信号がＨレベルの場合には、ヒューズ回路３３が導通状態（ヒューズが未切断）の場合は通常消費電力モードになり、ヒューズ回路３３が非導通状態（ヒューズが切断）の場合は低消費電力モードになる。すなわち、実施の形態２の場合と逆になる。

＜実施の形態４＞
［電源電圧発生回路１０Ａの構成］
図１１は、この発明の実施の形態４による電源電圧発生回路１０Ａの構成を示すブロック図である。図１１のアクティブＶＤＣ回路１４Ａは、ＥＮ信号に加えてＥＮ１信号をさらにＶＤＣ制御回路１６から受ける点で、図２のアクティブＶＤＣ回路１４と異なる。図１１のスタンバイＶＤＣ回路１５Ａは、ＳＥＮ信号に代えてＳＥＮ１信号をＶＤＣ制御回路１６から受ける点で、図２のスタンバイＶＤＣ回路１５と異なる。なお、図１１のＶＤＣ制御回路１６の図示は省略されている。また、図１１のその他の点は図２の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

［スタンバイＶＤＣ回路１５Ａの構成例］
図１２は、図１１のスタンバイＶＤＣ回路１５Ａの構成の一例を示す回路図である。図１２を参照して、スタンバイＶＤＣ回路１５Ａは、図１の電源線１７に接続される出力ノード１８と、ＰＭＯＳトランジスタＰＴＲＳ１と、分圧回路４２と、比較器５２とを含む。

トランジスタＰＴＲＳ１は、ＶＣＣノードと出力ノード１８との間に接続され、そのゲート電極に比較器５２の出力電圧を受ける。トランジスタＰＴＲＳ１を流れる電流は、比較器５２の出力電圧に応じて変化する。

分圧回路４２は、抵抗素子ＲＳ４１，ＲＳ４２によって出力ノード１８の電圧（内部電源電圧ＶＤＤ）を分圧し、分圧電圧ＣＭＰＳ（抵抗素子ＲＳ４１，ＲＳ４２の接続ノードＮＯＤＥＳ４１の電圧）を比較器５２に出力する。

比較器５２に流れる駆動電流の大きさを変化させることによって、比較器５２の動作速度を変更可能である。具体的に、比較器５２は、ＰＭＯＳトランジスタＰＴＲ４１，ＰＴＲ４２と、ＮＭＯＳトランジスタＮＴＲ４１，ＮＴＲ４２，ＮＴＲ４７〜ＮＴＲ４９とを含む。ＮＭＯＳトランジスタＮＴＲ４１，ＮＴＲ４２，ＮＴＲ４９によって、駆動電流の大きさを制御する電流制御部６０が構成される。

トランジスタＰＴＲ４１およびＮＴＲ４７は、この順で直列にＶＣＣノードとノードＮＤ１００との間に接続される。トランジスタＰＴＲ４２およびＮＴＲ４８は、ＶＣＣノードとノードＮＤ１００との間にこの順で直列に、トランジスタＰＴＲ４１およびＮＴＲ４７の直列接続体とは並列に接続される。トランジスタＰＴＲ４２のゲートは、トランジスタＰＴＲ４１のゲートおよびドレインに接続される。トランジスタＮＴＲ４７のゲートは、比較器５２の＋端子に相当し、分圧回路４２のノードＮＯＤＥＳ４１と接続される。トランジスタＮＴＲ４８のゲートは、比較器５２の−端子に相当し、参照電圧ＶＲＥＦが入力される。トランジスタＰＴＲ４２のドレインは、比較器５２の出力端子に相当し、トランジスタＰＴＲＳ１のゲートに接続される。

トランジスタＮＴＲ４９は、ノードＮＤ１００とＧＮＤノードとの間に接続される。トランジスタＮＴＲ４１，ＮＴＲ４２は、ノードＮＤ１００とＧＮＤノードとの間にこの順で直列に、トランジスタＮＴＲ４９と並列に接続される。トランジスタＮＴＲ４１およびＮＴＲ４９の各ゲートには図１１の定電流発生回路１２から定電流信号ＩＣＯＮＳＴが入力される。トランジスタＮＴＲ４２のゲートにはＳＥＮ１信号が与えられる。

トランジスタＮＴＲ４９には、定電流信号ＩＣＯＮＳＴの電圧レベルに応じた大きさの電流が流れる。トランジスタＮＴＲ４１には、ＳＥＮ１信号がＨレベルのときに限って、定電流信号ＩＣＯＮＳＴの電圧レベルに応じた大きさ電流が流れる。したがって、ＳＥＮ１信号がＨレベルの場合は、ＳＥＮ１信号がＬレベルの場合に比べて、ＰＭＯＳトランジスタ対ＰＴＲ４１，ＰＴＲ４２ならびにＮＭＯＳトランジスタ対ＮＴＲ４７，ＮＴＲ４８を流れる電流を増加させることができる。これによって比較器５２をより高速に動作させることができる。

［アクティブＶＤＣ回路１４Ａの構成例］
図１３は、図１１のアクティブＶＤＣ回路１４Ａの構成の一例を示す回路図である。図１３を参照して、アクティブＶＤＣ回路１４Ａは、図１の電源線１７に接続される出力ノード１９と、ＰＭＯＳトランジスタＰＴＲＡ１と、分圧回路４１と、比較器５３とを含む。

トランジスタＰＴＲＡ１は、ＶＣＣノードと出力ノード１９との間に接続され、比較器５３の出力電圧をゲート電極に受ける。トランジスタＰＴＲＡ１は、比較器５３の出力電圧に応じて流れる電流が変化する。

分圧回路４１は、抵抗素子ＲＡ１，ＲＡ２とＮＭＯＳトランジスタＮＴＲＡ１とを含み、これらは出力ノード１９とＧＮＤノードとの間にこの順で接続される。トランジスタＮＴＲＡ１のゲート電極にはＥＮ信号が入力されるので、分圧回路４１は、ＥＮ信号がＨレベルのときは、抵抗素子ＲＡ１，ＲＡ２の接続ノードＮＯＤＥＡ１の電圧ＣＭＰＡ（分圧電圧）を比較器５３に出力する。ＥＮ信号がＬレベルのときはトランジスタＮＴＲＡ１がオフ状態になるので、接続ノードＮＯＤＥＡ１の電圧は電源電圧ＶＤＤに等しくなる。

比較器５３の駆動電流の大きさを変化させることによって、比較器５３の動作速度は変更可能である。具体的に、比較器５３は、ＰＭＯＳトランジスタＰＴＲ５１，ＰＴＲ５２と、ＮＭＯＳトランジスタＮＴＲ５１〜ＮＴＲ５４とを含む。ＮＭＯＳトランジスタＮＴＲ５３，ＮＴＲ５４によって、駆動電流の大きさを制御する電流制御部６１が構成される。

トランジスタＰＴＲ５１およびＮＴＲ５１はこの順で直列にＶＣＣノードとノードＮＤ１０１との間に接続される。トランジスタＰＴＲ５２およびＮＴＲ５２はＶＣＣノードとノードＮＤ１０１との間にこの順で直列に、トランジスタＰＴＲ５１およびＮＴＲ５１の直列接続体とは並列に接続される。トランジスタＰＴＲ５２のゲートは、トランジスタＰＴＲ５１のゲートおよびドレインに接続される。トランジスタＮＴＲ５１のゲートは、比較器５３の＋端子に相当し、分圧回路４１のノードＮＯＤＥＡ１と接続される。トランジスタＮＴＲ５２のゲートは、比較器５２の−端子に相当し、参照電圧ＶＲＥＦが入力される。トランジスタＰＴＲ５２のドレインは、比較器５２の出力端子に相当し、トランジスタＰＴＲＡ１のゲートに接続される。

トランジスタＮＴＲ５３，ＮＴＲ５４は、ノードＮＤ１０１とＧＮＤノードとの間に互いに並列に接続される。トランジスタＮＴＲ５３のゲートにはＥＮ１信号が与えられ、トランジスタＮＴＲ５４のゲートにはＥＮ信号が与えられる。ＥＮ信号とＥＮ１信号とが共にＬレベルのときは比較器５３は非動作状態となる。ＥＮ信号がＨレベルになり、ＥＮ１信号がさらにＨレベルになると、トランジスタ対ＰＴＲ５１，ＰＴＲ５２およびトランジスタ対ＮＴＲ５１，ＮＴＲ５２に流れる電流が最も増加する。

［実施の形態４による内部電源電圧発生回路１０Ａの動作］
図１４は、チップ選択信号／ＣＳに応じた電源電圧発生回路１０Ａの動作を示すタイミング図である。図１４のタイミング図は、上から順に、チップ選択信号／ＣＳ、ＥＮ信号、ＥＮ１信号、およびＳＥＮ１信号の各波形を示す。以下、図１２〜図１４を参照して、実施の形態４による電源電圧発生回路１０Ａの動作について説明する。

時刻ｔ１で、チップ選択信号／ＣＳが活性状態（Ｌレベル）に切替わることによって、半導体チップはスタンバイ（待機）状態からアクティブ（動作）状態に移行する。このチップ選択信号／ＣＳの変化に応答して、ＥＮ信号はほとんど遅延時間なしで活性状態（Ｈレベル）に切替わる。これによって、アクティブＶＤＣ回路１４Ａは動作状態となって電源電流を供給する。さらに、時刻ｔ１〜ｔ２の期間に、ＥＮ１信号がＨレベルになることによって、アクティブＶＤＣ回路１４Ａに設けられた比較器５３の動作速度を高める。

次の時刻ｔ３で、チップ選択信号／ＣＳが非活性状態（Ｈレベル）に切替わることによって、半導体チップはアクティブ（動作）状態からスタンバイ（待機）状態に移行する。このチップ選択信号／ＣＳの変化から所定時間経過した時刻ｔ４から時刻ｔ６までの期間ｔ１０に、ＳＥＮ１信号は活性状態（Ｈレベル）に切替わる。このＳＥＮ１信号の変化によって、スタンバイＶＤＣ回路１５Ａの比較器５２の動作が高速化されるので、出力電圧を制御するＰＭＯＳトランジスタＰＴＲＳ１のゲート電位を、内部電源電圧ＶＤＤの変化に追随してより高速に変化させることが可能になる。この結果、従来のスタンバイＶＤＣ回路では反応の鈍さによってＰＭＯＳトランジスタＰＴＲＳ１のターンオフが遅れて内部電源電圧ＶＤＤのレベルが目標値よりも高くなっていたが、このような事態が生じることを防止することができる。

上記の時刻ｔ４とほぼ同時か若干後の時刻ｔ５に、ＥＮ信号がＬレベルに切替わる。これによってアクティブＶＤＣ回路１４Ａの動作が停止する。

実施の形態１で説明したように、時刻ｔ３〜ｔ５までの期間ｔｄ４１は半導体装置の切替わり時の電流消費を考慮して、アクティブＶＤＣ回路１４Ａを動作状態としている。ただし、実施の形態４の場合には、時刻ｔ４〜ｔ６のｔ１０の期間内に半導体チップの消費電流がスタンバイ状態のレベルにまで達すればよいので、期間ｔｄ４１を図６の期間ｔｄ１よりも短くすることができる。このため、チップ全体の消費電流をより削減することができる。

＜実施の形態４の変形例１＞
図１５は、実施の形態４の変形例１によるスタンバイＶＤＣ回路１５Ｂの構成を示す回路図である。

図１６は、実施の形態４の変形例１によるアクティブＶＤＣ回路１４Ｂの構成を示す回路図である。図１２のスタンバイＶＤＣ回路１５Ａおよび図１３のアクティブＶＤＣ回路１４Ａでは、分圧回路４２，４１がそれぞれ設けられていたが、この分圧回路４２，４１を設けない構成にすることもできる。

すなわち、図１５のスタンバイＶＤＣ回路１５Ｂでは、図１２の分圧回路４２が設けられずに、出力ノード１８がトランジスタＮＴＲ４７のゲートに直接接続される。したがって、比較器５２は、内部電源電圧ＶＤＤそのものと参照電圧ＶＲＥＦとを比較する。

図１６のアクティブＶＤＣ回路１４Ｂでは、図１３の分圧回路４１が設けられずに、出力ノード１９がトランジスタＮＴＲ５１のゲートに直接接続される。したがって、比較器５３は、内部電源電圧ＶＤＤそのものと参照電圧ＶＲＥＦとを比較する。

＜実施の形態４の変形例２＞
図１７は、実施の形態４の変形例２による電源電圧発生回路１０Ｃの構成を示すブロック図である。図１７を参照して、アクティブＶＤＣ回路１４Ｃは、ＥＮ信号およびＥＮ１信号に加えてＥＮ２信号をさらに受ける点で、図１１の電源電圧発生回路１０Ａと異なる。スタンバイＶＤＣ回路１５Ｃは、ＳＥＮ１信号に加えてＳＥＮ２信号をさらに受ける点で図１１の電源電圧発生回路１０Ａと異なる。これらの制御信号（ＥＮ信号、ＥＮ１信号、ＥＮ２信号、ＳＥＮ１信号、およびＳＥＮ２信号）は、ＶＤＣ制御回路１６によって生成される。なお、図１７のＶＤＣ制御回路１６の図示は省略されている。また、図１７のその他の点は図１１の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

図１８は、図１７のスタンバイＶＤＣ回路１５Ｃの構成の一例を示す回路図である。図１８のスタンバイＶＤＣ回路１５Ｃに設けられる電流制御部６２は、ＮＭＯＳトランジスタＮＴＲ４３，ＮＴＲ４４をさらに含む点で図１２の電流制御部６０と異なる。トランジスタＮＴＲ４３，ＮＴＲ４４は、この順でノードＮＤ１００とＧＮＤノードとの間に直列に、トランジスタＮＴＲ４１，４２の直列接続体とは並列に接続される。トランジスタＮＴＲ４３のゲートには定電流信号ＩＣＯＮＳＴが入力され、トランジスタＮＴＲ４４のゲートにはＳＥＮ２信号が入力される。したがって、スタンバイＶＤＣ回路１５Ｃにおいて、ＳＥＮ１信号およびＳＥＮ２信号がともにＨレベルの場合は、ＳＥＮ１信号のみがＨレベルの場合に比べて、トランジスタ対ＰＴＲ４１，ＰＴＲ４２およびトランジスタ対ＮＴＲ４７，ＮＴＲ４８に流れる電流をさらに増加させることができる。

図１７のアクティブＶＤＣ回路１４Ｃについても同様に、図１３のアクティブＶＤＣ回路１４ＡにおいてＮＭＯＳトランジスタＮＴＲ５３と並列にＮＭＯＳトランジスタ（ＮＴＲ５５とする）が設けられる（図示省略）。ＮＭＯＳトランジスタＮＴＲ５５のゲートにはＥＮ２信号が入力される。

図１９は、チップ選択信号／ＣＳに応じた電源電圧発生回路１０Ｃの動作を示すタイミング図である。図１９のタイミング図は、上から順に、チップ選択信号／ＣＳ、ＥＮ信号、ＥＮ１信号、ＥＮ２信号、ＳＥＮ１信号、およびＳＥＮ２信号の各波形を示す。以下、図１７〜図１９を参照して、実施の形態４の変形例２による電源電圧発生回路１０Ｃの動作について説明する。

時刻ｔ１で、チップ選択信号／ＣＳが活性状態（Ｌレベル）に切替わることによって、半導体チップはスタンバイ（待機）状態からアクティブ（動作）状態に移行する。このチップ選択信号／ＣＳの変化に応答して、ＥＮ信号はほとんど遅延時間なしで活性状態（Ｈレベル）に切替わる。これによって、アクティブＶＤＣ回路１４Ｃは動作状態となって電源電流を供給する。さらに、時刻ｔ１〜ｔ２の期間にＥＮ１信号がＨレベルになり、時刻ｔ１〜ｔ３の期間にＥＮ２信号がＨレベルなることによって、アクティブＶＤＣ回路１４Ａに設けられた比較器５３の駆動電流を増加させ、その動作速度を高める。

次の時刻ｔ４で、チップ選択信号／ＣＳが非活性状態（Ｈレベル）に切替わることによって、半導体チップはアクティブ（動作）状態からスタンバイ（待機）状態に移行する。このチップ選択信号／ＣＳの変化に応答して、チップ選択信号／ＣＳの変化から所定時間経過した時刻ｔ５から時刻ｔ７までの期間にＳＥＮ１信号が活性状態（Ｈレベル）に切替わり、時刻ｔ５から時刻ｔ８までの期間にＳＥＮ２信号が活性状態（Ｈレベル）に切替わる。

上記の時刻ｔ５とほぼ同時か若干後の時刻ｔ６に、ＥＮ信号がＬレベルに切替わる。これによってアクティブＶＤＣ回路１４Ｃの動作が停止する。

このように、実施の形態４の変形例２の場合には、図１８の電流制御部６２によって比較器５４に流れる電流を段階的に切替えることができる。したがって、図１９の時刻ｔ５〜ｔ７の期間に比較器５４に流れる電流を増加させることによって、この期間のスタンバイＶＤＣ回路１５Ｃの感度を上げることができ、結果として、比較器５４の駆動電流の増加させる期間全体の長さｔ１４を、図１４のｔ１０よりも減少させることができる。さらに、半導体チップが待機状態に戻ってからアクティブＶＤＣ回路１４Ｃが停止するまでの遅延時間ｔｄ４２も図１４の遅延時間ｔｄ４１よりも短くでき、消費電流のさらなる削減が可能になる。

ここで、ＳＥＮ１信号およびＳＥＮ２信号が共にＨレベルとなる期間は、想定されるスタンバイ時間よりも遥かに短いので、スタンバイ電流の増加はほとんど問題とならない。追加されるトランジスタの数も少ないのでレイアウト面積の増加量も小さくほとんど問題とならない。

＜実施の形態４の変形例３＞
実施の形態４の変形例２によるスタンバイＶＤＣ回路１５ＣおよびアクティブＶＤＣ回路１４Ｃには分圧回路が設けられていたが、この分圧回路を設けない構成とすることができる。

図２０は、実施の形態４の変形例３によるスタンバイＶＤＣ回路１５Ｄの構成を示す回路図である。図２０のスタンバイＶＤＣ回路１５Ｄでは、図１８の分圧回路４２が設けられずに、出力ノード１８がトランジスタＮＴＲ４７のゲートに直接接続される。したがって、比較器５４は、内部電源電圧ＶＤＤそのものと参照電圧ＶＲＥＦとを比較する。図２０のその他の点は図１８の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

アクティブＶＤＣ回路についても同様に分圧回路を設けない構成とすることができる。具体的には図１６のアクティブＶＤＣ回路１４Ｂにおいて、ＮＭＯＳトランジスタＮＴＲ５３と並列にＮＭＯＳトランジスタ（ＮＴＲ５５とする）が設けられる（図示省略）。ＮＭＯＳトランジスタＮＴＲ５５のゲートにはＥＮ２信号が入力される。

＜実施の形態５＞
［電源電圧発生回路１０Ｅの構成］
図２１は、この発明の実施の形態５による電源電圧発生回路１０Ｅの構成を示すブロック図である。

図２１のアクティブＶＤＣ回路１４Ａは、ＥＮ信号に加えてＥＮ１信号をＶＤＣ制御回路１６からさらに受け、図１１および図１３に示した構成と同じである。図２１のスタンバイＶＤＣ回路１５Ｅは、ＳＥＮ信号に代えてＬＲＯＮ信号をＶＤＣ制御回路１６から受ける点で、図２のスタンバイＶＤＣ回路１５と異なる。図２１のその他の点は図２の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、図２１では、図１の定電流発生回路１２およびＶＤＣ制御回路１６の図示が省略されている。

［スタンバイＶＤＣ回路１５Ｅの構成例］
図２２は、図２１のスタンバイＶＤＣ回路１５Ｅの構成の一例を示す回路図である。図２２を参照して、スタンバイＶＤＣ回路１５Ｅは、図１の電源線１７に接続される出力ノード１８と、ＰＭＯＳトランジスタＰＴＲＳ１と、出力ノード１８およびＧＮＤノード間に互いに並列に設けられた第１および第２の分圧回路４３，４４と、切替回路７０と、比較器５５とを含む。

トランジスタＰＴＲＳ１は、ＶＣＣノードと出力ノード１８との間に接続され、比較器５５の出力電圧をそのゲート電極に受ける。トランジスタＰＴＲＳ１を流れる電流の大きさは、比較器５５の出力電圧に応じて変化する。

第１の分圧回路４３は、出力ノード１８とＧＮＤノードとの間に順に直列に設けられた抵抗素子Ｒ１，Ｒ２を含む。第１の分圧回路４３は、抵抗素子Ｒ１，Ｒ２によって出力ノード１８の電圧（内部電源電圧ＶＤＤ）を分圧し、分圧電圧（抵抗素子Ｒ１，Ｒ２の接続ノードＮＯＤＥＳ５１の電圧）を出力する。

第２の分圧回路４４は、出力ノード１８とＧＮＤノードとの間に順に直列に設けられた抵抗素子Ｒ３，Ｒ４およびＮＭＯＳトランジスタＮ１とを含む。ＮＭＯＳトランジスタＮ１のゲートにはＬＲＯＮ信号が入力される。したがって、第２の分圧回路４４は、ＬＲＯＮ信号がＨレベルのときに抵抗素子Ｒ３，Ｒ４によって出力ノード１８の電圧（内部電源電圧ＶＤＤ）を分圧し、分圧電圧（抵抗素子Ｒ３，Ｒ４の接続ノードＮＯＤＥＬ５１の電圧）を出力する。

抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗値をそれぞれｒ１，ｒ２，ｒ３，ｒ４とすると、
ｒ１：ｒ２＝ｒ３：ｒ４ …(5)
ｒ１＞ｒ３，ｒ２＞ｒ４ …(6)
の関係が成立つ。すなわち、第１の分圧回路４３の分圧比と第２の分圧回路４４の分圧比とは等しく、第１の分圧回路４３を構成する各抵抗素子の抵抗値は、第２の分圧回路４４を構成する各抵抗素子の抵抗値よりも大きい。

ここで、分圧回路を構成する抵抗素子の抵抗値が大きくなるにつれて、内部電源電圧ＶＤＤが変化しても、分圧ノード（抵抗素子の接続ノード）の電圧変化はＣＲ時定数のために遅れて変化するようになる。逆に、分圧回路を構成する抵抗素子の抵抗値が小さくなるにつれて、分圧回路を介して電流消費が大きくなる。

切替回路７０は、ＬＲＯＮ信号がＬレベルのとき、第１の分圧回路４３のノードＮＯＤＥＳ５１と比較器５５の＋端子とを接続し、ＬＲＯＮ信号がＨレベルのとき、第２の分圧回路４４のノードＮＯＤＥＬ５１と比較器５５の＋端子とを接続する。

具体的には、切替回路７０は、ＮＭＯＳトランジスタＳＷ１，ＳＷ２とインバータＩＮＶ３とを含む。ＮＭＯＳトランジスタＳＷ１はノードＮＯＤＥＳ５１と比較器５５の＋端子との間に接続され、ＮＭＯＳトランジスタＳＷ２はノードＮＯＤＥＬ５１と比較器５５の＋端子との間に接続される。ＮＭＯＳトランジスタＳＷ１のゲートには、ＬＲＯＮ信号の論理レベルをインバータＩＮＶ３で反転した信号が入力される。ＮＭＯＳトランジスタＳＷ２のゲートには、ＬＲＯＮ信号が入力される。

比較器５５は、＋端子に入力された分圧回路４３または４４の出力電圧ＣＭＰＳと、−端子に入力された参照電圧ＶＲＥＦとを比較し、比較結果に応じた大きさの参照電圧をＰＭＯＳトランジスタＰＴＲＳ１のゲートに出力する。

図２３は、図２２の比較器５５の構成をさらに詳しく示した回路図である。図２３には、比較器５５以外のスタンバイＶＤＣ回路１５Ｅの各構成も示される。図２３を参照して、比較器５５は、ＰＭＯＳトランジスタＰＴＲ６１，ＰＴＲ６２と、ＮＭＯＳトランジスタＮＴＲ６１〜ＮＴＲ６３とを含む。

トランジスタＰＴＲ６１およびＮＴＲ６１は、この順で直列にＶＣＣノードとノードＮＤ１０２との間に接続される。トランジスタＰＴＲ６２およびＮＴＲ６２は、ＶＣＣノードとノードＮＤ１０２との間にこの順で直列に、トランジスタＰＴＲ６１およびＮＴＲ６１の直列接続体とは並列に接続される。トランジスタＰＴＲ６２のゲートは、トランジスタＰＴＲ６１のゲートおよびドレインに接続される。トランジスタＮＴＲ６１のゲートは、比較器５５の＋端子に相当し、切替回路７０を介して分圧回路４３のノードＮＯＤＥＳ５１または分圧回路４４のノードＮＯＤＥＬ５１と接続される。トランジスタＮＴＲ６２のゲートは、比較器５５の−端子に相当し、参照電圧ＶＲＥＦが入力される。トランジスタＰＴＲ６２のドレインは、比較器５５の出力端子に相当し、トランジスタＰＴＲＳ１のゲートに接続される。

トランジスタＮＴＲ６３は、ノードＮＤ１０２とＧＮＤノードとの間に接続される。トランジスタＮＴＲ６３のゲートには、定電流発生回路１２から定電流信号ＩＣＯＮＳＴが入力される。

［実施の形態５による電源電圧発生回路１０Ｅの動作］
図２４は、チップ選択信号／ＣＳに応じた電源電圧発生回路１０Ｅの動作を示すタイミング図である。図２４のタイミング図は、上から順に、チップ選択信号／ＣＳ、ＥＮ信号、ＥＮ１信号、およびＬＲＯＮ信号の各波形を示す。以下、図２１〜図２４を参照して、実施の形態５による電源電圧発生回路１０Ｅの動作について説明する。

時刻ｔ１で、チップ選択信号／ＣＳが活性状態（Ｌレベル）に切替わることによって、半導体チップはスタンバイ（待機）状態からアクティブ（動作）状態に移行する。このチップ選択信号／ＣＳの変化に応答して、ＥＮ信号はほとんど遅延時間なしで活性状態（Ｈレベル）に切替わる。これによって、アクティブＶＤＣ回路１４Ａは動作状態となって電源電流を供給する。さらに、時刻ｔ１〜ｔ２の期間に、ＥＮ１信号がＨレベルになることによって、図１３のアクティブＶＤＣ回路１４Ａに設けられた比較器５３の動作速度を高める。

次の時刻ｔ３で、チップ選択信号／ＣＳが非活性状態（Ｈレベル）に切替わることによって、半導体チップはアクティブ（動作）状態からスタンバイ（待機）状態に移行する。このチップ選択信号／ＣＳの変化から所定時間経過した時刻ｔ４から時刻ｔ６までの期間ｔ２０に、ＬＲＯＮ信号は活性状態（Ｈレベル）に切替わる。このＬＲＯＮ信号の変化によって、比較器５５の＋端子に入力される信号がノードＮＯＤＥＳ５１の電圧からＮＯＤＥＬ５１に電圧に切替わる。これによって、比較器５５の＋端子に入力される電圧の変化が高速化されるので、出力電圧を制御するＰＭＯＳトランジスタＰＴＲＳ１のゲート電位を、内部電源電圧ＶＤＤの変化に追随してより高速に変化させることが可能になる。この結果、従来のスタンバイＶＤＣ回路では反応の鈍さによってＰＭＯＳトランジスタＰＴＲＳ１のターンオフが遅れて内部電源電圧ＶＤＤのレベルが目標値よりも高くなっていたが、このような事態が生じることを防止することができる。特に、第１の分圧回路４３を構成する抵抗素子Ｒ１，Ｒ２の抵抗値が大きいときほど有効である。

なお、低抵抗の第２の分圧回路４４を使用する期間ｔ２０は、想定されるスタンバイ時間よりも遥かに短い時間であり、時刻ｔ６以降は、第２の分圧回路４４を流れる電流はＮＭＯＳトランジスタＮ１によって遮断される。したがって、スタンバイ電流の増加はほとんど生じない。第２の分圧回路４４を構成する低抵抗の抵抗素子Ｒ３，Ｒ４は比較的レイアウト面積が小さいので、チップ面積の増大も最小限に抑えることができる。

上記の時刻ｔ４とほぼ同時か若干後の時刻ｔ５に、ＥＮ信号がＬレベルに切替わる。これによってアクティブＶＤＣ回路１４Ａの動作が停止する。実施の形態１で説明したように、時刻ｔ３〜ｔ５までのｔｄ５の期間は半導体装置の切替わり時の電流消費を考慮して、アクティブＶＤＣ回路１４Ａを動作状態としている。

＜実施の形態６＞
図２５は、この発明の実施の形態６による半導体装置に設けられるスタンバイＶＤＣ回路１５Ｆの構成を示す回路図である。実施の形態６は、実施の形態１と実施の形態５とを組み合せたものである。

図２５のスタンバイＶＤＣ回路１５Ｆは、第１の分圧回路４０と並列に第２の分圧回路４５をさらに含むとともに、インバータＩＮＶ１に代えて切替回路７１を含む点で図４のスタンバイＶＤＣ回路１５と異なる。図２５において、ＰＭＯＳトランジスタＰＴＲＳ１、比較器５０、および第１の分圧回路４０は図１の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

第２の分圧回路４５は、出力ノード１８とＧＮＤノードとの間に順に直列に接続された、抵抗素子ＲＳ４，ＲＳ５，ＲＳ６およびＮＭＯＳトランジスタＮ１を含む。ＮＭＯＳトランジスタＮ１のゲートにはＬＲＯＮ信号が入力される。抵抗素子ＲＳ５，ＲＳ６の接続ノードＮＯＤＥＬ１は、切替回路７１を介して比較器５０の＋端子と接続される。

抵抗素子ＲＳ１，ＲＳ２，ＲＳ３，ＲＳ４，ＲＳ５，ＲＳ６の抵抗値をそれぞれｒｓ１，ｒｓ２，ｒｓ３，ｒｓ４，ｒｓ５，ｒｓ６とすると、
ｒｓ１：ｒｓ２：ｒｓ３＝ｒｓ４：ｒｓ５：ｒｓ６ …(7)
ｒｓ１＞ｒｓ４，ｒｓ２＞ｒｓ５，ｒｓ３＞ｒｓ６ …(8)
の関係が成立つ。すなわち、トランジスタＮＴＲ２が導通することによってノードＮＯＤＥＳ１が選択されたときの第１の分圧回路４０の分圧比と、第２の分圧回路４５の分圧比とは等しい。第１の分圧回路４０を構成する各抵抗素子の抵抗値は、第２の分圧回路４５を構成する各抵抗素子の抵抗値よりも大きい。

切替回路７１は、インバータＩＮＶ４と、ＮＯＲゲートＬＧ１と、ＮＭＯＳトランジスタＳＷ３とを含む。ＮＭＯＳトランジスタＳＷ３は、第２の分圧回路４５のノードＮＯＤＥＬ１と比較器５０の＋端子との間に接続される。トランジスタＳＷ３のゲートには、ＬＲＯＮ信号が入力される。トランジスタＮＴＲ１のゲートには、インバータＩＮＶ４によってＳＥＮ信号を反転した信号が入力される。トランジスタＮＴＲ２のゲートには、ＳＥＮ信号の反転信号とＬＲＯＮ信号とのＮＯＲ演算結果が入力される。

図２６は、実施の形態６において、チップ選択信号／ＣＳに応じた電源電圧発生回路の動作を示すタイミング図である。図２６のタイミング図は、上から順に、チップ選択信号／ＣＳ、ＥＮ信号、ＳＥＮ信号、およびＬＲＯＮ信号の各波形を示す。以下、図２５、図２６を参照して、実施の形態６による電源電圧発生回路の動作について説明する。

時刻ｔ１で、チップ選択信号／ＣＳが活性状態（Ｌレベル）に切替わることによって、半導体チップはスタンバイ（待機）状態からアクティブ（動作）状態に移行する。このチップ選択信号／ＣＳの変化に応答して、ＥＮ信号が活性状態（Ｈレベル）に切替わることよって、アクティブＶＤＣ回路は動作状態となって電源電流を供給する。さらに、ＳＥＮ信号が非活性状態（Ｌレベル）に切替わることによって、スタンバイＶＤＣ回路１５Ｆの分圧回路４０の分圧比が通常より高い状態（ノードＮＯＤＥＳ２が選択される）に変化する。

次の時刻ｔ２で、チップ選択信号／ＣＳが非活性状態（Ｈレベル）に切替わることによって、半導体チップはアクティブ（動作）状態からスタンバイ（待機）状態に移行する。このチップ選択信号／ＣＳの変化から所定時間経過した時刻ｔ４にＥＮ信号が非活性状態（Ｌレベル）に切替わることよって、アクティブＶＤＣ回路は停止状態となる。さらに、ＳＥＮ信号が活性状態（Ｈレベル）に切替わることによって、スタンバイＶＤＣ回路１５Ｆの分圧回路４０の分圧比が通常の低い状態（ノードＮＯＤＥＳ１が選択される）に戻る。

さらに、時刻ｔ２におけるチップ選択信号／ＣＳの変化よりも所定時間経過した時刻ｔ３から時刻ｔ５までの期間ｔ２０に、ＬＲＯＮ信号は活性状態（Ｈレベル）に切替わる。このＬＲＯＮ信号の変化によって、比較器５５の＋端子に入力される信号が第２の分圧回路４５のノードＮＯＤＥＬ１の電圧に切替わる。これによって、比較器５５の＋端子に入力される電圧変化が高速化されるので、出力電圧を制御するＰＭＯＳトランジスタＰＴＲＳ１のゲート電位をより高速に変化させることが可能になる。

なお、チップ選択信号／ＣＳがＨレベルに変化してから、アクティブＶＤＣ回路が停止するまでの時間ｔｄ１５は、実施の形態５における図２４の場合（時間ｔｄ５）よりも短くすることができる。

＜実施の形態７＞
図２７は、この発明の実施の形態７による半導体装置に設けられるスタンバイＶＤＣ回路１５Ｇの構成を示す回路図である。実施の形態７は、実施の形態４と実施の形態５とを組み合せたものである。

図２７のスタンバイＶＤＣ回路１５Ｇは、図２３の比較器５５を図１２の比較器５２に置換したものである。図２７において、図１２および図２３と同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、ＳＥＮ１信号およびＬＲＯＮ信号は同一信号で構成しても構わない。

図２８は、実施の形態７において、チップ選択信号／ＣＳに応じた電源電圧発生回路の動作を示すタイミング図である。図２８のタイミング図は、上から順に、チップ選択信号／ＣＳ、ＥＮ信号、ＥＮ１信号、ＳＥＮ１信号、およびＬＲＯＮ信号の各波形を示す。以下、図２７、図２８を参照して、実施の形態７による電源電圧発生回路の動作について説明する。

時刻ｔ１で、チップ選択信号／ＣＳが活性状態（Ｌレベル）に切替わることによって、半導体チップはスタンバイ（待機）状態からアクティブ（動作）状態に移行する。このチップ選択信号／ＣＳの変化に応答して、ＥＮ信号が活性状態（Ｈレベル）に切替わることよって、アクティブＶＤＣ回路は動作状態となって電源電流を供給する。さらに、時刻ｔ１〜ｔ２の期間に、ＥＮ１信号がＨレベルになることによって、図１３のアクティブＶＤＣ回路１４Ａに設けられた比較器５３の動作速度を高める。

次の時刻ｔ３で、チップ選択信号／ＣＳが非活性状態（Ｈレベル）に切替わることによって、半導体チップはアクティブ（動作）状態からスタンバイ（待機）状態に移行する。このチップ選択信号／ＣＳの変化から所定時間経過した時刻ｔ４からｔ６までの期間ｔ２０に、ＳＥＮ１信号がＨレベルになるとともにＬＲＯＮ信号がＨレベルになる。これによって、比較器５２の駆動電流が増加することにより比較器５２の動作が高速化する。さらに、比較器５５の＋端子に入力される信号が低抵抗の分圧回路４４の出力電圧に切替わるので、比較器５５の＋端子に入力される電圧の変化が高速化される。以上の結果、出力電圧を制御するＰＭＯＳトランジスタＰＴＲＳ１のゲート電位をより高速に変化させることが可能になり、待機状態のときに内部電源電圧ＶＤＤが目標値よりも高く設定される危険性が減少する。

上記の時刻ｔ４とほぼ同時か若干後の時刻ｔ５に、ＥＮ信号がＬレベルに切替わる。これによってアクティブＶＤＣ回路の動作が停止する。実施の形態１で説明したように、時刻ｔ３〜ｔ５までのｔｄ４５の期間は半導体装置の切替わり時の電流消費を考慮して、アクティブＶＤＣ回路１４Ａを動作状態としている。この遅延時間ｔｄ４５は、実施の形態６の図２６の場合（ｔｄ１５）よりもさらに短くすることができる。

＜実施の形態８＞
図２９は、この発明の実施の形態８による半導体装置に設けられるスタンバイＶＤＣ回路１５Ｈの構成を示す回路図である。実施の形態８は、実施の形態１と実施の形態４とを組み合せたものである。

図２９のスタンバイＶＤＣ回路１５Ｈは、図４のスタンバイＶＤＣ回路１５において比較器５０を図１２の比較器５２に置換したものである。図２９において、図４および図１２と同一または相当する部分には同一の参照符号を付して説明を繰返さない。

図３０は、実施の形態８において、チップ選択信号／ＣＳに応じた電源電圧発生回路の動作を示すタイミング図である。図３０のタイミング図は、上から順に、チップ選択信号／ＣＳ、ＥＮ信号、ＳＥＮ信号、およびＳＥＮ１信号の各波形を示す。以下、図２９、図３０を参照して、実施の形態８による電源電圧発生回路の動作について説明する。

時刻ｔ１で、チップ選択信号／ＣＳが活性状態（Ｌレベル）に切替わることによって、半導体チップはスタンバイ（待機）状態からアクティブ（動作）状態に移行する。このチップ選択信号／ＣＳの変化に応答して、ＥＮ信号が活性状態（Ｈレベル）に切替わることよって、アクティブＶＤＣ回路は動作状態となって電源電流を供給する。さらに、時刻ｔ１から所定時間経過した時刻ｔ２に、ＳＥＮ信号が非活性状態（Ｌレベル）に切替わることによって、スタンバイＶＤＣ回路１５Ｈの分圧回路４０の分圧比が通常より高い状態（ノードＮＯＤＥＳ２が選択される）に変化する。

次の時刻ｔ３で、チップ選択信号／ＣＳが非活性状態（Ｈレベル）に切替わることによって、半導体チップはアクティブ（動作）状態からスタンバイ（待機）状態に移行する。このチップ選択信号／ＣＳの変化から所定時間経過した時刻ｔ４に、ＳＥＮ信号が活性状態（Ｈレベル）に切替わることによって、スタンバイＶＤＣ回路１５Ｈの分圧回路４０の分圧比が通常の低い状態（ノードＮＯＤＥＳ１が選択される）に戻る。さらに、時刻ｔ４から時刻ｔ６までの間、ＳＥＮ１信号が活性状態（Ｈレベル）に変化することによって、比較器５２の駆動電流が増加することにより比較器５２の動作が高速化する。以上によって、待機状態のときに内部電源電圧ＶＤＤが目標値よりも高く設定される危険性が減少する。

上記の時刻ｔ４とほぼ同時か若干後の時刻ｔ５に、ＥＮ信号がＬレベルに切替わる。これによってアクティブＶＤＣ回路１４Ａの動作が停止する。実施の形態１で説明したように、時刻ｔ３〜ｔ５までのｔｄｘ４の期間は半導体装置の切替わり時の電流消費を考慮して、アクティブＶＤＣ回路１４Ａを動作状態としている。この遅延時間ｔｄｘ４は、実施の形態１，４の場合（図６のｔｄ１、図１４のｔｄ４１、図１９のｔｄ４２）よりも短くすることができる。

＜実施の形態９＞
図３１は、この発明の実施の形態９による半導体装置に設けられるスタンバイＶＤＣ回路１５Ｉの構成を示す回路図である。実施の形態９は、実施の形態１，４，５を組み合せたものである。

図３１のスタンバイＶＤＣ回路１５Ｉは、図２５のスタンバイＶＤＣ回路１５Ｆにおいて比較器５０を図１２の比較器５２に置換したものである。図３１において、図１２、図２５と同一または相当する部分には同一の参照符号を付して説明を繰返さない。

図３２は、実施の形態９において、チップ選択信号／ＣＳに応じた電源電圧発生回路の動作を示すタイミング図である。図３２のタイミング図は、上から順に、チップ選択信号／ＣＳ、ＥＮ信号、ＳＥＮ信号、ＬＲＯＮ信号、およびＳＥＮ１信号の各波形を示す。以下、図３１、図３２を参照して、実施の形態９による電源電圧発生回路の動作について説明する。

時刻ｔ１で、チップ選択信号／ＣＳが活性状態（Ｌレベル）に切替わることによって、半導体チップはスタンバイ（待機）状態からアクティブ（動作）状態に移行する。このチップ選択信号／ＣＳの変化に応答して、ＥＮ信号が活性状態（Ｈレベル）に切替わることよって、アクティブＶＤＣ回路は動作状態となって電源電流を供給する。さらに、時刻ｔ１から所定時間経過した時刻ｔ２に、ＳＥＮ信号が非活性状態（Ｌレベル）に切替わることによって、スタンバイＶＤＣ回路１５Ｉの分圧回路４０の分圧比が通常より高い状態（ノードＮＯＤＥＳ２が選択される）に変化する。

次の時刻ｔ３で、チップ選択信号／ＣＳが非活性状態（Ｈレベル）に切替わることによって、半導体チップはアクティブ（動作）状態からスタンバイ（待機）状態に移行する。このチップ選択信号／ＣＳの変化から所定時間経過した時刻ｔ４に、ＳＥＮ信号が活性状態（Ｈレベル）に切替わることによって、スタンバイＶＤＣ回路１５Ｉの分圧回路４０の分圧比が通常の低い状態（ノードＮＯＤＥＳ１が選択される）に戻る。さらに、時刻ｔ４から時刻ｔ５までの間、ＳＥＮ１信号が活性状態（Ｈレベル）に変化することによって、比較器５２の駆動電流が増加することにより比較器５２の動作が高速化する。さらに、時刻ｔ４から時刻ｔ６までの間、ＬＲＯＮ信号が活性状態（Ｈレベル）になることによって、比較器５２の＋端子に入力される信号が低抵抗の分圧回路４５の出力電圧に切替わるので、比較器５２の＋端子に入力される電圧の変化が高速化される。以上の結果、出力電圧を制御するＰＭＯＳトランジスタＰＴＲＳ１のゲート電位をより高速に変化させることが可能になり、待機状態のときに内部電源電圧ＶＤＤが目標値よりも高く設定される危険性が減少する。

上記の時刻ｔ４とほぼ同時か若干後の時刻に、ＥＮ信号がＬレベルに切替わる。これによってアクティブＶＤＣ回路の動作が停止する。実施の形態１で説明したように、時刻ｔ３〜ｔ５までのｔｄｘ４５の期間は半導体装置の切替わり時の電流消費を考慮して、アクティブＶＤＣ回路１４Ａを動作状態としている。この遅延時間ｔｄｘ４５は、実施の形態８の場合（図３０のｔｄｘ４）よりもさらに短くすることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 半導体装置、１０，１０Ａ，１０Ｃ，１０Ｅ 電源電圧発生回路、１１ 基準電圧発生回路、１２ 定電流発生回路、１３ 電源電圧降下回路（ＶＤＣ回路）、１４ アクティブＶＤＣ回路、１５ スタンバイＶＤＣ回路、１６ ＶＤＣ制御回路、１７ 電源線、１８，１９ 出力ノード、３３ ヒューズ回路、３４ テスト回路、４０ 第１の分圧回路、４２，４３，４４，４５ 第２の分圧回路、５０〜５５ 比較器、６０〜６２ 電流制御部、７０，７１ 切替回路、ＰＴＲＳ１，ＰＴＲＡ１ 駆動トランジスタ。

Claims (10)

1. 動作状態と非動作状態とを有する負荷回路と、
   外部電源電圧を降圧した電圧を生成して前記負荷回路に接続された電源線に出力する第１および第２の電源回路とを備え、
   前記第１の電源回路は動作状態の前記負荷回路への電源電流の供給に用いられ、
   前記第２の電源回路は非動作状態の前記負荷回路への電源電流の供給に用いられ、
   前記第２の電源回路は、
   前記電源線に接続された出力ノードと、
   前記外部電源電圧を受ける電源ノードと前記出力ノードとの間に接続されたトランジスタと、
   第１の入力端子および参照電圧が入力される第２の入力端子を有し、前記第１および第２の入力端子間の電圧差に応じた制御電圧を前記トランジスタの制御電極に出力する比較器と、
   前記出力ノードの電圧を分圧した電圧を前記比較器の前記第１の入力端子に出力する、分圧比を変更可能な第１の分圧回路とを含み、
   前記第２の電源回路は、前記負荷回路が動作状態のときに、前記第１の分圧回路の分圧比を第１の分圧比から前記第１の分圧比よりも高い第２の分圧比に変更する、半導体装置。
2. 前記第２の電源回路は、前記負荷回路が動作状態から非動作状態へ移行するとき、非動作状態へ移行してから所定の時間経過したときに、前記第１の分圧回路の分圧比を前記第２の分圧比から前記第１の分圧比に戻す、請求項１に記載の半導体装置。
3. 前記第２の電源回路は、低消費電力モードと通常消費電力モードとを有し、
   前記半導体装置は、前記第２の電源回路を前記低消費電力モードおよび前記通常消費電力モードのいずれかに設定するためのヒューズ回路をさらに備え、
   前記第２の電源回路は、前記低消費電力モードに設定されている場合、前記負荷回路が動作状態のときに、前記第１の分圧回路の分圧比を前記第１の分圧比から前記第２の分圧比に変更し、
   前記第２の電源回路は、前記通常消費電力モードに設定されている場合、前記負荷回路が動作状態および非動作状態のいずれのときにも前記第１の分圧回路の分圧比を前記第１の分圧比のままで変化させない、請求項１に記載の半導体装置。
4. 前記ヒューズ回路の設定内容に拘わらず、前記第２の電源回路を前記低消費電力モードおよび前記通常消費電力モードのいずれにも切替えることが可能なテスト回路をさらに備える、請求項３に記載の半導体装置。
5. 前記第１の分圧回路は、前記出力ノードの電圧を複数の抵抗素子によって前記出力ノードの電圧を分圧し、
   前記第２の電源回路は、前記負荷回路が動作状態から非動作状態に切替わった後の第１の期間に限って、前記第１の分圧回路の抵抗素子よりも低い抵抗値を有する複数の抵抗素子によって、前記出力ノードの電圧を前記第１の分圧比で分圧した電圧を前記第１の入力端子に出力する第２の分圧回路をさらに含む、請求項１に記載の半導体装置。
6. 前記比較器は、
   各制御電極が前記第１および第２の入力端子としてそれぞれ用いられるトランジスタ対と、
   前記トランジスタ対を流れる電流の大きさを制御する電流制御部とを含み、
   前記電流制御部は、前記負荷回路が動作状態から非動作状態に切替わった後の第２の期間には、前記第２の期間外よりも前記トランジスタ対を流れる電流を増加させる、請求項１に記載の半導体装置。
7. 動作状態と非動作状態とを有する負荷回路と、
   外部電源電圧を降圧した電圧を生成して前記負荷回路に接続された電源線に出力する第１および第２の電源回路とを備え、
   前記第１の電源回路は動作状態の前記負荷回路への電源電流の供給に用いられ、
   前記第２の電源回路は非動作状態の前記負荷回路への電源電流の供給に用いられ、
   前記第２の電源回路は、
   前記電源線に接続された出力ノードと、
   前記外部電源電圧を受ける電源ノードと前記出力ノードとの間に接続されたトランジスタと、
   第１の入力端子および参照電圧が入力される第２の入力端子を有し、前記第１および第２の入力端子間の電圧差に応じた制御電圧を前記トランジスタの制御電極に出力する比較器と、
   前記出力ノードの電圧を複数の抵抗素子で分圧した電圧を前記第１の入力端子に出力する第１の分圧回路と、
   前記負荷回路が動作状態から非動作状態に切替わった後の第１の期間に限って、前記第１の分圧回路の抵抗素子よりも低い抵抗値を有する複数の抵抗素子を用いて、前記出力ノードの電圧を前記第１の分圧回路と同じ分圧比で分圧した電圧を前記第１の入力端子に出力する第２の分圧回路とを含む、半導体装置。
8. 前記比較器は、
   各制御電極が前記第１および第２の入力端子としてそれぞれ用いられるトランジスタ対と、
   前記トランジスタ対を流れる電流の大きさを制御する電流制御部とを含み、
   前記電流制御部は、前記負荷回路が動作状態から非動作状態に切替わった後の第２の期間には、前記第２の期間外よりも前記トランジスタ対を流れる電流を増加させる、請求項７に記載の半導体装置。
9. 動作状態と非動作状態とを有する負荷回路と、
   外部電源電圧を降圧した電圧を生成して前記負荷回路に接続された電源線に出力する第１および第２の電源回路とを備え、
   前記第１の電源回路は動作状態の前記負荷回路への電源電流の供給に用いられ、
   前記第２の電源回路は非動作状態の前記負荷回路への電源電流の供給に用いられ、
   前記第２の電源回路は、
   前記電源線に接続された出力ノードと、
   前記外部電源電圧を受ける電源ノードと前記出力ノードとの間に接続されたトランジスタと、
   第１の入力端子および参照電圧が入力される第２の入力端子を有し、前記第１および第２の入力端子間の電圧差に応じた制御電圧を前記トランジスタの制御電極に出力する比較器とを含み、
   前記比較器の第１の入力端子には、前記出力ノードの電圧または前記出力ノードの電圧を分圧した電圧が入力され、
   前記比較器は、
   各制御電極が前記第１および第２の入力端子として用いられるトランジスタ対と、
   前記トランジスタ対を流れる電流の大きさを制御する電流制御部とを含み、
   前記電流制御部は、前記負荷回路が動作状態から非動作状態に切替わった後の第２の期間には、前記第２の期間外よりも前記トランジスタ対を流れる電流を増加させる、半導体装置。
10. 前記電流制御部は、前記第２の期間に、前記トランジスタ対を流れる電流の大きさを多段階で変化させる、請求項６，８，９のいずれか１項に記載の半導体装置。

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