JP2024514719A - 制御回路及び半導体メモリ - Google Patents
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Abstract
Description
本願は、2022年3月25日に提出された、出願番号が202210306176.4であり、発明の名称が「制御回路及び半導体メモリ」である中国特許出願に基づいて提出され、そして、当該中国特許出願に基づく優先権を主張し、その全内容が参照として本願に組み込まれる。
第1トランジスタMP1のゲートと第2トランジスタMP2のゲートは、いずれも、接地側に接続するためのものであり、
第1トランジスタMP1のソースは、第3トランジスタMP3のドレインに接続され、第2トランジスタMP2のソースは、第4トランジスタMP4のドレインに接続され、
第3トランジスタMP3のゲートと第4トランジスタMP4のゲートは、いずれも、第3トランジスタMP3のソースに接続され、第3トランジスタMP3のソースは、第1バイアス抵抗MR1を介して接地側に接続され、
第4トランジスタMP4のソースは、機能モジュール32に接続され、機能モジュール32に第1バイアス電流を提供するためのものである。
第5トランジスタMP5のゲートと第6トランジスタMP6のゲートは、いずれも、バイアスイネーブル信号に接続するためのものであり、
第5トランジスタMP5のソースは、第7トランジスタMP7のドレインに接続され、第6トランジスタMP6のソースは、第8トランジスタMP8のドレインに接続され、
第7トランジスタMP7のゲートと第8トランジスタMP8のゲートは、いずれも第7トランジスタMP7のソースに接続され、第7トランジスタMP7のソースは、第2バイアス抵抗MR2を介して接地側に接続され、
第8トランジスタMP8のソースは、機能モジュール32に接続され、機能モジュール32に第2バイアス電流を提供するためのものである。
Claims (15)
- 制御回路であって、機能モジュールにバイアス電流を提供するように構成されるバイアスモジュールを備え、
前記バイアスモジュールは、第1バイアスモジュールと、第2バイアスモジュールと、を備え、前記第1バイアスモジュールは、第1バイアス電流を提供するように構成され、前記第2バイアスモジュールは、第2バイアス電流を提供するように構成され、前記第1バイアス電流は、前記第2バイアス電流よりも小さく、前記第1バイアスモジュールは、電源投入後に常時オン状態にあるように構成され、前記第2バイアスモジュールは、バイアスイネーブル信号を受信し、前記バイアスイネーブル信号に基づいて、前記第2バイアス電流を提供するように構成される、制御回路。 - 前記機能モジュールは、励起信号を受信し、前記励起信号に基づいて起動するように構成され、前記機能モジュールが前記励起信号を受信する時刻は、前記バイアスモジュールが対応する前記バイアスイネーブル信号を受信する時刻よりも遅いことを特徴とする
請求項1に記載の制御回路。 - 前記制御回路は、イネーブルモジュールを更に備え、
前記イネーブルモジュールは、電源切り替え信号を受信し、前記電源切り替え信号に基づいて、前記バイアスイネーブル信号と前記励起信号を出力するように構成され、前記電源切り替え信号は、前記機能モジュールを起動することを表すことを特徴とする
請求項2に記載の制御回路。 - 前記電源切り替え信号は、前の第1変化エッジと後の第2変化エッジとを含み、
前記イネーブルモジュールは更に、前記第1変化エッジで前記バイアスイネーブル信号を出力し、前記第2変化エッジで前記励起信号を出力するように構成されることを特徴とする
請求項3に記載の制御回路。 - 前記第1変化エッジの変化方向は、前記第2変化エッジの変化方向と逆であることを特徴とする
請求項4に記載の制御回路。 - 前記第1変化エッジは、低レベル状態から高レベル状態に変換するものであり、前記第2変化エッジは、高レベル状態から低レベル状態に変換するものであることを特徴とする
請求項4に記載の制御回路。 - 前記イネーブルモジュールは更に、状態信号を受信し、前記電源切り替え信号と前記状態信号に基づいて、論理演算処理を行い、前記バイアスイネーブル信号と前記励起信号を出力するように構成され、前記状態信号は、前記制御回路が電源切断状態にあるか又は電源投入状態にあることを表すことを特徴とする
請求項3に記載の制御回路。 - 前記イネーブルモジュールは、第1論理モジュールと、第2論理モジュールと、を備え、
前記第1論理モジュールは、前記電源切り替え信号と前記状態信号を受信し、前記電源切り替え信号と前記状態信号に対して第1論理演算を行い、前記バイアスイネーブル信号を出力するように構成され、
前記第2論理モジュールは、前記電源切り替え信号と前記状態信号を受信し、前記電源切り替え信号と前記状態信号に対して第2論理演算を行い、前記励起信号を出力するように構成されることを特徴とする
請求項7に記載の制御回路。 - 前記第1論理モジュールは、第1NORゲートと、第2NORゲートと、第1NOTゲートとを含み、
前記第1NORゲートの1つの入力端は、前記電源切り替え信号を受信するためのものであり、前記第1NORゲートのもう1つの入力端は、前記第2NORゲートの出力端に接続され、前記第2NORゲートの1つの入力端は、前記第1NORゲートの出力端に接続され、前記第2NORゲートのもう1つの入力端は、前記状態信号を受信するためのものであり、前記第2NORゲートの出力端は更に、前記第1NOTゲートの入力端に接続されることを特徴とする
請求項8に記載の制御回路。 - 前記第2論理モジュールは、第2NOTゲートと、第1NANDゲートと、第2NANDゲートと、第3NOTゲートとを含み、
前記第2NOTゲートの入力端は、前記状態信号を受信するためのものであり、前記第2NOTゲートの出力端は、前記第1NANDゲートの1つの入力端に接続され、前記第1NANDゲートのもう1つの入力端は、前記第2NANDゲートの出力端に接続され、前記第1NANDゲートの出力端は、前記第2NANDゲートの1つの入力端に接続され、前記第2NANDゲートのもう1つの入力端は、前記電源切り替え信号を受信するためのものであり、前記第1NANDゲートの出力端は更に、第3NOTゲートの入力端に接続されることを特徴とする
請求項8に記載の制御回路。 - 前記機能モジュールは、入力バッファ回路を備えることを特徴とする
請求項1から10のいずれか1項に記載の制御回路。 - 前記第1バイアスモジュールと前記第2バイアスモジュールは、並列接続され、前記第1バイアスモジュールは、第1バイアス抵抗を含み、前記第2バイアスモジュールは、第2バイアス抵抗を含み、
前記第1バイアス抵抗の抵抗値は、前記第2バイアス抵抗の抵抗値よりも大きいことを特徴とする
請求項1から10のいずれか1項に記載の制御回路。 - 前記第1バイアスモジュールは、第1トランジスタと、第2トランジスタと、第3トランジスタと、第4トランジスタとを更に備え、
前記第1トランジスタのドレインと前記第2トランジスタのドレインは、いずれも、電源側に接続するためのものであり、
前記第1トランジスタのゲートと前記第2トランジスタのゲートは、いずれも、接地側に接続するためのものであり、
前記第1トランジスタのソースは、前記第3トランジスタのドレインに接続され、前記第2トランジスタのソースは、前記第4トランジスタのドレインに接続され、
前記第3トランジスタのゲートと前記第4トランジスタのゲートは、いずれも、前記第3トランジスタのソースに接続され、前記第3トランジスタのソースは、前記第1バイアス抵抗を介して接地側に接続され、
前記第4トランジスタのソースは、前記機能モジュールに接続され、前記機能モジュールに前記第1バイアス電流を提供するためのものであることを特徴とする
請求項12に記載の制御回路。 - 前記第2バイアスモジュールは、第5トランジスタと、第6トランジスタと、第7トランジスタと、第8トランジスタとを更に備え、
前記第5トランジスタのドレインと前記第6トランジスタのドレインは、いずれも、電源側に接続するためのものであり、
前記第5トランジスタのゲートと前記第6トランジスタのゲートは、いずれも、前記バイアスイネーブル信号に接続するためのものであり、
前記第5トランジスタのソースは、前記第7トランジスタのドレインに接続され、前記第6トランジスタのソースは、前記第8トランジスタのドレインに接続され、
前記第7トランジスタのゲートと前記第8トランジスタのゲートは、いずれも前記第7トランジスタのソースに接続され、前記第7トランジスタのソースは、前記第2バイアス抵抗を介して接地側に接続され、
前記第8トランジスタのソースは、前記機能モジュールに接続され、前記機能モジュールに前記第2バイアス電流を提供するためのものであることを特徴とする
請求項12に記載の制御回路。 - 請求項1から14のいずれか1項に記載の制御回路を備える、半導体メモリ。
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