JP2000011649A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2000011649A
JP2000011649A JP10181125A JP18112598A JP2000011649A JP 2000011649 A JP2000011649 A JP 2000011649A JP 10181125 A JP10181125 A JP 10181125A JP 18112598 A JP18112598 A JP 18112598A JP 2000011649 A JP2000011649 A JP 2000011649A
Authority
JP
Japan
Prior art keywords
power supply
voltage
circuit
node
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP10181125A
Other languages
English (en)
Inventor
Katsukichi Mitsui
克吉 光井
Kiyohiro Furuya
清広 古谷
Takashi Kono
隆司 河野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP10181125A priority Critical patent/JP2000011649A/ja
Priority to US09/258,159 priority patent/US6297624B1/en
Publication of JP2000011649A publication Critical patent/JP2000011649A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

(57)【要約】 【課題】 低占有面積かつ低消費電流で安定に所望のレ
ベルの内部電源電圧を生成する。 【解決手段】 内部電源回路（１）で、外部電源電圧
（Ｖｅｘｔ）から内部電源電圧（Ｖｃｃｐ，Ｖｃｃｓ）
を生成する。電圧レベル制御回路（１０）は、この内部
電源回路（１）の発生する内部電源電圧の電圧レベルお
よび温度特性を調整する。内部電源回路（１）は、内部
電源電圧を、低温領域で負または０の温度特性を有し、
高温領域で正の温度特性を有する内部電源電圧を生成
し、また電圧レベル制御回路（１０）は、このセンスア
ンプ回路（３００）駆動用のセンス電源線安定化容量の
容量値を最適化する構成内部電源回路の外部電源電圧の
動作下限領域を確定するレベル変換回路または、電源投
入時、強制的に内部降圧回路を駆動する構成を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に、内部で所望のレベルの電圧を発生する内部電
圧発生回路の構成に関する。
【０００２】
【従来の技術】図４７は、従来の半導体記憶装置の全体
の構成を概略的に示す図である。図４７において、半導
体記憶装置は、行列状に配列される複数のメモリセルＭ
Ｃを有するメモリセルアレイ１００を含む。メモリセル
アレイ１００において、メモリセルＭＣの各行に対応し
てワード線ＷＬが配置され、メモリセルＭＣの各列に対
応してビット線対ＢＬＰが配置される。ビット線対ＢＬ
Ｐとワード線ＷＬの交差部に対応してメモリセルＭＣが
配置される。
【０００３】この半導体記憶装置はさらに、外部からの
アドレス信号ＡＤＤを取込み内部アドレス信号を生成す
るアドレス入力バッファ２００と、アドレス入力バッフ
ァ２００からの内部行アドレス信号に従ってメモリセル
アレイ１００のアドレス指定された行に対応するワード
線ＷＬを選択状態へ駆動する行選択回路２５０と、選択
行に接続されたメモリセルのデータの検知、増幅および
ラッチを行なうセンスアンプ回路３００と、アドレス入
力バッファ２００からの内部列アドレス信号に従ってメ
モリセルアレイ１００のアドレス指定された列を選択す
る列選択回路３５０と、列選択回路３５０により選択さ
れた列のメモリセルとデータの授受を行なう入出力回路
４００とを含む。
【０００４】行選択回路２５０は、アドレス入力バッフ
ァ２００からの内部行アドレス信号をデコードするロウ
デコーダと、このロウデコーダの出力信号に従ってアド
レス指定されたワード線を選択状態へ駆動するワード線
ドライブ回路を含む。列選択回路３５０は、アドレス入
力バッファ２００からの内部列アドレス信号をデコード
するコラムデコーダと、このコラムデコーダからの列選
択信号に従ってメモリセルアレイのアドレス指定された
列を内部データバス（明確に示さず）へ接続するＩＯゲ
ート回路を含む。センスアンプ回路３００は、ビット線
対ＢＬＰそれぞれに対応して設けられ、活性化時対応の
ビット線対の電位を差動増幅するセンスアンプを含む。
【０００５】この半導体記憶装置は、さらに、外部から
与えられる電源電圧Ｖｅｘｔを降圧して内部電源電圧Ｖ
ｃｃｐおよびＶｃｃｓを生成する内部電源回路５００を
含む。この内部電源回路５００からの内部電源電圧Ｖｃ
ｃｐは、周辺回路、すなわちアドレス入力バッファ２０
０、行選択回路２５０、列選択回路３５０および入出力
回路４００へ与えられる。内部電源電圧Ｖｃｃｓは、セ
ンスアンプ回路３００へ与えられる。
【０００６】内部電源電圧Ｖｃｃｐは、内部電源電圧Ｖ
ｃｃｓの電圧レベル以上である。周辺回路へ、高い内部
電源電圧Ｖｃｃｐを与えることにより、周辺回路を高速
で動作させる。一方、内部電源電圧Ｖｃｃｐよりも低い
内部電源電圧Ｖｃｃｓをセンスアンプ回路３００へ与え
ることにより、ビット線の充放電電流の低減およびビッ
ト線信号振幅の低減による高速センス動作を実現する。
また、メモリセルＭＣが、ダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）の場合、アクセストランジ
スタとキャパシタとで構成されており、このキャパシタ
絶縁膜に大きな電圧が印加されるのを防止し、キャパシ
タ絶縁膜の信頼性を保証し、さらに電圧Ｖｃｃｓの１．
５倍程度の大きさの高電圧が印加されるワード線の信頼
性を保証する。
【０００７】なお、アドレス入力バッファ２００および
入出力回路４００において、外部装置との間のインタフ
ェースをとる部分においては、外部電源電圧Ｖｅｘｔが
用いられる。しかしながら、図４７において、これは示
していない。
【０００８】半導体記憶装置の記憶容量が増大するにつ
れて、その構成要素であるＭＯＳトランジスタも微細化
される。一方、プロセッサおよびロジックなどの外部装
置の動作電源電圧は、これらは半導体記憶装置ほど微細
化が進んでいないため、その動作速度を維持するため、
比較的高く設定される。また、前世代の半導体記憶装置
との電源電圧の互換性を保持する必要がある。このた
め、外部電源電圧Ｖｅｘｔを、内部電源回路５００で降
圧して内部電源電圧ＶｃｃｐおよびＶｃｃｓを生成する
ことにより、前世代の半導体記憶装置との互換性を維持
しまたシステム電源電圧との互換性を維持する。
【０００９】図４８は、図４７に示す内部電源回路５０
０の構成を概略的に示す図である。図４８において、内
部電源回路５００は、基準電圧Ｖｒｅｆｓを生成する基
準電圧発生回路５０２ｓと、基準電圧Ｖｒｅｆｐを生成
する基準電圧発生回路５０２ｐと、内部電源電圧Ｖｃｃ
ｓと基準電圧Ｖｒｅｆｓの差に従って、外部電源電圧Ｖ
ｅｘｔを受けるノードから電流を供給して内部（セン
ス）電源電圧Ｖｃｃｓの電圧レベルを調整する降圧回路
５０４ｓと、内部（周辺）電源電圧Ｖｃｃｐと基準電圧
Ｖｒｅｆｐの差に従って外部電源電圧Ｖｅｘｔを受ける
ノードから電流を内部電源線に供給して内部電源電圧Ｖ
ｃｃｐの電圧レベルを調整する降圧回路５０４ｐを含
む。基準電圧発生回路５０２ｓおよび降圧回路５０４ｓ
により、センスアンプのための内部電源電圧を生成する
センス電源回路が構成され、基準電圧発生回路５０２ｐ
および降圧回路５０４ｐにより、周辺回路に対する内部
電源電圧Ｖｃｃｐを生成する周辺電源回路が構成され
る。センス電源回路および周辺電源回路を別々に設ける
のは以下の理由による。
【００１０】図４７に示すセンスアンプ回路３００の動
作時において、選択ワード線ＷＬに接続されるビット線
対ＢＬＰにおいて充放電が行なわれる。このセンスアン
プ動作時における充放電電流は、比較的大きな電流値を
有しており、この大きな電流消費を補償するために、セ
ンス電源回路の降圧回路５０４ｓは、大きな電流駆動力
が必要とされる。しかしながら、ビット線対ＢＬＰの充
放電を行なうだけでよく、内部電源電圧（以下、センス
電源電圧と称す）Ｖｃｃｓを高速で元の状態に復帰させ
る必要はなく、したがって降圧回路５０４ｓは、高速応
答性はそれほど要求されない。一方、周辺電源回路の降
圧回路５０４ｐにおいては、周辺回路動作時において
は、これらの周辺回路を高速でかつ安定に動作させるた
めに、内部電源電圧（以下、周辺電源電圧と称す）Ｖｃ
ｃｐの電圧変動を高速で補償する必要があり、高速応答
特性が要求される。一方、周辺回路動作時においては、
センスアンプ動作時に比べて小さな電流が消費されるだ
けである。したがって、周辺電源回路の降圧回路５０４
ｐは、比較的駆動電流量は小さいものの、高速応答特性
を有することが要求される。これらの異なる要求される
特性のために、センス電源回路および周辺電源回路が別
々に設けられる。
【００１１】
【発明が解決しようとする課題】従来の半導体記憶装置
においては、周辺回路およびセンスアンプ回路それぞれ
に対し別々に電源回路が設けられる。センス電源電圧Ｖ
ｃｃｓと周辺電源電圧Ｖｃｃｐは、電圧レベルが異なる
ため、これらの電源電圧ＶｃｃｓおよびＶｃｃｐの電圧
レベルを決定する基準電圧ＶｒｅｆｓおよびＶｒｅｆｐ
も、それぞれ別々の基準電圧発生回路５０２ｓおよび５
０２ｐから生成される。このため、内部電源回路５００
において基準電圧発生回路が占める面積が大きくなり、
回路占有面積を低減することができないという問題があ
る。また、これらの基準電圧発生回路５０２ｓおよび５
０２ｐが別々に設けられているため、基準電圧Ｖｒｅｆ
ｓおよびＶｒｅｆｐの電圧レベル調整時、これらを別々
に調整する必要があり、その電圧レベル調整（トリミン
グ）の手間がかかるという問題があった。
【００１２】図４９は、図４８に示す降圧回路５０４ｓ
および５０４ｐの構成の一例を示す図である。センス電
源電圧Ｖｃｃｓを生成するセンス降圧回路５０４ｓおよ
び周辺電源電圧Ｖｃｃｐを生成する周辺降圧回路５０４
ｐは、ともに同じ構成を備えるため、図４９において
は、降圧回路５０４を代表的に示す。
【００１３】図４９において、降圧回路５０４は、内部
電源線５０５ｄ上の内部電源電圧Ｖｃｃと基準電圧Ｖｒ
ｅｆとを比較する比較器５０５ａと、比較器５０５ａの
出力信号に従って外部電源電圧Ｖｅｘｔを受ける外部電
源ノードから内部電源線５０５ｄへ電流を供給するｎチ
ャネルＭＯＳトランジスタで構成される電流ドライブ回
路５０５ｂと、電源投入検出信号／ＰＯＲに応答して電
源投入後内部電源線５０５ｄに外部電源電圧Ｖｅｘｔを
伝達するｐチャネルＭＯＳトランジスタで構成されるリ
セットトランジスタ５０５ｃを含む。電源投入検出信号
／ＰＯＲは、電源投入後、外部電源電圧Ｖｅｘｔが所定
電圧レベルに到達するかまたは安定状態となるまでＬレ
ベルの活性状態とされ、内部回路ノードの初期設定を行
なうために用いられる。
【００１４】比較器５０５ａは、通常、差動増幅器で構
成され、正入力に内部電源電圧Ｖｃｃを受け、負入力に
基準電圧Ｖｒｅｆを受ける。内部電源電圧Ｖｃｃが基準
電圧Ｖｒｅｆよりも高いときには、比較器５０５ａの出
力信号はＨレベルとなり、電流ドライブトランジスタ５
０５ｂはオフ状態を維持する。一方、内部電源電圧Ｖｃ
ｃが基準電圧Ｖｒｅｆよりも低い場合には、比較器５０
５ａの出力信号は、これらの電圧ＶｃｃおよびＶｒｅｆ
の差に応じてローレベルとなり、電流ドライブトランジ
スタ５０５ｂのコンダクタンスが大きくなる。これによ
り、外部電源ノードから内部電源線５０５ｄに電流が供
給され、内部電源電圧Ｖｃｃの電圧レベルが上昇する。
したがって、この図４９に示す降圧回路５０４の構成に
おいては、内部電源電圧Ｖｃｃが、ほぼ基準電圧Ｖｒｅ
ｆの電圧レベルに維持される。
【００１５】図５０は、内部電源電圧Ｖｃｃ、基準電圧
Ｖｒｅｆおよび外部電源電圧Ｖｅｘｔの関係を示す図で
ある。図５０において、横軸は外部電源電圧Ｖｅｘｔの
電圧レベルを示し、縦軸に各電圧を示す。基準電圧Ｖｒ
ｅｆは、外部電源電圧Ｖｅｘｔから生成される。基準電
圧Ｖｒｅｆは、定電流源と抵抗回路から通常構成され、
外部電源電圧Ｖｅｘｔが低い電圧レベルのときには、こ
の外部電源電圧Ｖｅｘｔのレベルに従って基準電圧Ｖｒ
ｅｆの電圧レベルも上昇する。外部電源電圧Ｖｅｘｔが
所定電圧レベル以上となると、基準電圧Ｖｒｅｆは、こ
の外部電源電圧Ｖｅｘｔの電圧レベルに係わらず一定の
電圧Ｖａのレベルを維持する。内部電源電圧Ｖｃｃは、
この基準電圧Ｖｒｅｆと内部電源線５０５ｄ上の電圧と
の比較に基づいて生成される。内部電源電圧Ｖｃｃは、
ほぼ基準電圧Ｖｒｅｆの電圧レベルに等しいが、しかし
ながら電流ドライブトランジスタ５０５ｂのチャネル抵
抗により、内部電源電圧Ｖｃｃの電圧レベルは、基準電
圧Ｖｒｅｆの電圧レベルよりも少し低い。
【００１６】電源電圧Ｖｅｘｔが投入され、外部電源電
圧Ｖｅｘｔの電圧レベルが上昇すると応じて基準電圧Ｖ
ｒｅｆも電圧レベルが上昇する。比較器５０５ａおよび
電流ドライブトランジスタ５０５ｂは、この内部電源線
５０５ｄ上の電圧と基準電圧Ｖｒｅｆの比較結果に従っ
て内部電源電圧Ｖｃｃの電圧レベルを調整する。したが
って、外部電源電圧Ｖｅｘｔが投入されてその電圧レベ
ルが上昇し、基準電圧Ｖｒｅｆの電圧レベル上昇が上昇
すると、応じて内部電源電圧Ｖｃｃの電圧レベルも上昇
する。基準電圧Ｖｒｅｆが一定電圧レベルに到達し、安
定化すると、また内部電源電圧Ｖｃｃの電圧レベルも安
定化する。したがって、内部電源電圧Ｖｃｃの電圧レベ
ルは、基準電圧Ｖｒｅｆの電圧レベルが安定化した後に
安定化するため、外部電源電圧Ｖｅｘｔ投入後、高速で
内部電源電圧Ｖｃｃを安定化することができなくなる。
そこで、図４９に示すようにリセットトランジスタ５０
５ｃを用いて電源投入時、この内部電源線５０４上の電
圧レベルを所定期間外部電源電圧Ｖｅｘｔの電圧レベル
に応じて上昇させる。
【００１７】図５１は、電源投入時の内部電源電圧の変
化を示す図である。図５１において、時刻ｔ０において
電源投入が行なわれ、外部電源電圧Ｖｅｘｔの電圧レベ
ルが上昇する。この状態において、電源投入検出信号／
ＰＯＲはＬレベルを維持する。したがって、リセットト
ランジスタ５０５ｃがオン状態となり、内部電源線５０
５ｄ上の電圧Ｖｃｃは、外部電源電圧Ｖｅｘｔの電圧レ
ベルに応じて変化する。
【００１８】時刻ｔ１において、外部電源電圧Ｖｅｘｔ
が所定の電圧レベルＶｂのレベルに到達すると、電源投
入検出信号／ＰＯＲがＨレベルの非活性状態となり、リ
セットトランジスタ５０５ｃがオフ状態となる。この後
は、比較回路５０５ａおよび電流ドライブトランジスタ
５０５ｂにより、内部電源電圧Ｖｃｃが基準電圧Ｖｒｅ
ｆレベルにまで駆動される。
【００１９】このリセットトランジスタ５０５ｃを用い
ることにより、内部電源線５０５ｄ上の内部電源電圧Ｖ
ｃｃの電圧レベルを電源投入後高速で立上げて、早いタ
イミングで、所定の電圧レベル（基準電圧Ｖｒｅｆレベ
ル）に安定化させることができる。
【００２０】しかしながら、この場合、電源投入後、電
源投入検出信号／ＰＯＲが非活性状態のＨレベルとなる
まで、内部電源線５０５ｄは、外部電源電圧を受けるノ
ードに結合される。このため内部電源線５０５ｄ上に、
たとえば電源ノイズなどにより不必要に高い電圧が印加
され、この内部電源線５０５ｄ上の内部電源電圧Ｖｃｃ
を利用する回路が破壊される（ゼロタイム破壊）、また
はその信頼性が低下する（大きな電圧ストレスが、電源
投入ごとに印加されるため）。特に、この降圧回路５０
４が、内部回路動作時においてのみ活性化される場合、
内部電源線５０５ｄ上の電圧Ｖｃｃは、別に設けられた
電流駆動力の小さな常時動作するスタンバイ降圧回路に
従って所定の電圧レベルへ駆動する必要がある。高速で
内部電源電圧Ｖｃｃを安定化させるためには、電源投入
検出信号／ＰＯＲのタイミング調整が煩わしくなり、内
部回路の信頼性を確保するのが困難になるという問題が
生じる。また、図５１の破線波形で示すように、この電
源投入検出信号／ＰＯＲが長い期間活性状態のＬレベル
に保持された場合、内部電源電圧Ｖｃｃが基準電圧Ｖｒ
ｅｆよりも高い電圧レベルに駆動され、内部回路に必要
以上の高電圧が印加されることになり、素子特性が劣化
するかまたは回路素子が破壊される。
【００２１】図５２は、基準電圧Ｖｒｅｆおよび内部電
源電圧Ｖｃｃの温度依存性を示す図である。図５２にお
いて、横軸に温度Ｔを示し、縦軸に電圧Ｖを示す。図５
２に示すように、基準電圧Ｖｒｅｆおよび内部電源電圧
Ｖｃｃは、正の温度特性を有しており、温度Ｔが高くな
るにつれてその電圧レベルが上昇する。これは、低温動
作領域においては、内部回路に含まれる絶縁ゲート型電
界効果トランジスタ（ＭＯＳトランジスタ）の発生した
ホットキャリアのゲート絶縁膜トラップに起因する素子
特性劣化を防止し、かつ高温動作時において、ホットキ
ャリアに起因するチャネル抵抗の実質的な増加によるド
レイン電流低下に伴う動作速度の低下を補償することを
図る。しかしながら、この正の温度特性を内部電源電圧
Ｖｃｃが有する場合、低温領域で以下の問題が生じる。
すなわち、低温領域において、ＭＯＳトランジスタはそ
のしきい値電圧の絶対値が大きくなる。したがって、Ｍ
ＯＳトランジスタのゲート電圧がこの低温領域において
低下した場合、ＭＯＳトランジスタの実効的なゲート−
ソース間電圧の絶対値が小さくなり、ＭＯＳトランジス
タが高速動作できなくなるか、または誤動作する（オン
状態とならない）問題が生じる。特に、センスアンプ回
路に含まれるセンスアンプの場合、中間電圧レベルのビ
ット線電圧とセンス電源電圧Ｖｃｃｓとの差を増幅する
ため、その構成要素のＭＯＳトランジスタのゲート−ソ
ース間電圧は、動作開始時に最大Ｖｃｃｓ−Ｖｃｃｓ／
２となり、このＭＯＳトランジスタのしきい値電圧の絶
対値の増大およびセンス電源電圧Ｖｃｃｓの低下の影響
が顕著となる。低温領域においてこのセンス電源電圧Ｖ
ｃｃｓを最適化した場合、高温動作時にセンス電源電圧
Ｖｃｃｓが高くなりすぎ、ゲート絶縁膜の破壊または劣
化などの問題が生じる。
【００２２】このセンスアンプ回路を高速動作させるた
めに、センス動作開始時、このセンスアンプ回路へ与え
られるセンス電源電圧Ｖｃｃｓのレベルを上昇させるこ
とが考えられる。この場合、センスアンプ回路に対する
センスアンプ電源電圧を、周辺電源電圧Ｖｃｃｐレベル
にまで上昇させてキャパシタにこの昇圧電圧を蓄積す
る。センス動作時にこのキャパシタに蓄積された電荷を
利用してセンス動作を行なうことにより、高速のセンス
動作を行なうことを図る。しかしながら、このような場
合、センスアンプ電源電圧Ｖｃｃｓを電圧するセンス電
源線に昇圧電圧用のキャパシタを設ける必要がある。こ
の場合、キャパシタの容量値をマージンを見込んで設定
した場合、必要以上にキャパシタ占有面積が大きくな
り、チップ面積が増大するという問題が生じる。
【００２３】また、システム全体の消費電流を低減する
ために、外部電源電圧Ｖｅｘｔの電圧レベルが低くされ
る。この外部電源電圧Ｖｅｘｔの電圧レベルが低下し、
図５０に示す電圧Ｖａのレベルに近くなったとき、すな
わち外部電源電圧Ｖｅｘｔと内部電源電圧Ｖｃｃの差が
小さくなったとき、図４９に示す電流ドライブトランジ
スタ５０５ｂのソース−ドレイン間電圧が小さくなり、
この電流ドライブトランジスタ５０５ｂの電流供給能力
が低下し、内部電源電圧Ｖｃｃの変化時、高速で内部電
源電圧Ｖｃｃの低下を補償することができなくなり、安
定に内部電源電圧Ｖｃｃを所定電圧レベルに保持するこ
とができなくなる。この外部電源電圧Ｖｅｘｔの低下時
の外部電源ノードから内部電源線への供給電流量の低下
は、また、以下に示すように、比較器の出力信号もその
１つの原因を構成する。
【００２４】図５３は、図４９に示す比較器５０５ａの
構成の一例を示す図である。図５３において、比較器５
０５ａは、外部電源ノードとノードＮＤＡの間に接続さ
れかつそのゲートがノードＮＤＢに接続されるｐチャネ
ルＭＯＳトランジスタＰＱ１と、外部電源ノードとノー
ドＮＤＢの間に接続されかつそのゲートがノードＮＤＢ
に接続されるｐチャネルＭＯＳトランジスタＰＱ２と、
ノードＮＤＡとノードＮＤＣの間に接続されかつそのゲ
ートに基準電圧Ｖｒｅｆを受けるｎチャネルＭＯＳトラ
ンジスタＮＱ１と、ノードＮＤＢとノードＮＤＣの間に
接続されかつそのゲートに内部電源電圧Ｖｃｃを受ける
ｎチャネルＭＯＳトランジスタＮＱ２と、ノードＮＤＣ
と接地ノードとの間に接続されかつそのゲートに活性化
信号ＡＣＴを受けるｎチャネルＭＯＳトランジスタＮＱ
３を含む。ノードＮＤＡは、電流ドライブトランジスタ
５０５ｂのゲートに接続される。
【００２５】ＭＯＳトランジスタＰＱ１およびＰＱ２は
カレントミラー回路を構成し、同じ大きさの電流をＭＯ
ＳトランジスタＮＱ１およびＮＱ２へ伝達する。ＭＯＳ
トランジスタＮＱ３は電流源トランジスタであり、この
比較器５０５ａの動作電流を制限する。活性化信号ＡＣ
Ｔは内部電源線５０５ｄに接続される回路が動作し、こ
の内部電源電圧Ｖｃｃを消費するときに活性化される。
【００２６】この図５３に示す比較器５０５ａの構成の
場合、ＭＯＳトランジスタＮＱ３のチャネル抵抗によ
り、ノードＮＤＣの電圧レベルは接地電圧レベルよりも
高くなる。ＭＯＳトランジスタＮＱ１およびＮＱ２のバ
ックゲートが接地電圧レベルに接続されている場合、こ
のノードＮＤＣの電圧レベルが上昇すると、ＭＯＳトラ
ッキングＮＱ１およびＮＱ２のバックゲート効果が大き
くなり、それらのしきい値電圧が高くなり、その駆動電
流量が小さくなる。ノードＮＤＡの最低到達電位が、ノ
ードＮＤＣ上の電圧レベルであり、接地電圧レベルより
も高くなる。このノードＮＤＡは、電流ドライブトラン
ジスタ５０５ｂのゲートに接続されている。したがっ
て、外部電源電圧Ｖｅｘｔの電圧レベルが低下すると、
この電流ドライブトランジスタ５０５ｂのゲート−ソー
ス間電圧がさらに小さくなり、電流ドライブトランジス
タ５０５ｂの電流供給能力が小さくなる。したがって、
外部電源電圧Ｖｅｘｔと内部電源電圧Ｖｃｃの差が小さ
くなると、電流ドライブトランジスタ５０５ｂのソース
−ドレイン間電圧が小さくなり、かつゲート−ソース間
電圧が小さくなり、この電流ドライブトランジスタ５０
５ｂの電流供給能力がさらに低下する。この電流ドライ
ブトランジスタ５０５ｂの電流供給能力を大きくするた
めには、そのゲート幅Ｗを、たとえば数ｍｍの大きさに
設定する必要があり、回路占有面積が増加するという問
題が生じる。
【００２７】また、活性化信号ＡＣＴは、内部電源線５
０５ｄ上の内部電源電圧Ｖｃｃの消費に合わせて活性化
する必要がある。この活性化信号ＡＣＴを生成するため
の回路占有面積はできるだけ小さくする必要がある。
【００２８】また、図５３に示すような、活性化信号Ａ
ＣＴに応答して選択的に活性化される降圧回路ではな
く、スタンバイ時においても動作し、スタンバイ時のリ
ーク電流を補償する降圧回路の場合、活性化信号ＡＣＴ
に代えて、一定電圧レベルのバイアス電圧が与えられ
る。この場合、ノードＮＤＣの電圧レベルがより高くな
り（電流源トランジスタのコンダクタンスが小さくなる
ため）、この外部電源電圧Ｖｅｘｔが低い場合、電流ド
ライブトランジスタの電流供給能力が低下するという問
題がより顕著となり、スタンバイ時、リーク電流を補償
するために、大きな占有面積の電流ドライブトランジス
タを用いる必要が生じるという問題が生じる。
【００２９】上述のように、従来の内部電源回路の場
合、動作パラメータ（動作温度および電源電圧）の広い
範囲にわたって安定に内部電源電圧を小占有面積でかつ
低消費電流で生成することができないという問題があっ
た。
【００３０】それゆえ、この発明の目的は、安定に内部
回路を動作させる内部電源電圧を生成することのできる
内部電源回路を提供することである。
【００３１】この発明の他の目的は、低占有面積で安定
に所望のレベルの内部電源電圧を発生することのできる
内部電源回路を提供することである。
【００３２】この発明のさらに他の目的は、広い動作パ
ラメータ範囲にわたって安定に内部回路を動作させる内
部電源電圧を低消費電流かつ低占有面積で発生すること
のできる内部電源回路に適用することのできる回路要素
を提供することである。
【００３３】
【課題を解決するための手段】請求項１に係る半導体装
置は、外部電源電圧から内部電源電圧を生成するための
内部電源回路と、この内部電源回路からの内部電源電圧
を利用する内部回路と、この内部電源電圧を伝達する内
部電源線に結合される容量素子と、この容量素子の容量
値を調整するための手段を備える。
【００３４】請求項２に係る半導体装置は、請求項１の
内部電源回路が、第１の基準電圧を発生する手段と、こ
の第１の基準電圧と異なる電圧レベルの第２の基準電圧
を発生する手段と、切替信号に応答して第１および第２
の基準電圧の一方を選択する選択手段と、選択手段から
の基準電圧と内部電源線上の電圧とに従って外部電源電
圧を供給するノードから内部電源線へ電流を供給する降
圧手段を備える。
【００３５】請求項３に係る半導体装置は、請求項２の
装置が、さらに、特定の動作モードを指定する特定動作
モード指示信号に応答して、第１の基準電圧発生手段の
発生する第１の基準電圧を外部から設定可能とするため
のモード設定手段を備える。
【００３６】請求項４に係る半導体装置は、請求項１の
内部回路が、行列状に配列される複数のメモリセルと、
メモリセルの各列に対応して配置され、各々が内部電源
電圧を一方動作電源電圧として利用して活性化時対応の
列のメモリセルのデータを検知し増幅しかつラッチする
複数のセンスアンプを含む。
【００３７】請求項５に係る半導体装置は、請求項１の
内部回路が、複数のメモリセルと、これら複数のメモリ
セルのうちの選択されたメモリセルのデータを外部へ出
力するための出力回路とを含む。この出力回路は選択メ
モリセルのデータの電圧レベルを変換するためのレベル
変換回路を含む。このレベル変換回路は内部電源電圧を
一方動作電源電圧として動作する。
【００３８】請求項６に係る半導体装置は、第１の温度
領域で負またはゼロの温度特性を有しかつ第１の温度領
域よりも高温の第２の温度領域では正の温度特性を有す
る基準電圧を発生する手段と、この基準電圧に基づいて
内部電源電圧を発生する手段とを備える。
【００３９】請求項７に係る半導体装置は、請求項６の
基準電圧発生手段が、同一材料で形成される第１および
第２の抵抗素子の抵抗比に比例する第１の電圧を発生す
る第１の電圧発生手段と、互いに異なる材料で形成され
る第３および第４の抵抗素子の抵抗比に比例する第２の
電圧を発生する第２の電圧発生手段と、これら第１およ
び第２の電圧発生手段からの第１および第２の電圧を受
けて、高い方の電圧レベルに応じた電圧を基準電圧とし
て発生するＯＲ手段とを備える。
【００４０】請求項８に係る半導体装置は、請求項６の
第１の電圧発生手段が、外部電源電圧を受ける外部電源
ノードと第１のノードとの間に接続される第１の抵抗素
子と、外部電源ノードと第２のノードとの間に接続され
かつそのゲートが第２のノードに接続される第１導電型
の絶縁ゲート型電界効果トランジスタと、第１のノード
と第３のノードとの間に接続されかつそのゲートが第２
のノードに接続される第１導電型の第２の絶縁型電界効
果トランジスタと、これら第２および第３のノードに同
じ大きさの電流の流れを生じさせるカレントミラー回路
と、第１の絶縁ゲート型電界効果トランジスタとカレン
トミラー回路を構成して、電流を供給する第１の電流源
トランジスタと、この第１の電流源トランジスタからの
電流を電圧に変換して第１の電圧を生成する第２の抵抗
素子とを含む。
【００４１】第２の電圧発生手段は、外部電源ノードと
第４のノードとの間に接続される第３の抵抗素子と、外
部電源ノードと第５のノードとの間に接続されかつその
ゲートが第５のノードに接続される第１導電型の第３の
絶縁ゲート型電界効果トランジスタと、第４のノードと
第６のノードとの間に接続されかつそのゲートが第５の
ノードに接続される第１導電型の第４の絶縁ゲート型電
界効果トランジスタと、第５および第６のノードに同じ
大きさの電流を供給する第２のカレントミラー回路と、
第３の絶縁ゲート型電界効果トランジスタとカレントミ
ラー回路を構成する第２の電流源トランジスタと、この
第２の電流源トランジスタの供給する電流を電圧に変換
して、第２の電圧を生成する第４の抵抗素子を含む。
【００４２】請求項９に係る半導体装置は、請求項８の
第４の抵抗素子はゲートとドレインが相互接続された絶
縁ゲート型電界効果トランジスタで構成される。
【００４３】請求項１０に係る半導体装置は、請求項８
の第３の抵抗素子が高融点金属シリサイドで構成され、
第４の抵抗素子が不純物拡散抵抗で構成される。好まし
くは、この不純物拡散抵抗は、Ｐ型不純物を高濃度に含
む。
【００４４】請求項１１に係る半導体装置は、請求項７
のＯＲ手段が、第１および第２の電圧をそれぞれのゲー
トに受けるソースカップル段と、このソースカップル段
とソースが接続されかつそのゲートおよびドレインが基
準電圧出力ノードに接続される絶縁ゲート型電界効果ト
ランジスタを含む。請求項１２に係る半導体装置は、外
部電源電圧を受ける外部電源ノードと内部電源線との間
に結合される電流ドライブトランジスタと、基準電圧と
内部電源線上の内部電源電圧とを受け、これらの基準電
圧および内部電源電圧のレベルをともに変換するレベル
変換回路と、このレベル変換回路からのレベル変換され
た基準電圧および内部電源電圧を比較し、その比較結果
に従って電流ドライブトランジスタのコンダクタンスを
調整する比較回路を備える。
【００４５】請求項１３に係る半導体装置は、請求項１
２の比較回路が、外部電源ノードに結合されて電流を供
給するカレントミラー段と、このカレントミラー段と接
地ノードとの間に結合され、ゲートにレベル変換された
内部電源電圧および基準電圧をそれぞれ受ける絶縁ゲー
ト型電界効果トランジスタ対とを含む。これら絶縁ゲー
ト型電界効果トランジスタ対のそれぞれの一方導通ノー
ドは接地電圧を受ける。
【００４６】請求項１４に係る半導体装置は、請求項１
２のレベル変換回路が、第１のノードと第２のノードと
の間に結合されかつ内部電源電圧をゲートに受ける第１
の絶縁ゲート型電界効果トランジスタと、第１のノード
と第３のノードとの間に結合されかつ基準電圧をゲート
に受ける第２の絶縁ゲート型電界効果トランジスタと、
第２のノードと接地ノードとの間に結合されかつそのゲ
ートが第３のノードに結合される第３の絶縁ゲート型電
界効果トランジスタと、第３のノードと接地ノードとの
間に結合されかつそのゲートが第３のノードに結合され
る第４の絶縁ゲート型電界効果トランジスタとを含む。
レベル変換された基準電圧が第３のノードから出力さ
れ、レベル変換された内部電源電圧が第２のノードから
出力される。また、第１から第４の絶縁ゲート型電界効
果トランジスタは同一導電型のトランジスタである。
【００４７】請求項１５に係る半導体装置は、第１のノ
ードと第２のノードとの間に直列に接続される複数の同
一導電型の絶縁ゲート型電界効果トランジスタを備え
る。これら複数の絶縁ゲート型電界効果トランジスタの
各々のゲートは、１つトランジスタを間に置いたトラン
ジスタ間接続ノードに接続される。各接続ノードは、第
１および第２のノード間の電圧を分圧した電圧を出力す
るノードとなる。
【００４８】請求項１６に係る半導体装置は、請求項１
５の複数の絶縁ゲート型電界効果トランジスタのバック
ゲートが、隣接する２つの絶縁ゲート型電界効果トラン
ジスタのバックゲートが共通に該隣接する２つの絶縁ゲ
ート型電界効果トランジスタの一方の第１の導通ノード
に接続されるように接続される。トランジスタ間の接続
ノードは、隣接する２つの絶縁ゲート型電界効果トラン
ジスタの第１および第２の導通ノードが接続される。
【００４９】請求項１７に係る半導体装置は、定電流源
と、直列に接続される複数の抵抗素子を含み、この定電
流源からの電流を受けて第１および第２の基準電圧を発
生する基準電圧発生回路と、これら第１および第２の基
準電圧それぞれに従って第１および第２の内部電源電圧
を外部電源電圧から生成する降圧回路と、行列状に配列
される複数のメモリセルを有するメモリアレイと、メモ
リセル各列に対応して設けられ、第１の内部電源電圧を
利用して、活性化時対応の列のメモリセルのデータの検
知および増幅を行なう複数のセンスアンプと、第２の内
部電源電圧を使用してメモリセル選択動作を行なう周辺
回路を備える。
【００５０】請求項１８に係る半導体装置は、請求項１
７の基準電圧発生回路が、定電流源からの電流を受ける
第１のノードと第２のノードとの間に直列に接続される
複数の同一導電型の絶縁ゲート型電界効果トランジスタ
を備える。これら複数の絶縁ゲート型電界効果トランジ
スタの各々のゲートは、１つトランジスタを間に置いた
トランジスタ間接続ノードに接続される。各接続ノード
は第１および第２のノード間の電圧を分圧した電圧を出
力するノードとなる。トランジスタ間接続ノードは、隣
接ＭＯＳトランジスタ対の一方の第１導通ノードおよび
他方の第２導通ノードが接続する。
【００５１】請求項１９に係る半導体装置は、複数の直
列接続される遅延段を含み、動作モード指示信号を受け
る遅延チェーンと、この遅延チェーンの所定の複数のノ
ードの信号をデコードして活性化信号を発生するデコー
ド回路と、このデコード回路からの活性化信号の活性化
に応答して活性化され、内部電源電圧と基準電圧との差
に応じて内部電源電圧のレベルを調整する降圧回路を含
む。この降圧回路は、内部電源電圧および基準電圧それ
ぞれに対応する電圧を比較する比較回路を含む。
【００５２】請求項２０に係る半導体装置は、請求項１
９のデコード回路が、降圧回路を活性化する第１の活性
化信号と、この活性化された降圧回路の比較回路の動作
電流を所定期間増加させる第２の活性化信号を生成する
手段を含む。
【００５３】請求項２１に係る半導体装置は、請求項２
０のデコード回路が、動作モード指示信号の活性化およ
び非活性化それぞれに応答して第２の活性化信号を活性
化する手段を含む。
【００５４】請求項２２に係る半導体装置は、請求項２
０の降圧回路が、第１の基準電圧と第１の内部電源電圧
との差に応じて第１の内部電源電圧のレベルを調整する
第１の内部降圧回路と、この第１の降圧回路と別に設け
られ、第２の基準電圧と第２の内部電源電圧とを比較し
該比較結果に従って第２の内部電源電圧のレベルを調整
する第２の内部降圧回路とを含む。第１および第２の活
性化信号は、ともに、第１の内部降圧回路へ与えられ
る。
【００５５】請求項２３に係る半導体装置は、請求項２
０の降圧回路が、第１の基準電圧と第１の内部電源電圧
との差に応じて第１の内部電源電圧のレベルを調整する
第１の内部降圧回路と、この第１の内部降圧回路とは別
に設けられ、第２の基準電圧と第２の内部電源電圧との
差に応じて第２の内部電源電圧のレベルを調整する第２
の内部降圧回路とを含む。第１および第２の活性化信号
は、それぞれ、第１および第２の内部降圧回路へ与えら
れる。
【００５６】請求項２４に係る半導体装置は、外部電源
電圧を受ける外部電源ノードと内部電源線との間に結合
される電流ドライブトランジスタと、活性化時基準電圧
とこの内部電源線上の内部電源電圧に各々対応する電圧
を比較し、該比較結果に従って電流ドライブトランジス
タのコンダクタンスを制御する比較回路と、内部電源電
圧のレベルに応じて比較回路を活性化する活性化手段を
備える。
【００５７】請求項２５に係る半導体装置は、請求項２
４の活性化手段が、内部電源電圧と基準電圧との差に従
って比較回路を活性化する手段を含む。
【００５８】請求項２６に係る半導体装置は、請求項２
４の活性化手段が、基準電圧と異なる別の基準電圧と内
部電源電圧との差に従って比較回路を活性化する手段を
含む。
【００５９】請求項２７に係る半導体装置は、請求項２
４の活性化手段が、内部電源電圧と外部電源電圧との差
に応じて比較回路を活性化する手段を含む。
【００６０】請求項２８に係る半導体装置は、請求項２
４ないし２７のいずれかの活性化手段が、内部電源電圧
と外部電源電圧との差が所定値以下となると比較回路を
非活性化する手段を含む。
【００６１】容量素子の容量値を調整することにより、
安定に所望の電圧レベルの内部電源電圧を内部回路へ伝
達することができ、また容量素子の容量値を調整可能と
することにより、その占有面積を最小とすることができ
る。
【００６２】内部電源電圧の基準となる基準電圧を、第
１の温度領域で負またはゼロの温度特性を持たせかつ第
２の温度領域で正の温度特性を持たせることにより、低
温領域および高温領域いずれにおいても、内部電源電圧
レベルを最適化でき、内部回路の電界効果トランジスタ
を高速かつ安定に動作させることができる。
【００６３】また基準電圧および内部電源電圧のレベル
を変換した後に、比較することにより、比較器の動作領
域を最適領域に設定することができ、外部電源電圧低下
時においても、応答特性の優れた降圧回路を実現するこ
とができる。
【００６４】また、直列接続されるＭＯＳトランジスタ
のゲートを、１つ離れたトランジスタの接続ノードに接
続することにより、しきい値電圧の影響を低減して、安
定にこれらのＭＯＳトランジスタを抵抗モードで動作さ
せて、所望の電圧レベルの内部電圧を生成することがで
きる。
【００６５】１つの基準電圧発生回路から、第１および
第２の基準電圧を発生する構成とすることにより、基準
電圧発生回路の占有面積を低減することができる。
【００６６】また、遅延信号のデコードにより、活性化
信号を生成することにより、制御回路の占有面積を低減
することができる。
【００６７】また、内部電源電圧のレベルに応じて降圧
回路の比較回路を選択的に活性化することにより、電源
投入時においても、内部電源電圧レベルに応じて降圧回
路を動作させることができ、内部電源線上に不必要に高
い電圧が印加されるのを防止することができ、内部回路
が破壊されるのを防止することができる。
【００６８】
【発明の実施の形態】［全体の構成］図１は、この発明
が適用される半導体記憶装置の全体の構成を概略的に示
す図である。図１において、この半導体記憶装置は、従
来と同様、メモリセルアレイ１００、アドレス入力バッ
ファ２００、行選択回路２５０、センスアンプ回路３０
０、列選択回路３５０および入出力回路４００を含む。
アドレス入力バッファ２００、行選択回路２５０、列選
択回路３５０および入出力回路４００は、それぞれ周辺
電源電圧Ｖｃｃｐを一方動作電源電圧として受ける。セ
ンスアンプ回路３００は、センス電源電圧Ｖｃｃｓを受
ける。
【００６９】この半導体記憶装置はさらに、外部電源電
圧Ｖｅｘｔから周辺電源電圧Ｖｃｃｐおよびセンス電源
電圧Ｖｃｃｓを生成する内部電源回路１と、この内部電
源回路１の発生する電源電圧ＶｃｃｐおよびＶｃｃｓの
レベルを動作モードに応じて調整する電圧レベル制御回
路１０を含む。内部電源回路１の構成は以下に詳細に説
明するが、小占有面積で、広い外部電源電圧領域および
温度領域にわたって安定に電源電圧ＶｃｃｐおよびＶｃ
ｃｓを生成する。電圧レベル制御回路１０は、電源投入
時またはこの半導体記憶装置のセンスアンプ動作時にお
いて、内部電源回路１からの電源電圧Ｖｃｃｐおよび／
またはＶｃｃｓの電圧レベルを調整しかつ安定化する。
内部電源回路１および電圧レベル制御回路１０により小
占有面積で安定に内部電源電圧を生成して、この半導体
記憶装置の内部回路を安定に動作させることができる。
【００７０】なお、内部電源回路１は、内部に含まれる
基準電圧発生回路からの基準電圧と内部電源電圧Ｖｃｃ
（ＶｃｃｐまたはＶｃｃｓ）との比較結果に応じてこの
内部電源電圧の電圧レベルを調整する。
【００７１】［実施の形態１］ 基準電圧発生回路１：図２は、この発明の実施の形態１
に従う基準電圧発生回路の構成を示す図である。図２に
おいて、基準電圧発生回路２は、温度上昇とともにその
電圧レベルが上昇する正の温度特性を有する第１の電圧
Ｖ１を発生する第１の電圧発生回路２ａと、温度上昇と
ともにその電圧レベルが低下するかまたは一定となる負
またはゼロの温度特性を有する第２の電圧Ｖ２を生成す
る第２の電圧発生回路２ｂと、第１の電圧Ｖ１および第
２の電圧Ｖ２のうちの高い電圧レベルの電圧を選択して
基準電圧Ｖｒｅｆとして出力するＯＲ回路２ｃを含む。
【００７２】第１の電圧発生回路２ａは、外部電源ノー
ドとノードＮＤＤの間に接続されかつそのゲートがノー
ドＮＤＤに接続されるｐチャネルＭＯＳトランジスタＱ
１と、そのソースが抵抗素子Ｒ１を介して外部電源ノー
ドに接続されかつドレインがノードＮＤＥに接続されか
つゲートがノードＮＤＤに接続されるｐチャネルＭＯＳ
トランジスタＱ２と、ノードＮＤＤと接地ノードの間に
接続されかつそのゲートがノードＮＤＥに接続されるｎ
チャネルＭＯＳトランジスタＱ３と、ノードＮＤＥと接
地ノードの間に接続されかつそのゲートがノードＮＤＥ
に接続されるｎチャネルＭＯＳトランジスタＱ４と、ノ
ードＮＤＤの電圧レベルに応じて外部電源ノードから電
流を供給するｐチャネルＭＯＳトランジスタＱ５と、こ
のＭＯＳトランジスタＱ５から供給される電流Ｉ３を電
圧に変換して第１の電圧Ｖ１を生成する抵抗素子ＲＬ１
を含む。ＭＯＳトランジスタＱ１のチャネル幅Ｗ１は、
ＭＯＳトランジスタＱ２のチャネル幅Ｗ２よりも十分小
さくされる。ＭＯＳトランジスタＱ３およびＱ４はカレ
ントミラー回路を構成し、またＭＯＳトランジスタＱ１
およびＱ５はカレントミラー回路を構成する。抵抗素子
Ｒ１およびＲＬ１は、同じ材料で構成される。
【００７３】第２の電圧発生回路２ｂは、第１の電圧発
生回路２ａと同様の構成を備える。しかしながら、この
第２の電圧発生回路２ｂは、抵抗素子Ｒ２およびＲＬ２
が材料が異なる。他の構成はこの第１の電圧発生回路２
ａと同じであり、対応する部分には同じ参照番号を付
す。したがってＭＯＳトランジスタＱ１〜Ｑ５は、第１
の電圧発生回路２ａおよび第２の電圧発生回路２ｂにお
いて、同じサイズ（チャネル幅とチャネル長の比）の関
係を満たす。
【００７４】ＯＲ回路２ｃは、外部電源ノードとノード
ＮＤＦの間に接続されかつそのゲートがノードＮＤＦに
接続されるｐチャネルＭＯＳトランジスタＱ６と、外部
電源ノードとノードＮＤＧの間に接続されかつそのゲー
トがノードＮＤＦに接続されるｐチャネルＭＯＳトラン
ジスタＱ７と、ノードＮＤＦとノードＮＤＨの間に接続
されかつそのゲートに第１の電圧Ｖ１を受けるｎチャネ
ルＭＯＳトランジスタＱ８と、ノードＮＤＦとノードＮ
ＤＨの間に接続されかつそのゲートに第２の電圧Ｖ２を
受けるｎチャネルＭＯＳトランジスタＱ９と、ノードＮ
ＤＧとノードＮＤＨの間に接続されかつそのゲートがノ
ードＮＤＧに接続されるｎチャネルＭＯＳトランジスタ
Ｑ１０と、ノードＮＤＨと接地ノードの間に接続されか
つそのゲートに外部電源電圧Ｖｅｘｔを受けるｎチャネ
ルＭＯＳトランジスタＱ１１を含む。ＭＯＳトランジス
タＱ６およびＱ７がカレントミラー回路を構成し、ＭＯ
ＳトランジスタＱ８、Ｑ９およびＱ１０がソース結合論
理（ソース・カップルド・ロジック）を構成する。次
に、動作について説明する。
【００７５】まず、第１の電圧発生回路２ａの動作につ
いて説明する。ＭＯＳトランジスタＱ３およびＱ４は、
カレントミラー回路を構成し、また、これらのＭＯＳト
ランジスタＱ３およびＱ４のサイズ（チャネル幅とチャ
ネル長の比）は互いに等しくされおり、ＭＯＳトランジ
スタＱ１およびＱ２には、同じ大きさの電流が流れる
（Ｉ１＝Ｉ２）。ＭＯＳトランジスタＱ１およびＱ２
は、そのチャネル幅が異なっている。抵抗素子Ｒ１は、
十分大きな抵抗値を有しており、ＭＯＳトランジスタＱ
１およびＱ２に流れる電流は微小電流であり、これらの
ＭＯＳトランジスタＱ１およびＱ２はサブスレッショル
ド領域で動作する。ＭＯＳトランジスタＱ１のゲート−
ソース間電圧を、電圧Ｖｇｓ１とし、ＭＯＳトランジス
タＱ２のゲート−ソース間電圧を、電圧Ｖｇｓ２とす
る。これらのＭＯＳトランジスタＱ１およびＱ２がサブ
スレッショルド領域で動作しており、またカレントミラ
ー回路Ｑ３およびＱ４により、電流Ｉ１およびＩ２の大
きさが等しいため、次式が得られる。
【００７６】 Ｉ０・Ｗ１・ｅｘｐ（ｑ・Ｖｇｓ１／ｎ・ｋ・Ｔ）＝Ｉ
０・Ｗ２・ｅｘｐ（ｑ・Ｖｇｓ２／ｎ・ｋ・Ｔ） ここで、Ｉ０は、ＭＯＳトランジスタＱ１およびＱ２の
単位チャネル幅あたりに流れる電流量を示し、ｎは、空
乏層容量の関数で表わされる係数である。また、Ｔは温
度、ｑは電子の電荷量、およびｋはボルツマン定数を示
す。上式から、次式が得られる。
【００７７】Ｖｇｓ１−Ｖｇｓ２＝（ｎ・ｋ・Ｔ／ｑ）
ｌｎ（Ｗ２／Ｗ１） 一方、ＭＯＳトランジスタＱ１およびＱ２ゲート電位は
等しいため、抵抗素子Ｒ１に印加される電圧Ｖｒ１は、
Ｖｇｓ１−Ｖｇｓ２となる。したがって、上式から、こ
の抵抗素子Ｒ１を流れ電流、すなわちＭＯＳトランジス
タＱ１およびＱ２を流れる電流Ｉ１およびＩ２は、次式
で表わされる。
【００７８】 Ｉ１＝Ｉ２＝（Ｖｇｓ１−Ｖｇｓ２）／Ｒ１ ＝（ｎ・ｋ・Ｔ／ｑ）ｌｎ（Ｗ２／Ｗ１）・１／Ｒ１ ＭＯＳトランジスタＱ１およびＱ５がカレントミラー回
路を構成しており、これらのＭＯＳトランジスタＱ１お
よびＱ５はそのサイズが等しくされており、電流Ｉ１お
よびＩ３の大きさは等しい。したがって、抵抗素子ＲＬ
１により生成される第１の電圧Ｖ１は、次式で表わされ
る。
【００７９】Ｖ１＝（ｎ・ｋ・Ｔ／ｑ）ｌｎ（Ｗ２／Ｗ
１）・ＲＬ１／Ｒ１ 第２の電圧発生回路２ｂも、第１の電圧発生回路２ａと
同じ回路構成を備えており、またＭＯＳトランジスタＱ
１〜Ｑ５のサイズ比が同じであるため、第２の電圧Ｖ２
は、次式で表わされる。
【００８０】Ｖ２＝（ｎ・ｋ・Ｔ／ｑ）ｌｎ（Ｗ２／Ｗ
１）・ＲＬ２／Ｒ２ ＯＲ回路２ｃは、電圧Ｖ１およびＶ２を、ＭＯＳトラン
ジスタＱ８およびＱ９のそれぞれのゲートに受ける。Ｍ
ＯＳトランジスタＱ８〜Ｑ１０は、それらのソースがノ
ードＮＤＨに結合されており、ソースフォロワモードで
動作する。基準電圧Ｖｒｅｆが電圧Ｖ１およびひ２より
も高い場合には、ノードＮＤＨの電圧レベルが、Ｖｒｅ
ｆ−Ｖｔｈとなり、ＭＯＳトランジスタＱ８およびＱ９
がオフ状態となる。この状態においては、ＭＯＳトラン
ジスタＱ６には電流が流れないため、応じてＭＯＳトラ
ンジスタＱ７には電流が流れず、ノードＮＤＧからの基
準電圧Ｖｒｅｆはその電圧レベルが低下する（ＭＯＳト
ランジスタＱ１１により放電される）。
【００８１】基準電圧Ｖｒｅｆが第１の電圧Ｖ１と第２
の電圧Ｖ２の間のときには、ＭＯＳトランジスタＱ８お
よびＱ９が一方がオン状態となる。今、第１の電圧Ｖ１
が第２の電圧Ｖ２よりも高い状態を考える。この状態に
おいては、ＭＯＳトランジスタＱ８がオン状態、ＭＯＳ
トランジスタＱ９がオフ状態となり、ＭＯＳトランジス
タＱ６およびＱ８を介して電流がＭＯＳトランジスタＱ
１１へ流れる。このＭＯＳトランジスタＱ６を介して流
れる電流と同じ大きさの電流がＭＯＳトランジスタＱ７
を介してＭＯＳトランジスタＱ１０へ流れる。今、基準
電圧Ｖｒｅｆは、第１の電圧Ｖ１よりも低いため、ＭＯ
ＳトランジスタＱ１０は、オフ状態であり、このノード
ＮＤＧの電圧レベルが上昇し、基準電圧Ｖｒｅｆの電圧
レベルが上昇する。
【００８２】基準電圧Ｖｒｅｆが電圧Ｖ１およびＶ２よ
りも低い場合には、同様に、ＭＯＳトランジスタＱ８お
よびＱ９一方が、電圧Ｖ１およびＶ２の電圧レベルの関
係に応じて一方がオン状態、他方ガオフ状態となるた
め、同様に基準電圧Ｖｒｅｆの電圧レベルが上昇する。
したがって、基準電圧Ｖｒｅｆは、電圧Ｖ１およびひＶ
２の高い方の電圧レベルに等しい電圧レベルに保持され
る。
【００８３】図３は、基準電圧Ｖｒｅｆの温度特性を示
す図である。抵抗素子Ｒ１およびＲＬ１を同じ材料で構
成する。この場合、先の式から、（ＲＬ１／Ｒ１）の項
において、これらの抵抗素子Ｒ１およびＲＬ１の温度依
存性が打消される。したがって、第１の電圧Ｖ１は、温
度Ｔに比例してその電圧レベルが上昇する。一方、抵抗
素子ＲＬ２にタングステンシリサイドなどの高融点金属
シリサイドを用い、抵抗素子Ｒ２として、Ｐ＋拡散抵抗
を用いる。Ｐ＋拡散抵抗の温度依存性は、タングステン
シリサイドなどの高融点金属シリサイドの温度依存性に
比べて大きく、高温領域においては、抵抗素子Ｒ２の抵
抗値が、抵抗素子ＲＬ２の抵抗値よりも高くなる。した
がって、ＲＬ２／Ｒ２は、ほぼ、１／Ｔに比例するた
め、第２の電圧Ｖ２は、上式から、その温度特性が、ほ
ぼ０の温度係数を維持し、ほぼ全温度領域にわたって一
定の電圧レベルとなる。基準電圧Ｖｒｅｆは、電圧Ｖ１
およびＶ２の高い方の電圧レベルにほぼ等しい電圧レベ
ルである。したがって、図３に示すように、低温領域に
おいては、第２の電圧Ｖ２にほぼ等しく、ほぼ０の温度
特性を有し、一方、高温領域においては、第１の電圧Ｖ
１に等しくなり、正の温度特性を有する。この基準電圧
Ｖｒｅｆに従って内部電源電圧Ｖｃｃが生成される。し
たがって、高温領域においては、正の温度特性を有し、
低温領域においては、ほぼ０の温度特性を有する内部電
源電圧Ｖｃｃが生成される。高温領域において、ＭＯＳ
トランジスタの動作速度が低下する可能性のあるとき
に、この内部電源電圧Ｖｃｃを電圧レベルを高くするこ
とにより、ＭＯＳトランジスタのゲート電圧を高くして
高速動作させることができる。一方、低温領域において
ＭＯＳトランジスタのしきい値電圧が絶対値が大きくな
る場合において、内部電源電圧Ｖｃｃの電圧レベルの低
下を抑制することにより、確実に、ＭＯＳトランジスタ
をオン状態へ駆動して動作させることができ、誤動作を
防止することができる。
【００８４】［変更例］図４（Ａ）は、この発明の実施
の形態１の変更例の構成を示す図である。図４におい
て、図２に示す第２の電圧発生回路２ｂに含まれる抵抗
素子ＲＬ２の構成を示す。他の構成は図２に示す構成と
同じである。図４（Ａ）において、抵抗素子ＲＬ２は、
ダイオード接続されたｐチャネルＭＯＳトランジスタＤ
ＱａおよびＤＱｂを含む。これらのダイオード接続され
たＭＯＳトランジスタＤＱａおよびＤＱｂを用いた場
合、そのしきい値電圧の絶対値が温度上昇とともに低下
する。しきい値電圧の絶対値が小さくなることは、ＭＯ
ＳトランジスタＤＱａおよびＤＱｂに電流が流れやすく
なり、等価的に、抵抗値が小さくなることに対応する。
したがって、抵抗素子Ｒ２としては、正の温度特性を有
する不純物拡散抵抗を用いかつこの図４（Ａ）に示す抵
抗素子ＲＬ２を用いた場合、第２の電圧Ｖ２は、温度上
昇とともに、その電圧レベルが低下する（ＲＬ２／Ｒ２
∝１／Ｔ2 ）。すなわち、図４（Ｂ）に示すように、第
２の電圧Ｖ２は、負の温度特性を有する。一方、第１の
電圧Ｖ１は、正の温度特性を有する。したがって、基準
電圧Ｖｒｅｆは、低温領域においては負の温度特性を有
し、高温領域においては正の温度特性を有する。この基
準電圧Ｖｒｅｆに従って、内部電源電圧Ｖｃｃが生成さ
れるため、内部電源電圧Ｖｃｃも、高温領域で正の温度
特性、低温領域で負の温度特性を有する。したがって、
高温領域においてＭＯＳトランジスタのドレイン電流が
減少し（チャネル抵抗に起因する）、動作速度が低下す
る場合、その電源電圧Ｖｃｃのレベルを高くすることに
より、ＭＯＳトランジスタの動作速度低下を抑制するこ
とができる。また、低温領域において、内部電源電圧Ｖ
ｃｃを、その電圧レベルを上昇させることにより、ＭＯ
Ｓトランジスタのしきい値電圧が大きくなった場合にお
いても、確実のＭＯＳトランジスタをオン状態として動
作させることができる。
【００８５】なお、上述の構成において、ＭＯＳトラン
ジスタのゲート電位を電源電圧または接地電圧レベルの
一定電圧レベルに固定するようにＭＯＳトランジスタを
抵抗接続した場合、そのチャネル抵抗は温度上昇ととも
に上昇する正の温度特性を有する。したがって、各抵抗
素子の特性およびこの半導体記憶装置において要求され
る内部電源電圧Ｖｃｃ（ＶｃｃｐまたはＶｃｃｓ）の温
度特性に応じて、適当な抵抗素子の組合せが用いられれ
ばよい。正の温度特性を有する第１の電圧Ｖ１は、同じ
材料または同じ構成の抵抗接続されたＭＯＳトランジス
タを用いることにより生成することができる。一方、第
２の電圧Ｖ２は、異なる材料または構成の抵抗素子を用
いることにより、負または０の温度特性を有することが
できる。
【００８６】以上のように、この発明の実施の形態１に
従えば、低温領域において０または負の温度特性を有
し、かつ高温領域において正の温度特性を有する基準電
圧を生成しているために、内部電源電圧も同様の温度特
性を有することができ、この基準電圧に基づいて生成さ
れる内部電源電圧を利用する回路を全温度範囲にわたっ
て安定かつ高速に動作させることができる。
【００８７】なお、図４（Ａ）において、ｐチャネルＭ
ＯＳトランジスタが用いられている。ｐチャネルＭＯＳ
トランジスタのしきい値電圧の絶対値の温度係数は、約
−２ｍＶ／℃であり、またｎチャネルＭＯＳトランジス
タのしきい値電圧の温度係数は、約−１．５ｍＶ／℃で
ある。したがって、ダイオード接続されたｎチャネルＭ
ＯＳトランジスタが抵抗素子ＲＬ２として用いられても
よい。また、不純物拡散抵抗として、Ｎ型不純物を注入
したＮ＋拡散抵抗が用いられてもよい。
【００８８】また、図３および図４（Ｂ）においては、
低温領域と高温領域の境界領域（温度特性の変化温度）
は、温度０℃近傍の温度に設定している。しかしなが
ら、この境界温度は、この基準電圧発生回路または半導
体記憶装置が用いられる動作温度領域に応じて適当な値
に設定されればよい。
【００８９】［実施の形態２］図５は、この発明の実施
の形態２に従う半導体記憶装置の要部の構成を示す図で
ある。図５においては、図１に示す内部電源回路１の構
成を概略的に示す。この図５に示す内部電源回路１にお
いては、周辺電源電圧Ｖｃｃｐを生成する周辺降圧回路
３ｐおよびセンス電源電圧Ｖｃｃｓを生成するセンス降
圧回路３ｓに対し、共通の基準電圧発生回路２からそれ
ぞれ周辺用基準電圧ＶｒｅｆｐおよびＶｒｅｆｓが与え
られる。１つの基準電圧発生回路２を用いて、周辺用基
準電圧Ｖｒｅｆｐおよびセンス用基準電圧Ｖｒｅｆｓを
生成することにより、回路占有面積および消費電流が低
減される。また、これらの基準電圧ＶｒｅｆｐおよびＶ
ｒｅｆｓの温度特性を同じとすることができ、広い温度
範囲にわたってこれらの内部電源電圧ＶｃｃｐおよびＶ
ｃｃｓの温度特性および電圧レベルの関係を一定に保持
することができ、内部回路（周辺回路およびセンスアン
プ回路）を安定に動作させることができる。
【００９０】図６は、図５に示す基準電圧発生回路２の
構成を示す図である。図６において、基準電圧発生回路
２は、外部電源ノードとノードＮＤＩの間に接続され、
一定の電流Ｉを供給する定電流源ＣＣＳと、ノードＮＤ
Ｉと接地ノードとの間に直列に接続される抵抗素子Ｒ１
０〜Ｒ１４を含む。定電流源ＣＣＳと抵抗素子Ｒ１０の
間のノードＮＤＩから周辺用基準電圧Ｖｒｅｆｐが出力
され、抵抗素子Ｒ１０およびＲ１１の間のノードＮＤＪ
からセンス用基準電圧Ｖｒｅｆｓが出力される。これら
の基準電圧ＶｒｅｆｐおよびＶｒｅｆｓは次式で表わさ
れる。
【００９１】Ｖｒｅｆｐ＝Ｉ・５・Ｒ Ｖｒｅｆｓ＝Ｉ・４・Ｒ ここで、Ｒは抵抗素子Ｒ１０〜Ｒ１４各々の抵抗値を示
す。したがって、これらの基準電圧ＶｒｅｆｐおよびＶ
ｒｅｆｓは、以下の関係を満たす。
【００９２】Ｖｒｅｆｓ＝４・Ｖｒｅｆｐ／５ したがって、すべての温度範囲にわたって、これらの基
準電圧ＶｒｅｆｐおよびＶｒｅｆｓを一定の関係に保持
することができる。これらの基準電圧Ｖｒｅｆｐおよび
Ｖｒｅｆｓに従って周辺用電源電圧Ｖｃｃｐおよびセン
ス用電源電圧Ｖｃｃｓが生成されるため、同様、これら
の内部電源電圧ＶｃｃｐおよびＶｃｃｓも、同様、全温
度範囲にわたって一定の関係を保持し、安定に動作する
半導体記憶装置を実現することができる。この比率が一
定値からずれた場合、たとえば周辺回路であるメモリセ
ルデータの書込／読出を行なう回路部分の動作速度およ
び動作マージンが変化し、たとえばセンス開始タイミン
グが相対的に早くなるまたは列選択タイミングが相対的
に早くなるなどのタイミングミスマッチが生じ、安定な
内部回路動作を保証することができなくなる。
【００９３】図７は、外部電源電圧と基準電圧との関係
を示す図である。図７において、外部電源電圧Ｖｅｘｔ
が上昇するにつれて、基準電圧ＶｒｅｆｐおよびＶｒｅ
ｆｓもその電圧レベルが上昇する。定電流源ＣＣＳが電
流Ｉを供給し始めると、その時点から、基準電圧Ｖｒｅ
ｆｐおよびＶｒｅｆｓは、一定の比率（４／５）の大き
さを有する。したがって、外部電源電圧Ｖｅｘｔが低い
場合であっても、内部回路構成要素であるＭＯＳトラン
ジスタが動作可能となると、この半導体記憶装置は動作
可能となる。したがって、外部電源電圧Ｖｅｘｔの下限
側領域における半導体記憶装置の動作マージンを改善す
ることができる。
【００９４】また、直列接続された抵抗素子を用いて周
辺用基準電圧Ｖｒｅｆｐおよびセンス用電源電圧Ｖｒｅ
ｆｓを生成しているため、常時、周辺用基準電圧Ｖｒｅ
ｆｐをセンス用基準電圧Ｖｒｅｆｓ以上の電圧レベルに
保持することができる。また、別々の基準電圧発生回路
を用いてこれらの基準電圧を発生する場合に比べて、こ
れらの電圧値を調整するのが容易となる。すなわち、周
辺用基準電圧Ｖｒｅｆｐの電圧レベルを調整すれは、応
じて自動的に、センス用基準電圧Ｖｒｅｆｓの電圧レベ
ルも調整される。
【００９５】なお、上述の構成において、これらの基準
電圧ＶｒｅｆｐおよびＶｒｅｆｓは、５：３の関係を有
してもよい。
【００９６】図８は、図６に示す定電流源ＣＣＳの構成
の一例を示す図である。図８において、定電流源ＣＣＳ
は、外部電源電圧Ｖｅｘｔを伝達する電源線ＶＣＬに並
列に接続されかつそれぞれのゲートにバイアス電圧φＣ
ＯＮを受けるｐチャネルＭＯＳトランジスタＱ２０〜Ｑ
２３と、これらのＭＯＳトランジスタＱ２０〜Ｑ２３そ
れぞれと直列に接続されるプログラム素子Ｐｒ０〜Ｐｒ
３を含む。プログラム素子Ｐｒ０〜Ｐｒ３は、共通に出
力ノードに接続される。電源線ＶＣＬには、また電源投
入時等において、この電源線ＶＣＬ上の電圧が急激に変
化するのを防止するためのローパスフィルタとして機能
する遅延回路ＤＬＡが設けられる。遅延回路ＤＬＡは抵
抗とキャパシタとで構成される。
【００９７】プログラム素子Ｐｒ０〜Ｐｒ３は、スイッ
チングトランジスタまたはヒューズ素子またはこれらの
組合せで構成される。テスト工程時において基準電圧Ｖ
ｒｅｆｐの電圧レベルを測定し、最適値（または設計
値）に設定するようにプログラム素子Ｐｒ０〜Ｐｒ３を
プログラムする（ヒューズ素子の場合溶断する）。
【００９８】バイアス電圧φＣＯＮは、図２に示す電圧
発生回路２ａおよび２ｂに含まれる定電流発生部と同様
の構成を有する回路から与えられる（トランジスタＱ５
のゲートへ与えられる電圧）。これらのＭＯＳトランジ
スタＱ２０〜Ｑ２３は、同じサイズを備えており、同じ
電流供給力を有する。これらのプログラム素子Ｐｒ０〜
Ｐｒ３のプログラム（選択的導通／遮断）を行なうこと
により、定電流源ＣＣＳからの電流Ｉを最適値に設定す
ることができる。外部電源電圧Ｖｅｘｔとバイアス電圧
φＣＯＮの電圧差が、ＭＯＳトランジスタＱ２０〜Ｑ２
３のしきい値電圧の絶対値よりも大きくなると、この定
電流源ＣＣＳが動作し、定電流Ｉを供給する。
【００９９】この電流Ｉが流れると、その時点から、基
準電圧ＶｒｅｆｐおよびＶｒｅｆｓは、一定の比率をも
って変化する。基準電圧ＶｒｅｆｐおよびＶｒｅｆｓが
図７において外部電源電圧Ｖｅｘｔに応じて変化するの
は、このバイアス電圧φＣＯＮが、外部電源電圧Ｖｅｘ
ｔの電圧レベルの上昇に応じて変化するためである（図
２の電圧発生回路の構成参照）。
【０１００】これにより、容易に、所望の電圧レベルの
基準電圧ＶｒｅｆｐおよびＶｒｅｆｓを生成することが
でき、これらの基準電圧の電圧レベルのトリミングのた
めの工程を簡略化することができる。
【０１０１】なお、上述の説明においては、抵抗素子Ｒ
１０〜Ｒ１４は、同じ抵抗値を有するように説明してい
る。しかしながら、これらの抵抗値Ｒ１０〜Ｒ１４の抵
抗値を異ならせることにより、これらの基準電圧Ｖｒｅ
ｆｐおよびＶｒｅｆｓの比率を任意の値に設定すること
ができる。
【０１０２】［変更例］図９は、この発明の実施の形態
２の変更例の構成を示す図である。図９において、この
基準電圧発生回路２は、外部電源ノードとノードＮＤ０
の間に接続される定電流源ＣＣＳと、ノードＮＤ０と接
地ノードの間に直列に接続される同一サイズかつ同一し
きい値電圧のｐチャネルＭＯＳトランジスタＱ２５〜Ｑ
２９を含む。これらのＭＯＳトランジスタＱ２５〜Ｑ２
９は、直列接続において１つトランジスタを間においた
接地ノードへそれぞれのゲートが接続される（トランジ
スタＱ２９を除く）。すなわち、ＭＯＳトランジスタＱ
２５のゲートがＭＯＳトランジスタＱ２６およびＱ２７
の間の接地ノードＮＤ２に接続され、ＭＯＳトランジス
タＱ２６のゲートがＭＯＳトランジスタＱ２７およびＱ
２８の間の接続ノードＮＤ３に接続され、ＭＯＳトラン
ジスタＱ２７のゲートがＭＯＳトランジスタＱ２８およ
びＱ２９の間の接地ノードＮＤ４に接続される。ＭＯＳ
トランジスタＱ２９のゲートは接地ノードに接続され
る。
【０１０３】また、これらのＭＯＳトランジスタＱ２５
〜Ｑ２９のバックゲート（基板領域）は、２つのＭＯＳ
トランジスタを対として、対をなすＭＯＳトランジスタ
の高電位側の接続ノードに接続される。すなわち、ＭＯ
ＳトランジスタＱ２５およびＱ２６のバックゲートがノ
ードＮＤ０に接続され、ＭＯＳトランジスタＱ２７およ
びＱ２８のバックゲートがノードＮＤ２に接続される。
ＭＯＳトランジスタＱ２９はバックゲートがノードＮＤ
４に接続される。次に動作について説明する。
【０１０４】電源投入前においては、ノードＮＤ０〜Ｄ
Ｎ４はすべて接地電圧レベルのＬレベルにある。電源が
投入され、外部電源電圧Ｖｅｘｔの電圧レベルが上昇す
ると、まず定電流源ＣＣＳから電流が供給され、ノード
ＮＤ０の電圧レベルが上昇する。ノードＮＤ０の電圧レ
ベルが、ＭＯＳトランジスタＱ２５のしきい値電圧の絶
対値以上になると、このときまだＭＯＳトランジスタＱ
２６はオフ状態であり、接続ノードＮＤ２は接地電圧レ
ベルであり、ＭＯＳトランジスタＱ２５がオン状態とな
り、ノードＮＤ１へ電流を供給する。このノードＮＤ１
の電圧レベルが、ＭＯＳトランジスタＱ２６のしきい値
電圧の絶対値よりも高くなると、次いでＭＯＳトランジ
スタＱ２６がオン状態となる。次いでノードＮＤ２へ電
流が供給され、このノードＮＤ２の電圧レベルが、ＭＯ
ＳトランジスタＱ２７のしきい値電圧の絶対値よりも高
くなると、ＭＯＳトランジスタＱ２７がオン状態とな
り、ノードＮＤ３へ電流を供給する。このとき、ノード
ＮＤ０は、ＭＯＳトランジスタＱ２５をオン状態とする
ため、２・Ｖｔｈｐ以上の電圧レベルとなる必要があ
る。ここでＶｔｈｐはＭＯＳトランジスタＱ２５−Ｑ２
９のしきい値電圧の絶対値を示す。このノードＮＤ３の
電圧レベルがＭＯＳトランジスタＱ２８のしきい値電圧
の絶対値よりも高くなると、ＭＯＳトランジスタＱ２８
がオン状態なり、ノードＮＤ４へ電流を供給する。この
ノードＮＤ４の電圧がＭＯＳトランジスタＱ２９のしき
い値電圧の絶対値よりも高くなると、ＭＯＳトランジス
タＱ２９がオン状態となり、ノードＮＤ０から接地ノー
ドへの電流経路が形成される。したがって、この図９に
示す基準電圧発生回路２の構成の場合、ノードＮＤ０〜
ＮＤ４のうち３つの連続するノード間の電圧が、ＭＯＳ
トランジスタＱ２５〜Ｑ２９のしきい値電圧の絶対値よ
りも高い電圧レベルとなると、これらのＭＯＳトランジ
スタＱ２５〜Ｑ２９はすべてオン状態となる。ノードＮ
Ｄ０の電圧は最低３・Ｖｔｈｐ以上あれば、この回路は
動作する（２つの連続するＭＯＳトランジスタ間の電圧
は２・Ｖｔｈｐ）。これらのＭＯＳトランジスタＱ２５
〜Ｑ２９がオン状態となった後は、これらのＭＯＳトラ
ンジスタＱ２５〜Ｑ２９のチャネル抵抗に応じて、基準
電圧ＶｒｅｆｐおよびＶｒｅｆｓの電圧レベルが決定さ
れる。この場合、ＭＯＳトランジスタＱ２５〜Ｑ２９
は、すべて同じ動作領域で動作し、チャネル抵抗もほぼ
等しくなるため、基準電圧ＶｒｅｆｐおよびＶｒｅｆｓ
は、以下の関係を満たす。
【０１０５】Ｖｒｅｆｐ＝４・Ｖｒｅｆｓ／５ ＭＯＳトランジスタＱ２５〜Ｑ２９が、同じ動作領域で
動作するのは以下の理由による。ＭＯＳトランジスタＱ
２５〜Ｑ２９のそれぞれのゲートは、ＭＯＳトランジス
タを１つおいた接続ノードに接続される。したがって、
ＭＯＳトランジスタＱ２５−Ｑ２８のゲート−ソース間
電圧は、２つのＭＯＳトランジスタにおける電圧降下量
に等しい（ＭＯＳトランジスタＱ２９の場合には、ＭＯ
ＳトランジスタＱ２９における電圧降下量にそのゲート
−ソース間電圧が等しくなる）。一方、ＭＯＳトランジ
スタＱ２５〜Ｑ２８のそれぞれのバックゲートは、隣接
する２つのＭＯＳトランジスタを単位として、接続され
る。すなわち隣接する２つのＭＯＳトランジスタの高電
位の接続ノードに共通にそれらのバックゲートが接続さ
れる。バックゲートバイアスについては、最大１個のＭ
ＯＳトランジスタにおける電圧降下量の影響が各隣接Ｍ
ＯＳトランジスタ対において生じるだけである。一方、
バックゲートバイアス効果は、ソースを基準とするバッ
クゲートの電圧ＶＢＳの絶対値の平方根の関数で与えら
れるため、その効果は十分小さくなる。したがって、こ
れらのＭＯＳトランジスタＱ２５〜Ｑ２９を、ほぼ同じ
動作領域で動作させることができ、これらのＭＯＳトラ
ンジスタＱ２５〜Ｑ２９のチャネル抵抗をほぼ同じとし
て、基準電圧Ｖｒｅｆｐを分圧してセンス用基準電圧Ｖ
ｒｅｆｓを生成することができる。
【０１０６】ダイオード接続されたＭＯＳトランジスタ
を抵抗素子として用いた場合、これらのダイオード接続
されたＭＯＳトランジスタすべてをオン状態とする必要
があり、しきい値電圧の影響により、基準電圧の下限が
決定される。たとえば図９においてＭＯＳトランジスタ
Ｑ２５〜Ｑ２９をすべてダイオード接続した場合、ＭＯ
ＳトランジスタＱ２５〜Ｑ２９において最大しきい値電
圧の絶対値の電圧降下が必要とされるため、５・Ｖｔｈ
ｐが、周辺基準電圧Ｖｒｅｆｐの下限電圧となる。した
がって、この図９に示す構成を利用することにより、周
辺用基準電圧Ｖｒｅｆｐの下限電圧を３・Ｖｔｈｐと十
分低くすることができ、低電源電圧下においても安定に
基準電圧ＶｒｅｆｐおよびＶｒｅｆｓを生成することが
できる。
【０１０７】また、これらのＭＯＳトランジスタＱ２５
〜Ｑ２９のゲートをすべて接地電圧に接続し、ＭＯＳト
ランジスタＱ２５〜Ｑ２９のバックゲートをノードＮＤ
０に接続した場合、これらのＭＯＳトランジスタＱ２５
〜Ｑ２９のゲート−ソース間電圧がすべてにおいて異な
り、またバックゲートバイアス効果もすべてのＭＯＳト
ランジスタにおいて異なるため、ＭＯＳトランジスタＱ
２５〜Ｑ２９をすべて同じ動作条件で動作させることが
できない。ＭＯＳトランジスタＱ２５〜Ｑ２９のチャネ
ル抵抗が異なり、正確に、周辺基準電圧Ｖｒｅｆｐを所
望の比（整数比）で分圧してセンス基準電圧Ｖｒｅｆｓ
を生成することができない。しかしながら、図９に示す
構成を利用することにより、正確に所定の整数比ｍ／ｎ
をもった基準電圧ＶｒｅｆｐおよびＶｒｅｆｓを生成す
ることができ、低電源電圧下においても、安定に所望の
電圧レベルの基準電圧ＶｒｅｆｐおよびＶｒｅｆｓを容
易に生成することができる。
【０１０８】なお、図９に示す基準電圧発生回路２の構
成において、ノードＮＤ２から基準電圧を取出すことに
より、３・Ｖｒｅｆｐ／５の基準電圧を生成することが
できる。
【０１０９】［他の用途への適用］図１０は、この発明
の実施の形態２の基準電圧発生回路の他の用途への適用
例を示す図である。図１０においては、入力電圧ＶＩＮ
を、活性化信号ＥＮＤＩＶの活性化時分圧する分圧回路
の構成が一例として示される。図１０において、この分
圧回路は、活性化信号ＥＮＤＩＶを反転するＣＭＯＳイ
ンバータＩＮＶと、インバータＩＮＶの出力信号がＬレ
ベルのとき導通し、入力電圧ＶＩＮを伝達するｐチャネ
ルＭＯＳトランジスタＳＱ０と、活性化信号ＥＮＤＩＶ
の活性化時に導通し、この分圧回路に電流経路を形成す
るｎチャネルＭＯＳトランジスタＳＱ１と、ＭＯＳトラ
ンジスタＳＱ０およびＳＱ１の間に直列に接続されるｐ
チャネルＭＯＳトランジスタＱ３０〜Ｑ３４を含む。Ｍ
ＯＳトランジスタＱ３０〜Ｑ３４は、それぞれそのゲー
トが、１つトランジスタを間においた接続ノードに接続
され、またバックゲートが、２つの隣接ＭＯＳトランジ
スタを単位として高電位の接続ノードに接続される。こ
のＭＯＳトランジスタＱ３０〜Ｑ３４の構成は、図９に
示すＭＯＳトランジスタＱ２５〜Ｑ２９の構成と同じで
ある。ＭＯＳトランジスタＳＱ０およびＱ３０の間から
電圧Ｖ１０が出力され、ＭＯＳトランジスタＱ３０およ
びＱ３１の間の接続ノードから電圧Ｖ０８が出力され、
ＭＯＳトランジスタＱ３１およびＱ３２の間の接続ノー
ドから電圧Ｖ０６が出力される。次いで、この図１０に
示す分圧回路の動作を、図１１に示す電圧波形図を参照
して説明する。
【０１１０】活性化信号ＥＮＤＩＶがＬレベルのとき
に、ＭＯＳトランジスタＳＱ０およびＳＱ１がオフ状態
にあり、この分圧回路の各内部ノードは、接地電圧レベ
ルのフローティング状態にある。活性化信号ＥＮＤＩＶ
がＨレベルとなると、ＭＯＳトランジスタＳＱ０および
ＳＱ１がオン状態となり、電圧入力ノードから接地ノー
ドへの電流経路が形成される。入力電圧ＶＩＮが接地電
圧レベルのときには、電圧Ｖ１０、Ｖ０８およびＶ０６
もそれぞれ接地電圧レベルである。この入力電圧ＶＩＮ
の電圧レベルが上昇し、ＭＯＳトランジスタＱ３０〜Ｑ
３４それぞれのしきい値電圧の絶対値の３倍以上となる
と、ＭＯＳトランジスタＱ３０〜Ｑ３４に電流が流れ、
電圧Ｖ１０、Ｖ０８およびＶ０６の電圧レベルが上昇す
る。
【０１１１】図１１においては、入力電圧ＶＩＮが約
０．６Ｖ程度において、電圧Ｖ１０，Ｖ０８およびＶ０
６の電圧レベルが上昇し始める状態が示される。すべて
ＭＯＳトランジスタＱ３０〜Ｑ３４がオン状態となる
と、スイッチングトランジスタＳＱ０は、入力電圧ＶＩ
Ｎをしきい値電圧の損失なしに伝達するため、電圧Ｖ１
０が、入力電圧ＶＩＮに等しくなる。一方、電圧Ｖ０８
が、４・Ｖ１０／５の電圧レベルとなり、また電圧Ｖ０
６が、３・Ｖ１０／５の電圧レベルとなる。以降、入力
電圧ＶＩＮの電圧レベルが上昇するにつれて、電圧Ｖ１
０、Ｖ０８およびＶ０６の電圧レベルが上昇する。した
がって広い入力電圧の範囲にわたって、一定の比率を有
する電圧を生成することができる。また、抵抗素子に代
えてＭＯＳトランジスタを用いるため、その占有面積を
大幅に低減することができる。
【０１１２】この図１０に示す分圧回路において電圧Ｖ
ｄｄは、内部電源電圧Ｖｃｃであってもよく、また外部
電源電圧Ｖｅｘｔであってもよい。この分圧回路を用い
れば、たとえばテスト動作モード時において、この分圧
回路からの分圧電圧を用いて動作マージンの測定などを
行なうことができる。
【０１１３】なお、図９および図１０に示す構成におい
ては、分圧用の抵抗ＭＯＳトランジスタは５個用いられ
ている。これは、半導体記憶装置における、周辺用電源
電圧Ｖｒｅｆｐとセンス用電源電圧Ｖｒｅｆｓの比に応
じて決定されている。したがって、この分圧用抵抗ＭＯ
Ｓトランジスタの数は、５以上であってもよく、この分
圧比ｍ／ｎに応じて適当な数ｎに定められればよい。
【０１１４】［実施の形態３］図１２は、この実施の形
態３に従う半導体記憶装置の要部の構成を概略的に示す
図である。図１２においては、センスアンプ回路３００
に対してセンス電源電圧Ｖｃｃｓを伝達するセンス電源
回路の構成が示される。図１２において、センス電源回
路は、センス基準電圧Ｖｒｅｆｓを発生するセンス基準
電圧発生回路２ｓと、周辺用基準電圧Ｖｒｅｆｐを発生
する周辺基準電圧発生回路２ｐと、切換信号φＳＷに応
答してこれらの基準電圧ＶｒｅｆｓおよびＶｒｅｆｐの
一方を選択する切換回路４と、切換回路４から与えられ
る基準電圧の一方に従って降圧動作を行なってセンス電
源電圧Ｖｃｃｓを生成するセンス降圧回路３ｓを含む。
このセンス基準電圧発生回路２ｓおよび周辺基準電圧発
生回路２ｐは、別々の回路であってもよく、また先の実
施の形態２におけるように１つの回路であってもよい。
センス電源電圧Ｖｃｃｓ用の基準電圧Ｖｒｅｆｓと周辺
電源電圧Ｖｃｃｐ用の基準電圧Ｖｒｅｆｐが生成されれ
ばよい。
【０１１５】このセンス降圧回路３ｓからのセンス電源
電圧Ｖｃｃｓを伝達するセンス電源線５には、安定化容
量７が設けられる。この安定化容量７に格納された電荷
を利用してセンスアンプ回路３００の充電電流消費によ
るセンス電源電圧Ｖｃｃｓの低下を補償する。
【０１１６】図１３は、図１２に示すセンスアンプ回路
３００の構成の一例を示す図である。図１３において
は、１つのビット線対に対応して設けられるセンスアン
プＳＡの部分の構成を示す。センスアンプＳＡは、ゲー
トおよびドレインが交差結合されるｐチャネルＭＯＳト
ランジスタＱ４１およびＱ４２と、センスアンプ活性化
信号φＳＰの活性化に応答して導通し、センス電源線５
上のセンス電源電圧ＶｃｃｓをＭＯＳトランジスタＱ４
１およびＱ４２のソースに伝達するｐチャネルＭＯＳト
ランジスタＱ４３と、ゲートおよびドレインが交差結合
されたｎチャネルＭＯＳトランジスタＱ４４およびＱ４
５と、センスアンプ活性化信号φＳＮの活性化に応答し
て導通し、ＭＯＳトランジスタＱ４４およびＱ４５のソ
ースへ接地線上の接地電圧Ｖｓｓ伝達するｎチャネルＭ
ＯＳトランジスタＱ４６を含む。ＭＯＳトランジスタＱ
４１およびＱ４４のドレインはビット線ＢＬに接続さ
れ、ＭＯＳトランジスタＱ４２およびＱ４５のドレイン
は、ビット線／ＢＬに接続される。
【０１１７】ビット線ＢＬおよび／ＢＬに交差する方向
にワード線ＷＬが配設される。ワード線ＷＬとビット線
ＢＬの交差部に対応してメモリセルＭＣが配置される。
メモリセルＭＣは、情報を記憶するメモリセルキャパシ
タＭＱと、ワード線ＷＬ上の信号電位に応答して導通し
メモリセルキャパシタＭＱをビット線ＢＬに接続するｎ
チャネルＭＯＳトランジスタ（アクセストランジスタ）
ＭＴを含む。
【０１１８】センスアンプＳＡにおいては、センスアン
プ活性化信号φＳＰおよびφＳＮが活性化されると、Ｍ
ＯＳトランジスタＱ４１、Ｑ４２、Ｑ４４およびＱ４５
による差動増幅回路が動作し、ビット線ＢＬおよび／Ｂ
Ｌの高電位のビット線をセンス電源電圧Ｖｃｃｓレベル
に駆動し、かつ低電位のビット線を接地電圧レベルに放
電する。したがって、センスアンプＳＡの動作時には、
センス電源線５上のセンス電源電圧Ｖｃｃｓが消費され
る。このセンス電源線５上のセンス電源電圧Ｖｃｃｓの
レベル低下を、安定化容量７に格納された電荷で補償す
る。これにより、センスアンプを高速かつ安定に動作さ
せる。次いで、この図１２および図１３に示す回路の動
作について図１４に示す信号波形図を参照して説明す
る。
【０１１９】スタンバイ状態時においては、ワード線Ｗ
Ｌは非選択状態になり、またセンスアンプ活性化信号φ
ＳＰおよびφＳＮも非活性状態にある。この状態におい
て、容量７には、周辺用基準電圧Ｖｒｅｆｐにより決定
される周辺電源電圧Ｖｃｃｐレベルの電荷が充電され
る。図１４においては、この周辺電源電圧Ｖｃｃｐが、
周辺用基準電圧Ｖｒｅｆｐに等しい場合が示される。
【０１２０】ワード線ＷＬが選択されて、その電圧レベ
ルが上昇すると、メモリセルＭＣのアクセストランジス
タＭＴがオン状態となる。メモリキャパシタＭＱとビッ
ト線ＢＬとがアクセストランジスタＭＴを介して電気的
に結合され、ビット線ＢＬとメモリキャパシタＭＱの間
で電荷の移動が生じる。この電荷の移動により、それま
で、中間電圧（Ｖｃｃｓ／２）のレベルでフローティン
グ状態にあったビット線ＢＬの電圧が変化する。図１４
においては、ビット線ＢＬに、Ｈレベルデータが読出さ
れた場合の信号波形が示される。ビット線／ＢＬは、選
択メモリセルが接続されていないため、中間電圧Ｖｃｃ
ｓ／２の電圧レベルを保持する。
【０１２１】次いで、センスアンプ活性化信号φＳＮが
Ｈレベルの活性状態となり、センスアンプＳＡに含まれ
るＭＯＳトランジスタＱ４４およびＱ４５が差動増幅動
作を行ない、ビット線／ＢＬの電圧レベルを接地電圧レ
ベルへ低下させる。また、センスアンプ活性化信号φＳ
Ｐが少し遅れて活性化され、ＭＯＳトランジスタＱ４１
およびＱ４２により、ビット線ＢＬの電圧レベルが、セ
ンス電源電圧Ｖｃｃｓレベルに駆動される。
【０１２２】センス動作時、センス降圧回路３ｓが、セ
ンス電源線５上の電圧Ｖｃｃｓを、センス基準電圧レベ
ルに保持しようとする。また、センス動作時、安定化容
量７に格納された電荷が消費される。したがって、セン
ス電源線５上の電源電圧は、センス動作開始後、基準電
圧Ｖｒｅｆｐのレベルから低下するが、その電圧レベル
は、センス基準電圧Ｖｒｅｆｓが規定する電圧レベル以
下に低下するのは防止される。これにより、センスアン
プＳＡのＭＯＳトランジスタＱ４１およびＱ４２は、高
速でセンス動作を行なう。またセンス開始時において、
このＭＯＳトランジスタＱ４３を介して与えられるセン
ス電源電圧Ｖｃｃｓの電圧レベルが低下するのを抑制さ
れるために、これらのＭＯＳトランジスタＱ４１および
Ｑ４２は、ビット線ＢＬおよび／ＢＬ上の電圧レベルに
応じて正確にセンス動作を行なうことができる。センス
降圧回路３ｓは、このセンスアンプＳＡがセンス動作を
完了し、ラッチ状態になったときには、電流はほとんど
消費されないため、このセンス電源線５上のセンス電源
電圧Ｖｃｃｓを基準電圧Ｖｒｅｆｓの規定する電圧レベ
ルに保持する。この場合には、単に、リーク電流によ
り、センス電源線５上の電圧が消費されるだけである。
【０１２３】メモリサイクルが完了すると、ワード線Ｗ
Ｌが非選択状態のＬレベルへ立下がり、またセンスアン
プ活性化信号φＳＰおよびφＳＮも非活性状態へ駆動さ
れる。このセンスアンプ活性化信号φＳＰの非活性化に
応答して切換信号φＳＷが所定期間Ｈレベルとなり、図
１２に示す切換回路４が、センス基準電圧発生回路２ｓ
からのセンス基準電圧Ｖｒｅｆｓに代えて、周辺基準電
圧発生回路２ｐからの周辺基準電圧Ｖｒｅｆｐを選択し
てセンス降圧回路３ｓへ与える。これにより、センス電
源線５および安定化回路７の充電電圧レベルが、周辺基
準電圧Ｖｒｅｆｐが規定する電圧レベルに復帰する。こ
の後、再びセンス切換信号φＳＷがＬレベルの非活性状
態となると、再び、切換回路４は、センス基準電圧Ｖｒ
ｅｆｓを選択してセンス降圧回路３ｓへ与える。この
間、センス電源線５は、安定化容量７により、ほぼ周辺
用電源電圧Ｖｃｃｐのレベルに保持される。
【０１２４】この図１２および図１３に示すように、セ
ンス電源線をセンス動作開始前においては、このセンス
電源電圧レベルよりも高い電圧レベルに充電しておくこ
とにより、センス動作時に流れる大きなセンス電流によ
るセンス電源電圧Ｖｃｃｓの電圧レベル低下を補償し
て、安定にセンス動作を行なうことができる。
【０１２５】なお、一般にセンス降圧回路３ｓは、比較
的大きな電流駆動力を要求されており、高速応答特性は
要求されていない。安定化容量７を設けることにより、
このセンス動作開始時におけるセンス電源電圧Ｖｃｃｓ
の急激な低下を抑制することができる。この安定化容量
７の容量値は、センスアンプ回路３００（センスアンプ
ＳＡ）における充電電流により消費される電荷を補償す
ることができればよい。たとえば、この選択ワード線Ｗ
Ｌに、１Ｋ個のビット線対が接続する場合、センスアン
プ回路３００は、１Ｋ本のビット線を、充電する必要が
ある。このとき、最も大きな充電電流が流れる場合は、
選択ワード線に接続されるメモリセルがすべてＬレベル
データを保持している場合である。この場合には、ビッ
ト線振幅は、Ｖｃｃｓ／２となる。したがって、この安
定化容量７の容量値Ｃは、ビット線容量をＣｂとする
と、その最大値は次式で与えられる。
【０１２６】Ｃ＝Ｃｂ・１Ｋ・Ｖｃｃｓ／２・（Ｖｃｃ
ｐ−Ｖｃｃｓ） 通常は、製造プロセスにおけるバラツキを考慮して、こ
の安定化容量７の容量値としては、余裕を見込んだ少し
大きめの容量値が設定される。したがって、安定化容量
７の容量値が不必要に大きい場合、安定化容量７の占有
面積が増加する。以下、このマージンを見込むことな
く、必要最小限の容量値を有する安定化容量７を形成す
る手法について説明する。
【０１２７】図１５は、この発明の実施の形態３に従う
半導体記憶装置の要部の構成を示す図である。図１５に
示す構成においては、外部からの信号に従ってテストモ
ードが指定されたか否かを検出するテストモード検出回
路１１と、このテストモード検出回路１１からのテスト
モード指示信号ＴＥＮを反転するインバータ１２と、イ
ンバータ１２の出力信号とテストモード検出回路１１か
らのテストモード指示信号ＴＥＮとに従って、パッド
（または外部端子）１３を周辺基準電圧発生回路２ｐの
出力部に接続するトランスファゲート９が設けられる。
【０１２８】インバータ１２の出力信号は、また、周辺
基準電圧発生回路２ｐへ与えられ、その活性化時周辺基
準電圧発生回路２ｐの基準電圧発生動作を停止させる。
また、センス電源線５に対して、このセンス電源線５上
の電圧を外部でモニタ可能とするために、専用のモニタ
用パッド１４が設けられる。これらのトランスファゲー
ト９、テストモード検出回路１１、切換回路４、安定回
路７およびパッド１４が、図１に示す電圧レベル制御回
路１０の構成に含まれる。次に、この図１５に示す構成
の動作について説明する。
【０１２９】通常動作モード時において、テストモード
指示信号ＴＥＮは、Ｌレベルの非活性状態にあり、トラ
ンスファゲート９は非導通状態にあり、また周辺基準電
圧発生回路２ｐは活性状態にある。この状態において
は、切換回路４が切換指示信号φＳＷに従って周辺基準
電圧発生回路２ｐからの周辺基準電圧Ｖｒｅｆｐおよび
センス基準電圧発生回路２ｓからのセンス基準電圧Ｖｒ
ｅｆｓの一方を選択して基準電圧Ｖｒｅｆｘとしてセン
ス降圧回路３ｓへ与える。
【０１３０】テストモード時においては、外部からの信
号により、テストモードが指示されると、テストモード
検出回路１１が、テストモード指示信号ＴＥＮを活性状
態のＨレベルへ駆動する。これにより、トランスファゲ
ート９がオン状態となり、周辺基準電圧発生回路２ｐの
出力ノードがパッド１３に電気的に接続される。また周
辺基準電圧発生回路２ｐは、インバータ１２を介して与
えられる補のテストモード指示信号により非活性状態と
され、基準電圧発生動作を停止する。外部から、このパ
ッドまたは外部ピン端子（以下、単にパッドと称す）１
３を介して周辺用基準電圧Ｖｒｅｆｐの電圧レベルを強
制的に設定する。この状態で半導体記憶装置を動作させ
て、周辺基準電圧Ｖｒｅｆｐの電圧レベルを最適値に設
定する。これは、たとえば、アクセス時間、タイミング
マージンなどを考慮して決定される。このときまた、パ
ッド１４を介して、外部から、このセンス電源線５上の
センス電源電圧Ｖｃｃｓの電圧レベルをモニタし、セン
ス動作時における電圧レベルの変化を外部でモニタす
る。このときには、安定化容量７はセンス電源線５に接
続されている。周辺回路を高速で動作させかつこのセン
ス電源線５におけるセンス電源電圧Ｖｃｃｓの電圧レベ
ルが大きく低下しない（基準電圧Ｖｒｅｆｓの規定する
電圧レベルより低下しない）電圧レベルとなるように、
この周辺基準電圧Ｖｒｅｆｐの最適値を決定する。
【０１３１】この周辺基準電圧Ｖｒｅｆｐの最適値が決
定されると、（Ｖｒｅｆｐ−Ｖｒｅｆｓ）・Ｃが所定の
一定の値（センスアンプ動作時においてビット線充電に
利用される総電荷量に等しい値Ｑ）となるように、この
安定化容量７の容量値の最適値を決定する。この安定化
容量７の容量値が最適値となるように、たとえば、テス
ト設計または世代交代時のマスク改訂時などにおいて安
定化容量７の容量値を調整する。
【０１３２】なお、この安定化容量７の容量値Ｃの最適
値は、（Ｖｒｅｆｐ−Ｖｒｅｆｓ）・Ｃ＝一定値の関係
式から求めている。これは、センス動作時において、安
定化容量７に充電された電荷がすべて消費され、その場
合において、センス電源線５上のセンス電源電圧Ｖｃｃ
ｓが、基準電圧Ｖｒｅｆｓが決定する電圧レベルに等し
くなることを示している。センス動作時において、セン
ス降圧回路３ｓからも電荷が供給されるため、この安定
化容量７の容量値はさらに小さくすることができる。こ
の場合には、モニタパッド１４を用いて外部でセンス電
源線５の電圧変化をモニタし、このセンス電源電圧Ｖｃ
ｃｓの変化電圧をモニタすることにより容量値の最適値
が決定されてもよい。すなわち、センス降圧回路３ｓお
よび切換回路４を動作させ、センス動作時におけるセン
ス電源電圧Ｖｃｃｓの変化をモニタパッド１４を介して
外部でモニタし、その電圧波形から、過不足電荷量を求
め、この求められた過不足電荷量を補償するように安定
化容量７の容量値を決定する（センス電源線５の最低電
圧はＶｒｅｆｓとする）。
【０１３３】図１６は、図１５に示す周辺基準電圧発生
回路２ｐの構成を概略的に示す図である。図１６におい
て、周辺基準電圧発生回路２ｐは、テストモード指示信
号ＴＥＮの非活性時に導通し、外部電源電圧Ｖｅｘｔを
伝達するｐチャネルＭＯＳトランジスタ２ｐａと、ＭＯ
Ｓトランジスタ２ｐａを介して外部電源ノードに結合さ
れ、一定の電流を供給する定電流源２ｐｂと、定電流源
２ｐｂからの電流を電圧に変換する抵抗回路２ｐｃと、
テストモード指示信号／ＴＥＮの非活性化時導通し、抵
抗回路２ｐｃを接地ノードに接合するｎチャネルＭＯＳ
トランジスタ２ｐｄを含む。抵抗回路２ｐｃは、先の実
施の形態２において示したポリシリコン抵抗素子、ＭＯ
Ｓトランジスタを用いた抵抗素子いずれが用いられても
よい。
【０１３４】図１６に示す周辺基準電圧発生回路２ｐの
構成においては、テストモード指示信号ＴＥＮの非活性
化時においてＭＯＳトランジスタ２ｐａおよび２ｐｄが
オン状態とされ、外部電源ノードから接地ノードへ電流
が流れる経路が形成され、抵抗回路２ｐｃの有する抵抗
値に従った周辺用基準電圧Ｖｒｅｆｐが生成される。
【０１３５】なお、この周辺基準電圧Ｖｒｅｆｐの最適
値が決定された場合、その最適値に合うように、抵抗回
路２ｐｃの有する抵抗値または定電流源の電流値がトリ
ミングされる構成が用いられてもよい。抵抗値のトリミ
ングは、ヒューズ素子などを用いて行なうことができ
る。
【０１３６】この図１６に示す周辺基準電圧発生回路２
ｐを利用することにより、テストモード時、この周辺基
準電圧発生回路２ｐを出力ハイインピーダンス状態に設
定することができる。
【０１３７】なおパッド１３は、安定化容量７の最適化
のために、外部から周辺基準電圧を印加するために用い
られる専用のパッドであってもよい（外部ピン端子に結
合されない）。
【０１３８】また、モニタ用のパッド１４はセンス電源
線５に常時結合され、このセンス電源線５上の電源モニ
タ時において、パッド１４が有する寄生容量がこのセン
ス電源線５のセンス電源電圧Ｖｃｃｓの変化に及ぼす影
響を、通常動作時にも与えるようにする。
【０１３９】なお、上述の説明においては、周辺基準電
圧Ｖｒｅｆｐの最適値は、この周辺回路の動作マージン
および動作速度およびセンス電源線５上のセンス電源電
圧Ｖｃｃｓの変化を考慮して決定されると説明してい
る。しかしながら、単に、この周辺基準電圧Ｖｒｅｆｐ
は、周辺回路の動作特性を最適化するようにその最適値
が決定され、この最適値に応じてセンス電源電圧Ｖｃｃ
ｓとの関係式のみから安定化容量７の容量値が求められ
る構成が用いられてもよい。
【０１４０】［変更例１］図１７は、この発明の実施の
形態３の変更例１の構成を概略的に示す図である。この
図１７に示す構成においては、図１５に示す構成と異な
り、周辺基準電圧発生回路２ｐと切換回路４の間に、テ
ストモード指示信号ＴＥＮの活性化時非導通状態となる
トランスファゲート１５が設けられる。また、周辺基準
電圧発生回路２ｐは、反転テストモード指示信号を受け
ず、常時動作する。他の構成は、図１５に示す構成と同
じであり、対応する部分には同一参照番号を付す。
【０１４１】この図１７に示す構成において、テストモ
ード時においては、トランスファゲート１５が非導通状
態となり、周辺基準電圧発生回路２ｐと切換回路４とを
切離し、一方トランスファゲート９が、パッド１３と切
換回路４とを接続する。これにより、周辺基準電圧Ｖｒ
ｅｆｐは、周辺基準電圧発生回路２ｐの発生する基準電
圧の影響を受けることなく外部から強制的に設定するこ
とができる。周辺基準電圧発生回路２ｐにおいて、テス
トモード時、この周辺基準電圧発生回路２ｐを非活性状
態に保持するための回路構成が不要となり、周辺基準電
圧発生回路２ｐは、制御用トランジスタのチャネル抵抗
などの影響を受けることなく正確に所望の電圧レベルの
基準電圧を生成することができる。
【０１４２】また、この図１７に示す構成においては、
周辺基準電圧発生回路２ｐおよびセンス基準電圧発生回
路２ｓは、１つの回路構成とし、常時、所定の比を持つ
周辺基準電圧およびセンス基準電圧を生成する構成をも
利用することができる（実施の形態２参照）。
【０１４３】図１８は、図１５および図１７に示す安定
化容量の構成の一例を示す図である。図１８において、
センス電源線５に並列にキャパシタＣ０〜Ｃｎが接続さ
れる。これらのキャパシタＣ０〜Ｃｎと並列に、トラン
スファゲートＸＴ０〜ＸＴｎが配設される。キャパシタ
Ｃ０〜Ｃｎと接地ノードの間にキャパシタＣ０〜Ｃｎそ
れぞれと直列に、スイッチングトランジスタＴＲ０〜Ｔ
Ｒｎが設けられる。
【０１４４】トランスファゲートＸＴ０〜ＸＴｎおよび
スイッチングトランジスタＴＲ０〜ＴＲｎの導通／非導
通を制御するために、キャパシタＣ０〜Ｃｎそれぞれに
対応してヒューズプログラム回路ＦＰ０〜ＦＰｎが設け
られる。ヒューズプログラム回路ＦＰ０〜Ｆｐｎは、そ
れぞれ対応のトランスファゲートＸＴ０〜ＸＴｎおよび
スイッチングトランジスタＴＲ０〜ＴＲｎを相補的に導
通状態とする。これらのキャパシタＣ０〜Ｃｎは、同じ
容量値を有し、必要な容量値を実現するために、ヒュー
ズプログラムＦＰ０〜ＦＰｎの制御のもとに、キャパシ
タＣ０〜Ｃｎを選択的にセンス電源線５に接続する。ト
ランスファゲートＸＴ０〜ＸＴｎは、それぞれ導通時、
対応のキャパシタＣ０〜Ｃｎを短絡する。一方、対応の
スイッチングトランジスタＴＲ０〜ＴＲｎがオフ状態と
なり、用いられないキャパシタは、その両電極が短絡さ
れた状態となる。これにより、用いられないキャパシタ
Ｃ０〜Ｃｎが、センス電源線５に対する寄生容量として
作用するのを防止することができる。
【０１４５】また、キャパシタＣ０〜Ｃｎとスイッチン
グトランジスタＴＲ０〜ＴＲｎの接続順序を逆にしてセ
ンス電源線５にスイッチングトランジスタＴＲ０〜ＴＲ
ｎを接続した場合、これらのスイッチングトランジスタ
ＴＲ０〜ＴＲｎのチャネル抵抗により遅延回路が形成さ
れ、高速で用いられるキャパシタの充放電を行なうこと
ができない。図１８に示すように、トランスファゲート
ＸＴ０〜ＸＴｎにより、選択的に対応のキャパシタＣ０
〜Ｃｎを短絡することにより、使用されないキャパシタ
に電荷が蓄積されるのを防止でき、ノイズ源または寄生
容量として作用して悪影響を他の回路に及ぼすのを防止
する。
【０１４６】図１９は、図１８に示すヒューズプログラ
ム回路ＦＰ０〜ＦＰｎの構成を示す図である。図１９に
おいては、１つのヒューズプログラム回路ＦＰの構成を
示す。図１９において、ヒューズプログラム回路ＦＰ
（ＦＰ０〜ＦＰｎ）は、外部電源ノードに一方導通ノー
ドが接続されるｐチャネルＭＯＳトランジスタ２０ａ
と、ＭＯＳトランジスタ２０ａとノード２０ｉの間に接
続される溶断可能なリンク素子２０ｂと、ノード２０ｉ
と接地ノードの間に接続されるｎチャネルＭＯＳトラン
ジスタ２０ｃと、ノード２０ｉと接地ノードの間に接続
されかつそのゲートが外部電源ノードに接続されるｎチ
ャネルＭＯＳトランジスタ２０ｄと、ノード２０ｉ上の
電圧を反転するインバータ２０ｅと、インバータ２０ｅ
の出力信号を反転するインバータ２０ｆと、インバータ
２０ｆの出力信号を反転するインバータ２０ｈと、ノー
ド２０ｉと接地ノードの間に接続されかつそのゲートに
インバータ２０ｅの出力信号を受けるｎチャネルＭＯＳ
トランジスタ２０ｇを含む。
【０１４７】インバータ２０ｅおよび２０ｆは、外部電
源電圧Ｖｅｘｔを一方動作電源電圧として動作する。イ
ンバータ２０ｆおよび２０ｈの出力信号によりトランス
ファゲートＸＴの導通／非導通が制御される。インバー
タ２０ｆの出力信号により、スイッチングトランジスタ
ＴＲの導通／非導通が制御される。インバータ２０ｈの
出力信号がトランスファゲートＸＴ（ＸＴ０−ＸＴｎ）
のＣＭＯＳトランスミッションゲートのｎチャネルＭＯ
Ｓトランジスタのゲートに与えられる。
【０１４８】ＭＯＳトランジスタ２０ｄは、チャネル幅
とチャネル長の比（Ｗ／Ｌ）が十分小さくされており、
その電流駆動力は十分小さくされる。ＭＯＳトランジス
タ２０ａおよび２０ｃは、それぞれゲートが接地ノード
に接続される。次に動作について簡単に説明する。
【０１４９】リンク素子２０ｂが導通状態（非溶断）の
ときには、ノード２０ｉは、ＭＯＳトランジスタ２０ａ
を介して充電され、その電圧レベルがインバータ２０ｅ
の入力論理しきい値よりも高くなると、インバータ２０
ｅの出力信号がＬレベルとなり、ＭＯＳトランジスタ２
０ｇがオフ状態となる。ＭＯＳトランジスタ２０ｄは、
チャネル幅とチャネル長の比が十分小さくされており、
微小電流しか流さないため、ノード２０ｉの電圧レベル
は、外部電源電圧Ｖｅｘｔレベルとなる。また、インバ
ータ２０ｆの出力信号がＨレベル（外部電源電圧レベ
ル）となり、トランスファゲートＸＴが非導通状態、ス
イッチングトランジスタＴＲがオン状態となり、キャパ
シタＣが、センス電源線５に対する安定化容量として寄
与する。
【０１５０】リンク素子２０ｂが溶断されたときには、
常にノード２０ｉは、ＭＯＳトランジスタ２０ｄを介し
て接地電圧レベルへ緩やかに駆動され、このノード２０
ａの電圧レベルがインバータ２０ｅの入力論理しきい値
よりも低くなると（電源投入後）、インバータ２０ｅの
出力信号がＨレベルとなり、ＭＯＳトランジスタ２０ｇ
がオン状態となり、ノード２０ａが接地電圧レベルに保
持される。一方、インバータ２０ｆの出力信号がＬレベ
ルとなり、スイッチングトランジスタＴＲがオフ状態、
トランスファゲートＸＴが導通状態なり、キャパシタＣ
を短絡する。
【０１５１】ｎチャネルＭＯＳトランジスタ２０ｃが設
けられているのは、電源投入時において、このノード２
０ａが負電圧レベルに駆動されるのを防止するためであ
る。リンク素子２０ｂの溶断時、初期状態において、電
源電圧Ｖｅｘｔの電圧レベルも低く、またＭＯＳトラン
ジスタ２０ｄの電流駆動力も小さく、この負電圧レベル
を高速で回復することができず、誤った初期状態に設定
される可能性があり、ＭＯＳトランジスタ２０ｃによ
り、これを防止する。
【０１５２】この図１９に示すキャパシタおよびヒュー
ズプログラム回路を利用することにより、ウェハプロセ
スにおいて各容量値の最適値を決定した後、ヒューズプ
ログラムにより、最適な容量値を有する安定化容量を実
現することができる。
【０１５３】各チップごとに、最適なセンス電源電圧の
安定化容量を実現することができ、高速かつ安定にセン
スアンプを動作させることができる。
【０１５４】［安定化容量の構成２］図２０は、センス
電源電圧安定化用のキャパシタの他の構成を示す図であ
る。図２０に示す構成においては、センス電源線５に対
し、並列に、キャパシタＣｓａ〜Ｃｓｎが設けられる。
最適化された周辺基準電圧から、最適容量値が決定さ
れ、その最適容量値に応じてこれらのキャパシタＣｓａ
〜Ｃｓｎのうちのキャパシタが選択される。これらのキ
ャパシタＣｓａ〜Ｃｓｎは同じ容量値を有する。たとえ
ばキャパシタＣｓａ〜Ｃｓｎがマスク配線により、セン
ス電源線５と接地線２５の間に接続され、センス電源電
圧安定化容量として利用される。残りのキャパシタＣｓ
ｍ，Ｃｓｎ…は、他の用途に適用される。他の用途の適
用としては、周辺回路電源電圧を安定化するためのデカ
ップリング容量、またはチャージポンプ動作を行なうチ
ャージポンプ用キャパシタがある。センス電源線に対し
ては、この場合、キャパシタを有効に利用して、キャパ
シタ占有面積を低減することができる。
【０１５５】この図２０に示す構成の場合には、マスク
配線でキャパシタが選択されるため、各ウェハごとまた
はチップの実力に合わせてセンス電源安定化キャパシタ
を最適化することはできないものの、センス電源安定化
用のキャパシタ占有面積を実効的に低減することができ
る（使用されないキャパシタを他の用途に適用すること
ができるため）。
【０１５６】［変更例３］図２１は、この発明の実施の
形態３の変更例３の構成を概略的に示す図である。図２
１においては、センス降圧回路３ｓからのセンス電源電
圧Ｖｃｃｓおよび周辺降圧回路３ｐからの周辺電源電圧
Ｖｃｃｐが切換回路４により選択されてセンス電源線５
上に伝達される。したがって、この図２１に示す構成に
おいては、センスアンプの動作時に、所定期間周辺降圧
回路３ｐからの周辺電源電圧Ｖｃｃｐがセンス電源線５
上に伝達される。センスアンプ動作時において、周辺回
路は、通常、動作していない（行選択動作完了後、セン
スアンプが活性化され、このセンス動作完了後列選択動
作が行なわれる）。したがって、この図２１に示すよう
にセンス降圧回路３ｓからのセンス電源電圧Ｖｃｃｓお
よび周辺降圧回路３ｐからの周辺電源電圧Ｖｃｃｐを切
換信号φＳＷに従って選択してセンス電源線５上に伝達
しても周辺回路動作に何ら悪影響を及ぼすことなく、セ
ンス電源電圧Ｖｃｃｓの電圧レベルを、周辺電源電圧Ｖ
ｃｃｐレベルにまで上昇させることができる。
【０１５７】［他の用途への適用］図２２は、この発明
の実施の形態３の他の用途への適用例を示す図である。
図２２に示す構成において、電源線ＳＩＧに、デカップ
リング容量Ｃｄが接続される。この電源線ＳＩＧ上の電
圧を内部回路ＩＫが利用する。この電源線ＳＩＧには、
専用のモニタ用のパッドＰＤＢが接続され、またこの電
源線ＳＩＧの電圧レベルは、パッドＰＤＡを介して外部
から強制的に設定可能である（図１５および図１７に示
す構成参照）。デカップリング容量Ｃｄは、この電源線
ＳＩＧ上の電圧を一定の電圧レベルに保持する機能を備
え、ノイズ制御機能を備える。
【０１５８】一定のシミュレーションにより、このデカ
ップリング容量Ｃｄの候補容量値を求める。テストモー
ド時において、この電源線ＳＩＧ上の電圧をパッドＰＤ
を介して外部から変化させ、このとき、パッドＰＤＢを
介して電源線ＳＩＧ上の電圧変化をモニタする。電源線
ＳＩＧの電圧変化の最も少ない電圧（パッドＰＤＡを介
して印加される電圧）を求める。そのときの電圧をＶｔ
する。電源線ＳＩＧ上に実際に伝達される電圧を電圧Ｖ
ｊとする。その際、最適化された電圧Ｖｔは、内部回路
ＩＫが消費した電流またはノイズを補償しており、その
ときの消費電荷は、Ｖｔ・Ｃｄで与えられる。したがっ
てこの安定化容量Ｃｄの最適値Ｃｄｏは、次式で与えら
れる。
【０１５９】Ｃｄｏ＝（Ｖｔ／Ｖｊ）・Ｃｄ これにより、安定化容量Ｃｄの最適値を求めることがで
き、最小占有面積の安定化容量を実現することができ
る。
【０１６０】［他の用途への適用例２］図２３は、この
発明の実施の形態３の適用例２の構成を概略的に示す図
である。図２３において、出力データビットＱ０〜Ｑｎ
それぞれに対応して出力バッファＯＢ０〜ＯＢｎが設け
られる。これらの出力バッファＯＢ０〜ＯＢｎは、内部
から読出された内部読出データＲＤ０，／ＲＤ０〜ＲＤ
ｎ，／ＲＤｎをバッファ処理してそれぞれ対応の出力デ
ータＱ０〜Ｑｎを生成して外部へ出力する。これらの出
力バッファＯＢ０〜ＯＢｎは、同じ構成を備えるため、
図２３においては、出力バッファＯＢ０の構成を代表的
に示す。
【０１６１】出力バッファＯＢ０は、内部読出データＲ
Ｄ０の電圧レベルを高電圧Ｖｐｐレベルに変換するレベ
ル変換回路２６ａと、レベル変換回路２６ａの出力信号
がＨレベルのとき導通し、Ｈレベルへ出力データビット
Ｑ０を駆動するｎチャネルＭＯＳトランジスタ２７ａ
と、補の内部読出データ／ＲＤ０がＨレベルのとき導通
し、接地電圧レベルへ出力データビットＱ０を駆動する
ｎチャネルＭＯＳトランジスタ２７ｂを含む。レベル変
換回路２６ａは、高電圧Ｖｐｐを一方動作電源電圧とし
て動作し、内部読出データＲＤ０のＨレベル（内部電源
電圧（Ｖｃｃｓレベル））を高電圧Ｖｐｐレベルに変換
する。ＭＯＳトランジスタ２７ａは、電源電圧Ｖｃｃｑ
を一方動作電源電圧として受け、このレベル変換回路２
６ａからの電源電圧Ｖｃｃｑよりも高い高電圧Ｖｐｐを
ゲートに受けて、しきい値電圧損失を生じさせることな
く、電源電圧ＶｃｃｑレベルのＨレベルへ出力データビ
ットＱ０を駆動する。
【０１６２】これらの出力バッファＯＢ０〜ＯＢｎに共
通に、第１の高電圧Ｖｐｐ１を発生するＶｐｐ１発生回
路３０ａと、第１の高電圧Ｖｐｐ１よりも高い第２の高
電圧Ｖｐｐ２を発生するＶｐｐ２発生回路３０ｂと、切
換信号φａに応答して高電圧Ｖｐｐ１およびＶｐｐ２の
一方を内部高電圧伝達線３０ｄ上に伝達する切換回路３
０ｃと、この内部高電圧伝達線３０ｄの電圧を安定化す
る安定化容量３０ｅを含む。
【０１６３】この内部高電圧伝達線３０ｄが、出力バッ
ファＯＢ０〜ＯＢｎそれぞれに含まれるレベル変換回路
へ高電圧Ｖｐｐを供給する。切換信号φａが、出力バッ
ファＯＢ０〜ＯＢｎの動作開始時および動作完了時に所
定期間第２の高電圧Ｖｐｐ２を選択するように発生され
る。したがって、これらの出力バッファＯＢ０〜ＯＢｎ
においてレベル変換回路２６ａが動作するとき、内部高
電圧伝達線３０ｄ上の電圧は第２の高電圧Ｖｐｐ２レベ
ルに保持されており、レベル変換回路２６ａの動作時に
おいても、内部高電圧Ｖｐｐの電圧レベルの低下を伴う
ことなく安定にレベル変換動作を行なうことができる。
これにより、出力バッファＯＢ０〜ＯＢｎは、出力トラ
ンジスタ２７ａのしきい値電圧損失の影響を受けること
なく、また動作速度低下を生じることなく高速で電源電
圧Ｖｃｃｑレベルの出力データビットを生成する。
【０１６４】この内部高電圧伝達線３０ｄの安定化容量
３０ｅの容量値を最適化するために、先の図１５から図
２０において説明した構成を利用することができ、最小
占有面積で安定に高電圧Ｖｐｐを生成する安定化容量３
０ｅを実現することができる。
【０１６５】なお、Ｖｐｐ１発生回路３０ａおよびＶｐ
ｐ２発生回路３０ｂは、たとえばチャージポンプ回路で
構成される。切換回路φａは、標準ＤＲＡＭの場合、出
力イネーブル信号／ＯＥの活性化および非活性化に応答
して所定期間第２の高電圧Ｖｐｐ２を選択する状態に設
定される。クロック信号に同期してデータの出力を行な
う同期型半導体記憶装置の場合、切換信号φａは、デー
タ読出を指示するリードコマンドが与えられてから、所
定期間（通常、ＣＡＳレイテンシよりも短い期間）経過
後バースト長（１つのリードコマンドにより、連続的に
読出されるデータビットの数）期間クロック信号に同期
して切換信号φａが、第２の高電圧Ｖｐｐ２を選択する
状態に設定される。
【０１６６】なお、この切換信号φａは、内部読出デー
タＲＤ０，／ＲＤ０〜ＲＤｎ，／ＲＤｎの変化を検出す
ることに第２の内部高電圧Ｖｐｐ２を選択する状態に設
定されるように構成されてもよい。
【０１６７】この図２３に示す構成を利用することによ
り、小占有面積で、高速にかつ安定にデータを出力する
ことのできる出力回路を実現することができる。
【０１６８】以上のように、この発明の実施の形態３に
従えば、電源線または内部高電圧線などの所定電圧が印
加される電圧を安定化するためのキャパシタの最適値
を、外部から観測可能としたため、最小占有面積の安定
化容量を実現することができ、装置占有面積を低減する
ことができる。
【０１６９】［実施の形態４］図２４は、この発明の実
施の形態４に従う半導体記憶装置の要部の構成を示す図
である。図２４においては、図１に示す内部電源回路１
に含まれる降圧回路の構成が示される。センス降圧回路
および周辺降圧回路は、動作特性は異なるものの、同じ
回路構成を有するため、図２４においては、１つの降圧
回路３を示す。
【０１７０】図２４において、降圧回路３は、内部電源
線３７上の内部電源電圧Ｖｉｎｔと基準電圧Ｖｒｅｆの
レベルを変換してレベル変換された電源電圧ＳＦＶｉｎ
およびレベル変換された基準電圧ＳＦＶｒを出力するロ
ーカルレベル変換回路３５と、ローカルレベル変換回路
３５からのレベル変換された電圧ＳＦＶｉｎおよびＳＦ
Ｖｒを比較し、その比較結果を示す信号φｄｒを出力す
る比較器３ｃと、比較器３ｃの出力信号φｄｒに従って
外部電源ノードから内部電源線３７へ電流を供給するｐ
チャネルＭＯＳトランジスタで構成される電流ドライブ
トランジスタ３ｄを含む。比較器３ｃが、差動増幅回路
で構成され、その出力信号φｄｒの振幅は、ほぼ外部電
源電圧Ｖｅｘｔから接地電圧の間に設定される。これに
より、外部電源電圧Ｖｅｘｔの電圧レベル低下時におけ
る電流ドライブトランジスタ３ｄのゲート−ソース間電
圧低下の問題を解消し、電流ドライブトランジスタ３ｄ
の電流供給能力の急激な低下を防止する。
【０１７１】比較器３ｃは、外部電源ノードとノードＮ
ＤＭの間に接続されかつそのゲートがノードＮＤＭに接
続されるｐチャネルＭＯＳトランジスタＱ６１と、外部
電源ノードとノードＮＤＮの間に接続されかつそのゲー
トがノードＮＤＭに接続されるｐチャネルＭＯＳトラン
ジスタＱ６０と、ノードＮＤＮと接地ノードの間に接続
されかつそのゲートに、レベル変換された基準電圧ＳＦ
Ｖｒを受けるｎチャネルＭＯＳトランジスタＱ６２と、
ノードＮＤＭと接地ノードの間に接続されかつそのゲー
トにレベル変換された内部電源電圧ＳＦＶｉｎを受ける
ｎチャネルＭＯＳトランジスタＱ６３を含む。ＭＯＳト
ランジスタＱ６０およびＱ６１が、カレントミラー段を
構成し、ＭＯＳトランジスタＱ６２およびＱ６３が、比
較段を形成する。ノードＮＤＮから電流ドライブトラン
ジスタ３ｄのゲートへ与えられる出力信号φｄｒが出力
される。次に動作について簡単に説明する。
【０１７２】ローカルレベル変換回路３５は、後にその
構成および動作については詳細に説明するが、基準電圧
Ｖｒｅｆおよび内部電源電圧Ｖｉｎｔをそれぞれレベル
変換してレベル変換電圧ＳＦＶｒおよびＳＦＶｉｎを生
成する。これらのレベル変換電圧ＳＦＶｒおよびＳＦＶ
ｉｎは、それぞれ基準電圧Ｖｒｅｆおよび内部電源電圧
Ｖｉｎｔに対応した電圧レベルであり、それらの電圧差
が基準電圧Ｖｒｅｆおよび内部電源電圧Ｖｉｎｔの電圧
差よりも小さくなる（擬似的分圧で電圧差も分圧されて
いる）が、正確にこれらの基準電圧Ｖｒｅｆおよび内部
電源電圧Ｖｉｎｔの電圧差を反映している。比較器３ｃ
が、このレベル変換電圧ＳＦＶｒおよびＳＦＶｉｎを差
動増幅する。レベル変換電源電圧ＳＦＶｉｎが、レベル
変換基準電圧ＳＦＶｒよりも低いときには、ＭＯＳトラ
ンジスタＱ６２が、ＭＯＳトランジスタＱ６０を介して
与えられる電流を接地ノードへ放電し、ノードＮＤＮの
電圧レベルを低下させ、その出力信号φｄｒにより電流
ドライブトランジスタ３ｄのコンダクタンスを大きくし
て電流Ｉｄを大きくする。このノードＮＤＮは、ＭＯＳ
トランジスタＱ６２を介して接地ノードに結合されてお
り、ノードＮＤＮの最低到達電位は接地電圧レベルとな
る。したがって、電流ドライブトランジスタ３ｄのゲー
ト−ソース間電圧は最大−Ｖｅｘｔとなり、電流ドライ
ブトランジスタ３ｄは、外部電源電圧Ｖｅｘｔ低下時に
おいても大きな電流駆動力をもって電流Ｉｄを内部電源
線３７上に供給することができる。
【０１７３】一方、レベル変換電源電圧ＳＦＶｉｎがレ
ベル変換基準電圧ＳＦＶｒよりも高い場合には、ＭＯＳ
トランジスタＱ６０を介して供給される電流をＭＯＳト
ランジスタＱ６２がすべて放電できず、ノードＮＤＮの
電圧レベルが上昇し、ノードＮＤＮからの出力信号φｄ
ｒにより、電流ドライブトランジスタ３ｄのコンダクタ
ンスが低下し、電流供給が停止する。
【０１７４】図２５（Ａ）に示すように、比較器３ｃの
出力信号φｄｒは、接地電圧レベルが最低到達可能電圧
となる。したがって図２５（Ａ）において一点鎖線で示
すように、電流源トランジスタのチャネル抵抗に起因す
る出力信号φｄｒの最低到達電位の浮上がりを防止する
ことができ、外部電源電圧Ｖｅｘｔが動作可能下限領域
近傍の電圧レベルにある場合においても、電流ドライブ
トランジスタ３ｄのゲート−ソース間電圧の絶対値を十
分大きくすることができ、電流ドライブトランジスタ３
ｄの電流駆動能力は、図２５（Ｂ）に示すように、それ
ほど低下しない。この出力信号φｄｒの最低到達電圧が
接地電圧レベルよりも高いため、外部電源電圧Ｖｅｘｔ
の動作可能下限領域近傍になると、その電流ドライブト
ランジスタ３ｄの電流供給能力が急激に低下する（ゲー
ト−ソース間電圧がしきい値電圧の絶対値に近くなるた
め）という従来の構成の問題を解消することができる。
【０１７５】電流ドライブトランジスタ３ｄの電流駆動
能力を大きくするために、そのチャネル幅Ｗを大きくす
る必要がなく、降圧回路占有面積を低減することができ
る。この場合、ローカルレベル変換回路３５が設けられ
るが、このローカルレベル変換回路３５を構成するＭＯ
Ｓトランジスタは、単にレベル変換を行なうだけであ
り、その占有面積は十分小さく、回路占有面積の増加は
十分に抑制される（従来の場合、十分な電流駆動能力を
電流ドライブトランジスタ３ｄに持たせる場合、そのチ
ャネル幅は数ｍｍとなる）。
【０１７６】この図２４に示す降圧回路において、比較
器３ｃの出力信号φｄｒの最低到達電位を接地電圧レベ
ルとする場合、比較器３ｃを最も感度のよい領域で動作
させる必要がある。基準電圧Ｖｒｅｆおよび内部電源電
圧Ｖｉｎｔを直接比較器３ｃへ与えた場合、これらの電
圧ＶｒｅｆおよびＶｉｎｔは接地電圧よりも十分高いた
め、ＭＯＳトランジスタＱ６２およびＱ６３のコンダク
タンスがともに大きくなり、その応答特性が劣化する。
これを防止するため、ローカルレベル変換回路３５が設
けられる。
【０１７７】ローカルレベル変換回路３５は、外部電源
ノードとノードＮＤＪの間に接続されかつそのゲートに
活性化信号ＺＡＣＴを受けるｐチャネルＭＯＳトランジ
スタＱ５０と、ノードＮＤＪとノードＮＤＫの間に接続
され、かつそのゲートに基準電圧Ｖｒｅｆを受けるｎチ
ャネルＭＯＳトランジスタＱ５１と、ノードＮＤＪとノ
ードＮＤＬの間に接続されかつそのゲートに内部電源電
圧Ｖｉｎｔを受けるｎチャネルＭＯＳトランジスタＱ５
２と、ノードＮＤＫと接地ノードの間に接続されかつそ
のゲートがノードＮＤＫに接続されるｎチャネルＭＯＳ
トランジスタＱ５３と、ノードＮＤＬと接地ノードの間
に接続されかつそのゲートがノードＮＤＫに接続される
ｎチャネルＭＯＳトランジスタＱ５４と、ノードＮＤＫ
と接地ノードの間に接続されかつそのゲートに活性化信
号ＺＡＣＴを受けるｎチャネルＭＯＳトランジスタＱ５
５と、ノードＮＤＬと接地ノードの間に接続されかつそ
のゲートに活性化信号ＺＡＣＴを受けるｎチャネルＭＯ
Ｓトランジスタを含む。活性化信号ＺＡＣＴは、内部電
源電圧Ｖｉｎｔを消費する内部回路の活性期間活性状態
のＬレベルとされる信号であり、たとえば標準ＤＲＡＭ
における内部ロウアドレスストローブ信号に相当する。
次に、このローカルレベル変換回路３５の動作について
説明する。
【０１７８】活性化信号ＺＡＣＴがＨレベルの非活性状
態のときには、ＭＯＳトランジスタＱ５０がオフ状態、
一方、ＭＯＳトランジスタＱ５５およびＱ５６がオン状
態となり、レベル変換電圧ＳＦＶｉｎおよびＳＦＶｒは
接地電圧レベルのＬレベルを維持する。このＭＯＳトラ
ンジスタＱ５５およびＱ５６を、活性化信号ＺＡＣＴの
非活性化時オン状態とすることにより、このローカルレ
ベル変換回路３５における内部ノードがフローティング
状態となるのを防止し、かつＭＯＳトランジスタＱ０を
オフ状態として、このローカルレベル変換回路３５にお
ける貫通電流の発生を防止する。また、このとき、レベ
ル変換電圧ＳＦＶｉｎおよびＳＦＶｒも接地電圧レベル
のＬレベルであり、比較器３ｃにおけるＭＯＳトランジ
スタＱ６２およびＱ６３をオフ状態として、比較器３ｃ
における貫通電流の発生を防止する。これにより、消費
電流を低減する。
【０１７９】活性化信号ＺＡＣＴが活性状態のＬレベル
となると、ＭＯＳトランジスタＱ５０がオン状態、ＭＯ
ＳトランジスタＱ５５およびＱ５６がオフ状態となり、
ローカルレベル変換回路３５がレベル変換動作を開始す
る。基準電圧Ｖｒｅｆおよび内部電源電圧Ｖｉｎｔは、
ともに外部電源電圧Ｖｅｘｔよりも低い電圧レベルにあ
る。したがってＭＯＳトランジスタＱ５１およびＱ５２
が飽和領域で動作する。ＭＯＳトランジスタＱ５３はそ
のゲートおよびドレインが相互接続されおり、飽和領域
で動作する。ＭＯＳトランジスタＱ５１〜Ｑ５４は、同
じサイズおよびしきい値電圧を備える。ＭＯＳトランジ
スタＱ５１およびＱ５３には、同じ大きさの電流が流れ
る。したがって、次式が成立する。
【０１８０】（Ｖｒｅｆ−Ｖｎ−Ｖｔｈ）2 ・β＝（Ｖ
ｎ−Ｖｔｈ）2 ・β ここで、ＶｎはノードＮＤＫの電圧を示す。上式から、
次式が求められる。
【０１８１】Ｖｎ＝Ｖｒｅｆ／２ すなわち、ノードＮＤＫには、基準電圧Ｖｒｅｆの１／
２の電圧が生じる。一方、ＭＯＳトランジスタＱ５３お
よびＱ５４が同じサイズを有しており、これらのＭＯＳ
トランジスタＱ５３およびＱ５４には同じ大きさの電流
が流れる。ＭＯＳトランジスタＱ５４が飽和領域で動作
するか不飽和領域で動作するかは、ノードＮＤＬの電圧
により決定される。ノードＮＤＬの電圧は、ＭＯＳトラ
ンジスタＱ５２およびＱ５４に同じ大きさの電流が流れ
る状態で安定化する。したがって、ノードＮＤＬの電圧
をＶｌとすると、次式が得られる。
【０１８２】（Ｖｉｎｔ−Ｖｌ−Ｖｔｈ）2 ・β＝（Ｖ
ｎ−Ｖｔｈ）2 ・β Ｖｉｎｔ−Ｖｌ＝Ｖｎ Ｖｌ＝Ｖｉｎｔ−Ｖｒｅｆ／２ したがって、このノードＮＤＬには、内部電源電圧Ｖｉ
ｎｔとノードＮＤＫの電圧Ｖｒｅｆ／２の差の電圧が現
れる。すなわち。レベル変換された内部電源電圧ＳＦＶ
ｉｎは、内部電源電圧ＶｉｎｔをＶｒｅｆ／２レベルシ
フトした電圧レベルとなり、一方、レベル変換された基
準電圧ＳＦＶｒは、分割比２で抵抗分割した基準電圧と
なる。
【０１８３】比較器３ｃは、この電圧（Ｖｉｎｔ−Ｖｒ
ｅｆ／２）とＶｒｅｆ／２とを比較しており、したがっ
て、内部電源電圧Ｖｉｎｔと基準電圧Ｖｒｅｆの比較
が、この比較器３ｃにおいて行なわれている（比較器３
ｃは差動増幅で構成される）。このローカルレベル変換
回路３５を用いることにより、比較器３ｃの出力信号φ
ｄｒの最低到達電圧を接地電圧レベルとしたときにおい
ても、レベル変換された電圧ＳＦＶｒおよびＳＦＶｉｎ
を比較することにより、比較器３ｃは最も感度のよい領
域で比較動作を行なって、内部電源電圧Ｖｉｎｔの変化
に高速で応答することができる。
【０１８４】［変更例１］図２６は、この発明の実施の
形態４の変更例１の構成を示す図である。この図２６に
示す構成においては、ローカルレベル変換回路３５にお
いて、ＭＯＳトランジスタＱ５３およびＱ５４のゲート
がノードＮＤＬに接続される点が、図２４に示す構成と
異なる。他の構成は、図２４に示す構成と同じであり、
対応する部分には同一参照番号を付し、その詳細説明は
省略する。
【０１８５】この図２６に示す構成の場合、ローカルレ
ベル変換回路３５においては、ＭＯＳトランジスタＱ５
２およびＱ５４が飽和領域で動作するため、ノードＮＤ
Ｌから出力されるレベル変換された内部電源電圧ＳＦＶ
ｉｎは、内部電源電圧Ｖｉｎｔの１／２に等しくなる。
一方、ＭＯＳトランジスタＱ５１が飽和領域で動作し、
このＭＯＳトランジスタＱ５１には、ＭＯＳトランジス
タＱ５４を介して流れる電流と同じ大きさの電流が流れ
ることから、これらの飽和電流を等しいとして次式が得
られる。
【０１８６】Ｖｉｎｔ／２＝Ｖｒｅｆ−ＳＦＶｒ ＳＦＶｒ＝Ｖｒｅｆ−Ｖｉｎｔ／２ したがって、図２７に示すように、レベル変換された内
部電源電圧ＳＦＶｉｎとレベル変換された基準電圧ＳＦ
Ｖｒが、逆相で内部電源電圧Ｖｉｎｔに従って変化す
る。比較器３ｃは、このレベル変換された基準電圧ＳＦ
Ｖｒ（＝Ｖｒｅｆ−Ｖｉｎｔ／２）とレベル変換された
電源電圧ＳＦＶｉｎ（＝Ｖｉｎｔ／２）を比較してお
り、等価的に、基準電圧Ｖｒｅｆと内部電源電圧Ｖｉｎ
ｔの電圧レベルを比較している。しかしながら、これら
のレベル変換された電圧ＳＦＶｒおよびＳＦＶｉｎは、
逆相で変化するため、内部電源電圧Ｖｉｎｔの変動に対
する比較器３ｅへの入力電圧差は拡大され、より正確
に、内部電源電圧Ｖｉｎｔの変化に応じて電流ドライブ
トランジスタ３ｄのコンダクタンスを制御でき、応答特
性に優れた降圧回路を実現することができる。
【０１８７】なお、このレベル変換された電源電圧ＳＦ
Ｖｉｎが、レベル変換された基準電圧ＳＦＶｒよりも高
くなると比較器３ｃにおいて、ノードＮＤＮからの出力
信号φｄｒがＨレベルとなり、電流ドライブトランジス
タ３ｄがオフ状態へ移行する。このレベル変換電圧ＳＦ
ＶｉｎおよびＳＦＶｒが等しくなるのは、内部電源電圧
Ｖｉｎｔが基準電圧Ｖｒｅｆに等しくなったときであ
る。
【０１８８】［変更例２］図２８は、この発明の実施の
形態４の変更例２の構成を示す図である。この図２８に
示す降圧回路においては、内部電源線５０５ｄ上の内部
電源電圧Ｖｃｃおよび基準電圧Ｖｒｅｆをレベル変換す
るローカルレベル変換回路３５の出力するレベル変換電
圧ＳＦＶｒおよびＳＦＶｃｃが比較器５０５ａに与えら
れる。ローカルレベル変換回路３５の構成は、図２４ま
たは図２６に示す構成と同じである。比較器５０５ａ
は、図５３に示す構成と同じであり、対応する部分には
同一参照番号を付す。
【０１８９】この図２８に示す降圧回路の構成において
は、ローカルレベル変換回路３５からのレベル変換され
た電圧ＳＦＶｒおよびＳＦＶｃｃが比較器５０５ａへ与
えられる。したがって、比較器５０５ａは、最も感度の
よい領域で動作することが可能となり（ＭＯＳトランジ
スタＮＱ１およびＮＱ２のコンダクタンスがそれぞれの
ゲート電圧に応じて大きく変化する領域）、比較器５０
５ａの応答特性を改善することができる。
【０１９０】外部電源電圧Ｖｅｘｔが動作可能下限領域
近傍の電圧レベルとなった場合においても、電流ドライ
ブトランジスタ５０５ａの電流供給能力の低下を抑制す
るためには、電流源トランジスタＮＱ３のチャネル抵抗
を十分小さくすることにより、対応可能である。
【０１９１】以上のように、この発明の実施の形態４に
従えば、ローカルレベル変換回路を用いて基準電圧およ
び内部電源電圧のレベル変換を行なってレベル変換され
た基準電圧および内部電源電圧を比較して、その比較結
果に従って電流ドライブトランジスタのコンダクタンス
を調整しているため、外部電源電圧が動作可能下限領域
近傍の電圧レベルの場合にも、比較器を最も感度のよい
領域で動作させることができ、内部電源電圧の変化に高
速に応答してその電圧レベル変動を抑制することができ
る。
【０１９２】また、比較器の比較段のＭＯＳトランジス
タを直接そのソースを接地電圧を受けるように構成する
ことにより、比較器の出力信号振幅を、外部電源電圧か
ら接地電圧レベルまで拡張することができ、外部電源電
圧が動作下限近傍の電圧レベルであっても、電流ドライ
ブトランジスタのゲート−ソース間電圧を十分大きくす
ることができ、この領域における電流ドライブトランジ
スタの電流駆動能力の低下を抑制することができる。ま
た、電流ドライブトランジスタのチャネル幅を広くする
必要がなく、占有面積を増大させることくな、安定に内
部電源電圧を所定の電圧レベルに保持することができ
る。
【０１９３】また、ローカルレベル変換回路として、同
一導電型のＭＯＳトランジスタを用いているため、回路
占有面積が低減できる。また、このローカルレベル変換
回路は、電流制御比較回路であり、電流増幅動作を行な
うものの、電圧増幅動作は行なっていない。単に基準電
圧および内部電源電圧のレベルシフトが等価的にＭＯＳ
トランジスタのチャネル抵抗の比による抵抗分割により
実現されているだけであり、高速で電圧レベルの比較動
作を行なってレベル変換後の電圧を生成することがで
き、高速応答特性を有する降圧回路を実現することがで
きる。また、ローカルレベル変換回路は、すべて同一導
電型のＭＯＳトランジスタで構成しているため、その構
成要素の温度特性をすべて同じとすることができ、比較
器により、このローカルレベル変換回路の出力信号が差
動増幅されるため、これらのローカルレベル変換回路の
出力電圧の温度依存性が相殺されることになり、温度依
存性の相殺されたレベル変換基準電圧およびレベル変換
電源電圧を生成することができる。これにより、基準電
圧の温度特性補償により、その温度特性補償に応じた内
部電源電圧を生成することができる。
【０１９４】［実施の形態５］図２９は、この発明の実
施の形態５に従う半導体記憶装置の要部の構成を概略的
に示す図である。図２９においては、内部電源回路およ
び電圧レベル制御回路の部分の構成が概略的に示され
る。図２９において内部電源回路２０は、基準電圧Ｖｒ
ｅｆｓと周辺基準電圧Ｖｒｅｆｓとに従ってセンス電源
電圧Ｖｃｃａを基準電圧ＶｒｅｆｓまたはＶｒｅｆｐが
決定する電圧レベルに保持するセンス降圧回路３ｓを含
む。
【０１９５】電圧レベル制御回路１０は、切換信号φＳ
Ｗに応答してセンス基準電圧Ｖｒｅｆｓおよび周辺基準
電圧Ｖｒｅｆｐの一方を選択してセンス降圧回路３ｓに
伝達する切換回路４と、複数段の遅延回路（インバー
タ）で構成され、センス活性化信号ＳＥＮを遅延して、
複数の内部ノードから複数のタイミング信号を生成する
遅延チェーン５０と、この遅延チェーン５０からの出力
信号をデコードして、センス降圧回路３ｓの活性／非活
性および動作電流の増減を制御する信号を生成するデコ
ード回路５２を含む。センス電源線５には、センスアン
プ回路３００が結合され、またセンス電源線５には、セ
ンス電源線５上の電圧の安定化またはオーバドライブ時
の電荷蓄積に用いられる安定化容量７が結合される。
【０１９６】切換回路４は、センス活性化信号ＳＥＮの
非活性化への移行時、周辺基準電圧Ｖｒｅｆｐをセンス
降圧回路３ｓへ伝達する。このとき、デコード回路５２
は、センス降圧回路３ｓの動作電流を増大させ、その応
答速度を増加させる。センス動作時においては、センス
降圧回路３ｓは、デコード回路５２からの出力信号に従
ってその動作電流が増加され、高速に応答する。
【０１９７】遅延チェーン５０は、直列接続された１組
の遅延回路（インバータ段）を含む。この１組の遅延回
路段の適当な出力信号を選択してデコードすることによ
り、複数の制御信号を生成する。これにより、制御信号
生成部の構成要素数の低減および回路占有面積の低減を
上げる。次に各部の構成について説明する。
【０１９８】図３０は、図２９に示す遅延チェーンおよ
びデコード回路の構成の一例を示す図である。図３０に
おいて、遅延チェーン５０は、センス活性化信号ＳＥＮ
を反転するインバータＩＶ０と、インバータＩＶ０の出
力信号を受ける縦続接続される遅延インバータＤＬ０〜
ＤＬ１９を含む。遅延インバータＤＬ３およびＤＬ４の
間には、遅延インバータＤＬ３の出力信号およびインバ
ータＩＶ０の出力信号の一方を選択して遅延インバータ
ＤＬ４の入力部へ与える遅延切換スイッチＤＳＷ１が設
けられ、遅延インバータＤＬ７と遅延インバータＤＬ８
の間には、遅延インバータＤＬ７の出力信号とインバー
タＩＶ０の出力信号の一方を選択して遅延インバータＤ
Ｌ８へ与える遅延切換スイッチＤＳＷ０が設けられる。
遅延インバータＤＬ１１と遅延インバータＤＬ１２の間
には、遅延インバータＤＬ１１の出力信号とインバータ
ＩＶ０の出力信号の一方を選択して遅延インバータＤＬ
１２の入力部へ与える遅延切換スイッチＤＳＷ２が設け
られる。
【０１９９】さらに、遅延インバータＤＬ２の出力信号
と遅延インバータＤＬ６の出力信号の一方を選択する出
力選択スイッチＳＳＷ０と、遅延インバータＤＬ１０の
出力信号と遅延インバータＤＬ１４の出力信号の一方を
選択する出力切換スイッチＳＳＷ１が設けられる。出力
切換スイッチＳＳＷ０およびＳＳＷ１により、この遅延
チェーン５０から出力される信号の遅延時間を変更する
ことができる。また、遅延切換スイッチＤＳＷ０〜ＤＳ
Ｗ２により、この遅延インバータＤＬ０〜ＤＬ１９の遅
延チェーンの遅延時間を調整することができる。たとえ
ば、遅延切換スイッチＤＳＷ０をインバータＩＶ０の出
力信号を選択する状態に設定することにより、遅延イン
バータＤＬ０〜ＤＬ７を短絡して、遅延インバータＤＬ
８へ信号を伝達することができる。図３０においては、
遅延切換スイッチＤＳＷ０〜ＤＳＷ２は、それぞれ遅延
インバータの出力信号を選択する状態に設定され、遅延
インバータＤＬ０〜ＤＬ１９が、縦続接続される遅延チ
ェーンを構成する。
【０２００】デコード回路５２は、インバータＩＶ０の
出力信号と遅延インバータＤＬ１９の出力信号を受ける
２入力ＮＡＮＤ回路ＮＧ１と、ＮＡＮＤ回路ＮＧ１の出
力信号を反転して降圧動作活性化信号ＺＡＣＴを出力す
るインバータＩＶ１と、インバータＩＶ０の出力信号を
反転するインバータＩＶ２と、出力切換スイッチＳＳＷ
１の出力信号と出力切換スイッチＳＳＷ０の出力信号を
受ける２入力ＮＡＮＤ回路ＮＧ２と、インバータＩＶ２
の出力信号とＮＡＮＤ回路ＮＧ２の出力信号ＳＤＴを受
ける２入力ＮＡＮＤ回路ＮＧ３と、インバータＩＶ０の
出力信号と出力切換スイッチＳＳＷ０の出力信号ＯＤＴ
を受ける２入力ＮＡＮＤ回路ＮＧ４と、ＮＡＮＤ回路Ｎ
Ｇ３およびＮＧ４の出力信号を受ける２入力ＮＡＮＤ回
路ＮＧ５と、ＮＡＮＤ回路ＮＧ５の出力信号を反転する
インバータＩＶ３を含む。インバータＩＶ３から、動作
電流を増加させる信号ＺＳＰＥＥＤが出力される。
【０２０１】図３０に示すように、信号ＺＡＣＴおよび
ＺＳＰＥＥＤを生成するために、遅延チェーンの遅延イ
ンバータを共有する構成とすることにより、複数の制御
信号を生成するための遅延インバータの数を低減するこ
とができ、回路占有面積および消費電流を低減すること
ができる。
【０２０２】図３１は、図２９に示すセンス降圧回路３
ｓの構成を概略的に示す図である。図３１において、セ
ンス降圧回路３ｓは、切換回路４から与えられる基準電
圧Ｖｒｅｆとセンス電源線５上のセンス電源電圧Ｖｃｃ
ｓを比較する比較器３ｓａと、比較器３ｓａの出力信号
に従って外部電源ノードからセンス電源線５へ電流を供
給する電流ドライブトランジスタ３ｓｂと、センス活性
化信号ＺＡＣＴをインバータＩＶ５を介してゲートに受
け、比較器３ｓａに対する電流源として動作するｎチャ
ネルＭＯＳトランジスタ３ｓｃと、制御信号ＺＳＰＥＥ
ＤをインバータＩＶ６を介してゲートに受けて、比較器
３ｓａの動作電流を増加させるｎチャネルＭＯＳトラン
ジスタ３ｓｄを含む。比較器３ｓａの構成は、従来の構
成であってもよく、また本実施の形態３における構成で
あってもよい。後にその構成については説明するが、い
ずれの回路構成であっても本実施の形態４に適用可能で
ある。
【０２０３】この図３１に示すセンス降圧回路３ｓにお
いて、活性化信号ＺＡＣＴが活性状態のＬレベルとなる
と、インバータＩＶ５の出力信号がＨレベルとなり、Ｍ
ＯＳトランジスタ３ｓｃがオン状態となり、比較器３ｓ
ａに電流が流れる経路を形成し、比較動作を開始させ
る。一方、制御信号ＺＳＰＥＥＤが活性状態のＬレベル
となると、インバータＩＶ６を介してＭＯＳトランジス
タ３ｓｄがオン状態となり、この比較器３ｓａの電流源
トランジスタとして動作し、比較器３ｓａの動作電流を
増加させる。制御信号ＺＳＰＥＥＤが活性状態のとき、
比較器３ｓａの動作速度が速くなり、高速に、このセン
ス電源線５上のセンス電源電圧Ｖｃｃｓの変化に対応す
る。
【０２０４】次に、この図３０および図３１に示す回路
動作について図３２に示す信号波形図を参照して説明す
る。センス活性化信号ＳＥＮがＬレベルからＨレベルに
立上がると、インバータＩＶ０の出力信号がＬレベルに
立下がる。応じて、ＮＡＮＤ回路ＮＧ１の出力信号がＨ
レベルとなり、インバータＩＶ１からの活性化信号ＺＡ
ＣＴがＬレベルとなり、図３１に示すＭＯＳトランジス
タ３ｓｃがオン状態となり、比較器３ｓａが比較動作を
開始する。一方、ＮＡＮＤ回路ＮＧ４の出力信号がＨレ
ベルに立上がる。信号ＳＤＴが出力切換スイッチＳＳＷ
０の出力信号がＬレベルであるため、Ｈレベルであり、
一方、インバータＩＶ２の出力信号もＨレベルとなる。
したがって、ＮＡＮＤ回路ＮＧ３の出力信号がＬレベル
となり、ＮＡＮＤ回路ＮＧ５の出力信号がＬレベルとな
り、インバータＩＶ３からの出力信号ＺＳＰＥＥＤがＬ
レベルに立下がる。
【０２０５】センス活性化信号ＳＥＮがＨレベルに立上
がってから、インバータＩＶ０および遅延インバータＤ
Ｌ０〜ＤＬ６の有する遅延時間が経過すると、出力切換
スイッチＳＳＷ０から出力される信号ＯＤＴがＨレベル
に立上がる。しかしながら、この状態においてインバー
タＩＶ０の出力信号はＬレベルであり、ＮＡＮＤ回路Ｎ
Ｇ４の出力信号は変化しない。出力切換スイッチＳＳＷ
０からの信号ＯＤＴがＨレベルに立上がってから遅延イ
ンバータＤＬ７〜ＤＬ１４が有する遅延時間が経過する
と、出力切換スイッチＳＳＷ１の出力信号がＨレベルに
立上がり、ＮＡＮＤ回路ＮＧ２の出力信号がともにＨレ
ベルとなり、信号ＳＤＴがＬレベルに立下がり、ＮＡＮ
Ｄ回路ＮＧ３の出力信号がＨレベルとなる。応じて、Ｎ
ＡＮＤ回路ＮＧ５の両入力がＨレベルとなり、ＮＡＮＤ
回路ＮＧ５の出力信号がＬレベルとなり、応じてインバ
ータＩＶ３からの信号ＺＳＰＥＥＤがＨレベルに立上が
る。
【０２０６】したがって、信号ＺＳＰＥＥＤは、センス
活性化信号ＳＥＮが活性化されてから、遅延インバータ
ＤＬ０〜ＤＬ１４が有する遅延時間が経過するまでＬレ
ベルの活性状態を維持する。この間、比較器３ｓａの動
作電流が増加し、高速で、センス電源電圧Ｖｃｃｓの変
化に対応する。
【０２０７】センス活性化信号ＳＥＮがＨレベルからＬ
レベルに立下がり、センスアンプが非活性化されると、
信号ＯＤＴがＨレベルであるため、ＮＡＮＤ回路ＮＧ４
の出力信号がＬレベルとなり、応じてＮＡＮＤ回路ＮＧ
５およびインバータＩＶ３により、信号ＺＳＰＥＥＤが
Ｌレベルに低下する。このセンス活性化信号ＳＥＮがＬ
レベルに立下がってから、遅延インバータＤＬ０〜ＤＬ
１４が有する遅延時間が経過すると、信号ＯＤＴがＨレ
ベルからＬレベルに立下がり、ＮＡＮＤ回路ＮＧ４の出
力信号はＨレベルに固定される。信号ＯＤＴがＬレベル
に立下がると、応じてＮＡＮＤ回路ＮＧ２からの出力信
号ＳＤＴがＨレベルに立上がる。インバータＩＶ２の出
力信号はＬレベルであり、ＮＡＮＤ回路ＮＧ３の出力信
号はＨレベルを維持する。一方、ＮＡＮＤ回路ＮＧ４
は、Ｌレベルの信号ＯＤＴに従ってその出力信号をＨレ
ベルに立上げ、応じてＮＡＮＤ回路ＮＧ５の出力信号が
Ｌレベルとなり、応じて信号ＺＳＰＥＥＤがＨレベルに
立上がる。したがって、センス活性化信号ＳＥＮの活性
状態から非活性状態への移行時、遅延インバータＤＬ０
−ＤＬ６の有する遅延時間の間制御信号ＺＳＰＥＥＤが
Ｌレベルの活性状態に保持される。したがってセンスア
ンプ動作完了時、再び、この比較器３ｓａの動作電流が
増大し、センス電源線５へ高速で電流が供給され、いわ
ゆるオーバドライブ状態とされ、センス電源電圧Ｖｃｃ
ｓが周辺電源電圧Ｖｃｃｐレベルに充電される。このと
き、切換信号φＳＷは、センス活性化信号ＳＥＮの非活
性化と制御信号ＺＰＥＥＤの活性化に応答して生成さ
れ、基準電圧Ｖｒｅｆとして、周辺基準電圧Ｖｒｅｆｐ
が選択される。これにより、センス動作完了時におい
て、センス電源線５上の電圧を、周辺電源電圧Ｖｃｃｐ
レベルに予備充電し、センス動作時におけるセンス電源
電圧Ｖｃｃｓの電圧レベル低下を抑制し、高速でセンス
動作を行なう。
【０２０８】活性化信号ＺＡＣＴは、センス活性化信号
ＳＥＮが活性状態から非活性状態へ移行した後さらに遅
延インバータＤＬ０〜ＤＬ１９が有する遅延時間が経過
した後に、Ｈレベルの非活性状態へ駆動される。
【０２０９】したがって、この遅延チェーン５０の出力
信号を選択して、デコード回路５２でデコードすること
により、センス活性化信号ＳＥＮの活性化および非活性
化それぞれに応答して活性状態へ駆動されるパルス信号
を容易に生成することができる。また、同時に、このデ
コード回路により、センス活性化信号ＳＥＮの活性化に
応答して活性化され、またこのセンス活性化信号ＳＥＮ
の非活性化に応答して、所定時間経過後（オーバドライ
ブ動作完了後）、非活性状態へ移行する降圧回路活性化
信号ＺＡＣＴを生成することができる。
【０２１０】図３３は、図２９に示す切換回路４へ与え
られる切換信号φＳＷを発生する部分の構成の一例を示
す図である。図３３において、切換信号発生部は、信号
ＳＤＴおよびセンス活性化信号ＳＥＮを受けるＮＯＲ回
路ＧＴ１を含む。このＮＯＲ回路ＧＴ１から出力される
切換信号φＳＷがＨレベルのときには、周辺基準電圧Ｖ
ｒｅｆｐが選択され、切換信号φＳＷがＬレベルのとき
には、センス用基準電圧Ｖｒｅｆｓが選択される。この
ＮＯＲ回路ＧＴ１は、図２９に示すデコード回路５２に
含まれており、たとえば、図３０に示すインバータＩＶ
２の出力信号とＮＡＮＤ回路ＮＧ２の出力信号を受ける
ように構成される。したがって、図３２に示す信号波形
図から明らかなように、オーバドライブを行なう期間の
み、センス活性化信号ＳＥＮおよび制御信号ＳＤＴがＬ
レベルとなるため、この間、周辺基準電圧Ｖｒｅｆｐが
選択されてセンス降圧回路へ与えられ、センス電源線５
上のセンス電源電圧Ｖｃｃｓを昇圧することができる。
通常動作のセンス動作時においては、センス活性化信号
ＳＥＮがＨレベルとなるため、切換信号φＳＷは、Ｌレ
ベルであり、センス基準電圧Ｖｒｅｆｓが選択される。
【０２１１】［変更例１］図３４は、この発明の実施の
形態５の変更例１の構成を示す図である。この図３４に
示すセンス降圧回路３ｓは、基準電圧Ｖｒｅｆとセンス
電源線５上のセンス電源電圧Ｖｃｃｓのレベルを変換す
るローカルレベル変換回路３５と、このローカルレベル
変換回路３５からのレベル変換された電圧を比較する比
較器３ｃと、比較器３ｃの出力信号に従って外部電源ノ
ードからセンス電源線５へ電流を供給する電流ドライブ
トランジスタ３ｄを含む。
【０２１２】比較器３ｃは、ローカルレベル変換回路３
５からの電圧を受けるＭＯＳトランジスタＱ６２および
Ｑ６３が接地ノードに結合される。したがって、図２６
に示す降圧回路と同様、電流ドライブトランジスタ３ｄ
のゲートへ与えられるドライブ制御信号φｄｒを接地電
圧レベルにまで駆動することができる。電流源として、
カレントミラー回路を構成するＭＯＳトランジスタＱ６
０およびＱ６１と外部電源ノードの間に活性化信号ＺＡ
ＣＴをゲートに受けるｐチャネルＭＯＳトランジスタＱ
７０と、制御信号ＺＳＰＥＥＤをゲートに受けるｐチャ
ネルＭＯＳトランジスタＱ７１が設けられる。ＭＯＳト
ランジスタＱ６０およびＱ６１は、この電流源トランジ
スタＱ７０およびＱ７１から供給される電流を放電する
ことができる。
【０２１３】この図３４に示す構成を利用することによ
り、センスアンプ動作時において制御信号ＺＳＰＥＥＤ
を活性状態へ駆動して、動作電流を大きくし、またセン
ス動作完了後のオーバドライブ時においても、制御信号
ＺＳＰＥＥＤに従って、動作電流を大きくして、高速で
センス電源電圧Ｖｃｃｓの電圧レベルを上昇させること
ができる。
【０２１４】なお、このセンス電源線５と接地ノードの
間には、外部電源ノードにそのゲートが結合されて抵抗
素子として動作するｎチャネルＭＯＳトランジスタＱ７
２とＭＯＳトランジスタＱ７２の接地ノードの間に結合
されかつインバータＩＶ７を介してゲートに活性化信号
ＺＡＣＴを受けるｎチャネルＭＯＳトランジスタＱ７３
が設けられる。センス降圧回路３ｓの非活性状態時（ス
タンバイサイクル時）においては、ＭＯＳトランジスタ
Ｑ７３をオフ状態とし、センス電源線５から接地ノード
へ電流が流れるのを防止し、消費電流の低減を図る。ま
た、ＭＯＳトランジスタＱ７２の抵抗値を大きくするこ
とにより、センス降圧回路３ｓの動作時においてセンス
電源線５から接地ノードへ電流が流れるのを抑制し、セ
ンス電源電圧Ｖｃｃｓが上昇しすぎるのを防止しかつ正
確にセンス電源電圧Ｖｃｃｓをローカルレベル変換回路
３５へ伝達する。
【０２１５】［変更例２］図３５は、この発明の実施の
形態５の変更例２の構成を概略的に示す図である。図３
５に示す構成において、内部電源回路１は、基準電圧Ｖ
ｒｅｆｓに従ってセンス電源電圧Ｖｃｃｓを生成するセ
ンス降圧回路３ｓと、周辺基準電圧Ｖｒｅｆｐに従って
周辺電源電圧Ｖｃｃｐを生成する周辺降圧回路３ｐと、
切換制御信号φＳＷに従ってセンス降圧回路３ｓおよび
周辺降圧回路３ｐからの電源電圧ＶｃｃｓおよびＶｃｃ
ｐの一方を選択してセンス電源線５上にセンス電源電圧
（アレイ電源電圧）Ｖｃｃａとして伝達する切換回路４
を含む。
【０２１６】電圧レベル制御回路１０は、内部サイクル
開始指示信号を遅延する遅延チェーン５０と、この遅延
チェーン５０の所定の遅延信号をデコードして、センス
降圧回路３ｓおよび周辺降圧回路３ｐの動作電流および
活性／非活性化を制御する信号を生成するデコード回路
５２を含む。遅延チェーン５０は、メモリサイクル活性
化信号ＣＭＡに従ってセンスアンプ活性化信号を生成
し、かつこのセンスアンプ活性化信号を遅延して各制御
信号ＺＡＣＴ、ＺＳＰＤＳ、ＲＡＳおよびＺＳＰＤＰを
生成する。次に、この図３５に示す内部電源回路の動作
を図３６に示す信号波形図を参照して説明する。
【０２１７】メモリサイクル活性化信号ＣＭＡが活性状
態のＨレベルとなると、内部のメモリセル行選択動作開
始指示信号ＲＡＳがＨレベルの活性状態へ駆動される。
メモリセルアレイにおいては、メモリセル行の選択が行
なわれる。また周辺降圧回路３ｐが活性化される。
【０２１８】次いで、所定時間が経過すると、センスア
ンプ活性化信号ＳＥＮがＨレベルの活性状態へ駆動さ
れ、図３５に示すセンスアンプ回路３００が活性化され
る。このセンス活性化信号ＳＥＮの活性化に応答して、
活性化信号ＺＡＣＴがＬレベルの活性状態へ駆動され、
センス降圧回路３ｓが降圧動作を開始する。この活性化
信号ＺＡＣＴの活性化に応答して、デコード回路５２か
らの制御信号ＺＳＰＤＳが所定期間Ｌレベルの活性状態
へ駆動される。これにより、センス降圧回路３ｓにおい
てその動作電流が大きくされ、高速で動作してセンスア
ンプ動作時におけるセンス電流を補償する。センスアン
プ回路３００のセンス動作が完了し、メモリセルデータ
のラッチ状態となると、制御信号ＳＰＤＳがＨレベルの
非活性状態となり、センス降圧回路３ｓは、その動作電
流が低減される。
【０２１９】メモリサイクルが完了すると、メモリサイ
クル活性化信号ＣＭＡがＬレベルの非活性状態へ駆動さ
れ、応じてセンス活性化信号ＳＥＮがＬレベルの非活性
状態へ駆動される。センスアンプ回路３００が非活性状
態となり、また活性化信号ＺＡＣＴもＨレベルの非活性
状態となり、センス降圧回路３ｓが、その降圧動作を停
止する。
【０２２０】一方、このメモリサイクル活性化信号ＣＭ
Ａの非活性化（Ｌレベル）に応答して、制御信号ＺＳＰ
ＤＰがＬレベルの活性状態へ駆動され、周辺降圧回路３
ｐの動作電流が増大される（周辺降圧回路３ｐは信号Ｒ
ＡＳにより活性化される）。切換回路４は、切換信号φ
ＳＷに従って周辺降圧回路３ｐからの周辺電源電圧Ｖｃ
ｃｐを選択してセンス電源線５へ伝達する。したがっ
て、この周辺降圧回路３ｐは、その動作電流が大きくさ
れるため、その大きな動作電流により、高速でセンス電
源線５を周辺電源電圧Ｖｃｃｐレベルにまで充電する。
制御信号ＺＳＰＤＰが非活性化され、センス電源線５の
オーバドライブが完了すると、メモリセル行選択動作開
始指示信号ＲＡＳがＬレベルの非活性状態となり、周辺
降圧回路３ｐが非活性状態となり、降圧動作を停止す
る。
【０２２１】この図３５に示す構成においては、センス
アンプ回路３００の動作時には、センス降圧回路３ｓの
動作電流を制御信号ＺＳＰＤＳにより大きくし、またメ
モリサイクル完了時、すなわちセンスアンプ回路３００
の非活性化時には、周辺降圧回路３ｐの動作電流を大き
くして、センス電源線５をオーバドライブする（安定化
容量７を高速で充電する）。このような制御信号ＺＡＣ
Ｔ、ＲＡＳ、ＺＳＤＰＳおよびＺＳＰＤＰを、遅延チェ
ーン５０およびデコード回路５２を用いて生成する。
【０２２２】図３７は、図３５に示す遅延チェーン５０
およびデコード回路５２の構成を概略的に示す図であ
る。図３７において、遅延チェーン５０は、３段の縦続
接続される遅延段５０ａ、５０ｂおよび５０ｃを含む。
これらの遅延段５０ａ〜５０ｃは、それぞれ所定時間メ
モリサイクル活性化信号ＣＭＡを遅延する。
【０２２３】デコード回路５２は、メモリサイクル活性
化信号ＣＭＡと遅延段５０ａの出力信号を受けるＯＲ回
路５２ａと、遅延段５０ａの出力信号を反転するインバ
ータ５２ｂと、インバータ５２ｂの出力信号とメモリサ
イクル活性化信号ＣＭＡを受けるＯＲ回路５２ｃと、Ｏ
Ｒ回路５２ｃの出力信号を反転するインバータ５２ｄを
含む。ＯＲ回路５２ａから内部メモリセル行選択動作開
始指示信号ＲＡＳが出力され、ＯＲ回路５２ｃから制御
信号ＺＳＰＤＰが出力され、インバータ５２ｄから切換
指示信号φＳＷが出力される。メモリセル行選択動作開
始指示信号ＲＡＳは、メモリサイクル活性化信号ＣＭＡ
が活性状態へ駆動されると活性状態へ駆動され、次い
で、遅延段５０ａの出力信号が非活性状態へ駆動される
まで活性状態に保持される。したがってこの信号ＲＡＳ
は、メモリサイクル活性化信号ＣＭＡが非活性化されて
から遅延段５０ａが有する遅延時間経過後に非活性状態
へ駆動される。制御信号ＺＳＰＤＰは、メモリサイクル
活性化信号ＣＭＡが非活性化されると、遅延段５０ａの
出力信号がＬレベルの非活性状態に達するまで、Ｌレベ
ルに保持される。したがってこの制御信号ＺＳＰＤＰ
は、メモリセルサイクルが完了すると、遅延段５０ａの
有する遅延時間の間Ｌレベルの活性状態に駆動される。
切換信号φＳＷは、この制御信号ＺＳＰＤＰの活性化
時、Ｌレベルとなり、図３５に示す切換回路４において
周辺降圧回路３ｐからの周辺電源電圧Ｖｃｃｐを選択さ
せる。
【０２２４】デコード回路５２は、さらに、メモリサイ
クル活性化信号ＣＭＡと遅延段５０ｂの出力信号を受け
るＡＮＤ回路５２ｅと、メモリサイクル活性化信号ＣＭ
Ａと遅延段５０ｂの出力信号を受けるＮＡＮＤ回路５２
ｆと、遅延段５０ｃの出力信号を反転するインバータ５
２ｇと、遅延段５０ｂの出力信号とインバータ５２ｇの
出力信号を受けるＮＡＮＤ回路５２ｈを含む。ＡＮＤ回
路５２ｅからセンス活性化信号ＳＥＮが出力される。し
たがって、このセンス活性化信号ＳＥＮは、メモリサイ
クル活性化信号ＣＭＡが活性状態のＨレベルへ駆動され
てから、遅延段５０ａおよび５０ｂの有する遅延時間が
経過した後に活性状態へ駆動され、メモリサイクル活性
化信号ＣＭＡの非活性化に応答して非活性状態へ駆動さ
れる。
【０２２５】ＮＡＮＤ回路５２ｆから、活性化信号ＺＡ
ＣＴが出力される。この活性化信号ＺＡＣＴは、センス
活性化信号ＳＥＮとほぼ同じ期間活性状態のＬレベルに
駆動される。ＮＡＮＤ回路５２ｈから制御信号ＺＳＰＤ
Ｓが出力される。この制御信号ＺＳＰＤＳは、遅延段５
０ｂの出力信号がＨレベルとなると、すなわちセンス活
性化信号ＳＥＮが活性化されると、遅延段５０ｃが有す
る遅延時間の間活性状態のＬレベルに駆動される。これ
により、センス降圧回路３ｓの動作電流をセンス動作時
に増大させて応答速度を速くし、センス電源電圧の低下
を抑制する。
【０２２６】なお、メモリサイクル活性化信号ＣＭＡ
は、標準ＤＲＡＭの場合には、外部からのロウアドレス
ストローブ信号ｅｘｔ／ＲＡＳに従って活性状態へ駆動
され、またクロック信号に同期して動作するクロック同
期型半導体記憶装置の場合、外部から与えられるアクテ
ィブコマンドに応答して活性状態へ駆動され、プリチャ
ージコマンドに応答して非活性状態へ駆動される。
【０２２７】なお、活性化信号ＺＡＣＴおよびＲＡＳの
活性化時、センス降圧回路３ｓおよび周辺降圧回路３ｐ
がそれぞれ活性化され、制御信号ＺＳＰＤＳおよびＺＳ
ＰＤＰが活性状態のとき、センス降圧回路３ｓおよび周
辺降圧回路３ｐの動作電流がそれぞれ増加される。これ
らのセンス降圧回路３ｓおよび周辺降圧回路３ｐの構成
は、図３１および図３４に示す構成のいずれが用いられ
てもよい。電流源トランジスタへ活性化信号ＺＡＣＴ
（またはＲＡＳ）および制御信号ＺＳＰＤＳ（またはＺ
ＳＰＤＰ）が与えられればよい。
【０２２８】また切換回路４は、通常のＣＭＯＳトラン
スミッションゲートで構成することができる。
【０２２９】以上のように、この発明の実施の形態５に
従えば、１つの信号から、遅延段列を用いて複数のタイ
ミング信号を生成し、これらの複数のタイミング信号を
デコードして降圧回路の動作電流および活性／非活性を
制御する信号を生成しているため、この活性／非活性を
制御するための制御信号および動作電流を制御するため
の制御信号それぞれに遅延回路を設ける必要がなく、回
路素子数を低減することができ、応じて回路占有面積お
よび消費電流を低減することができる。
【０２３０】［実施の形態６］図３８は、この発明の実
施の形態６に従う半導体記憶装置の要部の構成を示す図
である。図３８においては、電源投入後内部電源電圧Ｖ
ｉｎｔが所定電圧レベルに到達するまで強制的に降圧回
路３を活性化するための電源レベル判定回路６０が設け
られる。この電源レベル判定回路６０は、外部電源電圧
Ｖｅｘｔおよび内部電源電圧Ｖｉｎｔおよび基準電圧Ｖ
ｒｅｆを受け、内部電源電圧Ｖｉｎｔが所定電圧レベル
に到達したか否かを判定する。外部電源電圧Ｖｅｘｔと
の関係から内部電源電圧Ｖｉｎｔが所定電圧レベルに到
達したと判定すると、強制活性化信号ＺＰＵＰがＨレベ
ルへ駆動される。ＮＡＮＤ回路６２は、活性化信号ＺＡ
ＣＴと電源レベル判定回路６０からの強制活性化信号Ｚ
ＰＵＰとを受け、これらの一方が活性状態のとき降圧回
路３を活性状態へ駆動する。この降圧回路３は、センス
降圧回路および周辺降圧回路のいずれであってもよく、
またその構成は、先の実施の形態４において説明した構
成を備えていてもよく、また従来の内部降圧回路と同様
の構成を備えていてもよい。
【０２３１】この電源レベル判定回路６０を利用するこ
とにより、電源投入検出信号ＰＯＲを用いないため、外
部電源ノードと内部電源線の直結がなく、内部電源電圧
Ｖｉｎｔが外部電源電圧Ｖｅｘｔレベルに駆動されるの
を防止することができ、内部電源電圧Ｖｉｎｔを、基準
電圧Ｖｒｅｆに従って変化させることができ、内部回路
に過大な電圧が印加されるのを防止することができる。
【０２３２】図３９は、図３８に示す電源レベル判定回
路６０の具体的構成を示す図である。図３９において、
電源レベル判定回路６０は、基準電圧Ｖｒｅｆを一方動
作電源電圧として動作し、内部電源電圧Ｖｉｎｔを反転
するＣＭＯＳインバータ６０ａと、ＣＭＯＳインバータ
６０ａの出力信号に従ってノードＡ２を接地電圧レベル
へ放電するｎチャネルＭＯＳトランジスタ６０ｂと、ノ
ードＡ２およびＡ３の電圧をラッチするためのＣＭＯＳ
インバータラッチ６０ｃと、内部電源電圧Ｖｉｎｔに従
ってノードＡ３を接地電圧レベルへ放電するｎチャネル
ＭＯＳトランジスタ６０ｄと、ノードＡ３上の信号電圧
を反転して強制活性化信号ＺＰＵＰを出力するＣＭＯＳ
インバータ６０ｅを含む。
【０２３３】ＣＭＯＳインバータラッチ６０ｃは、外部
電源電圧Ｖｅｘｔを受ける電源ノードＰＳと接地ノード
との間に接続され、それぞれのゲートがノードＡ３に接
続されるｐチャネルＭＯＳトランジスタＱ６０およびｎ
チャネルＭＯＳトランジスタＱ６２を含むＣＭＯＳイン
バータと、外部電源ノードＰＳと接地ノードとの間に接
続され、それぞれのゲートがノードＡ２に接続せるｐチ
ャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトラ
ンジスタＱ６３を含むＣＭＯＳインバータとを含む。
【０２３４】基準電圧Ｖｒｅｆは、降圧回路３において
内部電源電圧Ｖｉｎｔを生成するために用いられ、外部
電源電圧Ｖｅｘｔから生成される（実施の形態１および
２参照）。ＣＭＯＳインバータラッチ６０ｃおよびＣＭ
ＯＳインバータ６０ｅは、外部電源ノードＰＳに与えら
れる外部電源電圧Ｖｅｘｔを一方動作電源電圧として動
作する。基準電圧Ｖｒｅｆは、内部電源電圧Ｖｉｎｔよ
りも早い時点で所定の電圧レベルに到達して安定化す
る。次に、この図３９に示す電源レベル判定回路６０の
動作を、図４０に示す信号波形図を参照して説明する。
【０２３５】時刻ｔ０において電源投入が行なわれ、外
部電源ノードＰＳの外部電源電圧Ｖｅｘｔの電圧レベル
が上昇する。電源投入直後においては、基準電圧Ｖｒｅ
ｆの電圧上昇速度が、内部電源電圧Ｖｉｎｔの電圧上昇
速度よりも速いため、ＣＭＯＳインバータ６０ａにおい
て、ｐチャネルＭＯＳトランジスタのコンダクタンスが
ｎチャネルＭＯＳトランジスタのコンダクタンスよりも
大きく、ＣＭＯＳインバータ６０ａの出力信号の電圧レ
ベルが、基準電圧Ｖｒｅｆのレベル上昇に従って上昇す
る。一方、ＣＭＯＳインバータラッチ６０ｃにおいて
は、電源投入直後、ｐチャネルＭＯＳトランジスタＱ６
０およびＱ６１が、オン状態にあり（ゲート−ソース間
電圧がそのしきい値電圧の絶対値よりも大きい）、ノー
ドＡ２およびＡ３の電圧レベルは、外部電源電圧Ｖｅｘ
ｔの電圧レベルの上昇に従って上昇する。また、ＣＭＯ
Ｓインバータ６０ｅにおいても、ｐチャネルＭＯＳトラ
ンジスタのコンダクタンスがｎチャネルＭＯＳトランジ
スタのコンダクタンスよりも大きく、強制活性化信号Ｚ
ＰＵＰの電圧レベルが緩やかに上昇する。この電圧レベ
ルは、図４０において、誇張して示しているが、極めて
低く、図３８に示すＮＡＮＤ回路６２は、この強制活性
化信号ＺＰＵＰをＬレベルと判定し、その出力信号をＨ
レベルとする。これにより、降圧回路３が活性状態を維
持し、基準電圧Ｖｒｅｆと内部電源電圧Ｖｉｎｔの比較
動作を行なって内部電源電圧Ｖｉｎｔの電圧レベルを上
昇させる。
【０２３６】時刻ｔ１において、ＣＭＯＳインバータ６
０ａの出力信号の電圧レベルが、ｎチャネルＭＯＳトラ
ンジスタ６０ｂのしきい値電圧よりも高くなると、ＭＯ
Ｓトランジスタ６０ｂがオン状態となり、ノードＡ２が
ｎチャネルＭＯＳトランジスタ６０ｂおよびＱ６２によ
り接地電圧レベルへ駆動される。ｎチャネルＭＯＳトラ
ンジスタ６０ｄは、内部電源電圧Ｖｉｎｔの電圧レベル
判定に用いられており、そのしきい値電圧または電流駆
動力は、ｎチャネルＭＯＳトランジスタ６０ｂのそれよ
りも高くまたは小さくされている。ノードＡ２が接地電
圧レベルへ駆動されると、ＣＭＯＳインバータラッチ６
０ｃにおいて、ｎチャネルＭＯＳトランジスタＱ６３が
オフ状態となり、一方、ｐチャネルＭＯＳトランジスタ
Ｑ６１がより強い導通状態となり、ノードＡ３を外部電
源ノードＰＳに結合し、その電圧レベルを外部電源電圧
Ｖｅｘｔレベルにまで上昇させる。また、ノードＡ３の
電圧レベルが外部電源電圧Ｖｅｘｔレベルに上昇するた
め、ＣＭＯＳインバータ６０ｅにおいては、ｐチャネル
ＭＯＳトランジスタがオフ状態、またｎチャネルＭＯＳ
トランジスタがオン状態となり、強制活性化信号ＺＰＵ
Ｐが接地電圧レベルに駆動される。
【０２３７】内部電源電圧Ｖｉｎｔの電圧レベルが上昇
するにつれ、ＣＭＯＳインバータ６０ｂにおいては、ｎ
チャネルＭＯＳトランジスタのコンダクタンスがｐチャ
ネルＭＯＳトランジスタのコンダクタンスよりも大きく
なり、ＣＭＯＳインバータ６０ａの出力信号の電圧レベ
ルが低下し、最終的に接地電圧レベルに駆動される（基
準電圧Ｖｒｅｆと内部電源電圧Ｖｉｎｔの差が、内部電
源電圧Ｖｉｎｔと接地電圧との差よりも小さくなるた
め）。これにより、ｎチャネルＭＯＳトランジスタ６０
ｂがオフ状態となり、ノードＡ２はＣＭＯＳインバータ
ラッチ６０ｃに含まれるｎチャネルＭＯＳトランジスタ
Ｑ６２により接地電圧レベルに保持される。一方、ノー
ドＡ３は、ｐチャネルＭＯＳトランジスタＱ６１によ
り、外部電源電圧Ｖｅｘｔの電圧レベルに保持される。
【０２３８】内部電源電圧Ｖｉｎｔの電圧レベルが上昇
すると、この内部電源電圧Ｖｉｎｔをゲートに受けるｎ
チャネルＭＯＳトランジスタ６０ｄのコンダクタンスが
大きくなる。このｎチャネルＭＯＳトランジスタ６０ｄ
のコンダクタンスがノードＡ３を外部電源電圧Ｖｅｘｔ
レベルに充電するｐチャネルＭＯＳトランジスタＱ６１
のそれよりも大きくなると、ノードＡ３の電圧レベルが
低下し始める。
【０２３９】時刻ｔ２において、ノードＡ１に与えられ
る内部電源電圧Ｖｉｎｔの電圧レベルが所定電圧レベル
に到達すると、ｎチャネルＭＯＳトランジスタ６０ｄの
コンダクタンスが十分大きくなり、ノードＡ３の電圧レ
ベルがさらに低下し、応じてｐチャネルＭＯＳトランジ
スタＱ６０の電流供給力がｎチャネルＭＯＳトランジス
タＱ６２の電流供給力よりも大きくなり、ノードＡ２の
電圧レベルが上昇し、ｐチャネルＭＯＳトランジスタＱ
６１がオフ状態へ移行する。これらの一連の動作によ
り、ＣＭＯＳインバータラッチ６０ｃのラッチ状態が反
転し、ノードＡ３の電圧レベルが接地電圧レベルとな
り、一方、ノードＡ２が外部電源電圧Ｖｅｘｔの電圧レ
ベルとなる。ノードＡ３の電圧レベルの低下により、Ｃ
ＭＯＳインバータ６０ｅからの強制活性化信号ＺＰＵＰ
が外部電源電圧ＶｅｘｔレベルのＨレベルへ立上がる。
これにより、図３８に示すＮＡＮＤ回路６２の出力信号
がＬレベルとなり、降圧回路３は降圧動作を停止する。
【０２４０】内部電源電圧Ｖｉｎｔの所定電圧レベル
は、基準電圧Ｖｒｅｆが電圧レベル以下に設定されてい
るが、内部電源電圧Ｖｉｎｔは、図示しない常時動作す
るスタンバイ降圧回路により駆動されほぼ所定の電圧レ
ベルに到達する。
【０２４１】また、この時刻ｔ２において内部電源電圧
Ｖｉｎｔが所定電圧レベルに到達してからノードＡ２お
よびＡ３の電圧レベルが変化し、強制活性化信号ＺＰＵ
Ｐが非活性状態へ駆動されるまでの遅延時間があれば、
その遅延時間を利用して、内部電源電圧Ｖｉｎｔが所定
電圧レベルに到達するようにされてもよい。それによ
り、内部電源線に対し、外部電源電圧Ｖｅｘｔを直接伝
達することなく電源投入時に内部電源電圧を初期設定す
ることができる。
【０２４２】図３９に示すように、ＣＭＯＳインバータ
６０ａの一方動作電源電圧として外部電源電圧Ｖｅｘｔ
よりも十分緩やかに変化する基準電圧Ｖｒｅｆを用いる
ことにより、内部ノードＡ２およびＡ３を初期状態に確
実に設定することができる。
【０２４３】また、外部電源電圧Ｖｅｘｔが安定状態と
なりかつ内部電源電圧Ｖｉｎｔが所定電圧レベルに到達
すると、ＭＯＳトランジスタＱ６１とＭＯＳトランジス
タ６０ｄのゲート電圧によりこれらの電流駆動力を調整
しており、結果として、外部電源電圧Ｖｅｘｔの電圧レ
ベルに基づいて内部電源電圧Ｖｉｎｔが所定電圧レベル
に到達したか否かを判定している。ＭＯＳトランジスタ
６０ｄの電流駆動力またはしきい値電圧が調整されて内
部電源電圧Ｖｉｎｔの判定レベルが決定されている。し
かしながら、判定動作は、ＣＭＯＳインバータラッチ６
０ｃのノードＡ３を充電するためのＭＯＳトランジスタ
Ｑ６１およびこのノードＡ３を放電するためのｎチャネ
ルＭＯＳトランジスタ６０ｄの電流駆動力の差に基づい
て行なわれており、結果として、外部電源電圧Ｖｅｘｔ
の電圧レベルに基づいて内部電源電圧Ｖｉｎｔの電圧レ
ベルを検出している。これにより、安定な内部電源電圧
検出動作が実現される。
【０２４４】ＣＭＯＳインバータ６０ａにおいて、一方
動作電源電圧として外部電源電圧Ｖｅｘｔを利用した場
合、内部電源電圧Ｖｉｎｔが外部電源電圧Ｖｅｘｔより
も低い電圧レベルでは、ＣＭＯＳインバータ６０ａにお
いて常時電流が流れ、消費電流が大きくなる。また、た
とえ内部電源電圧Ｖｉｎｔが所定電圧レベルに到達して
も、ＣＭＯＳインバータ６０ａの出力信号が接地電圧レ
ベルに放電されない（ｎチャネルＭＯＳトランジスタ６
０ｂを完全なオフ状態に設定することができない）。し
たがって、内部電源電圧Ｖｉｎｔが所定電圧レベルに到
達したときに、このＣＭＯＳインバータラッチ６０ｃの
ラッチ状態を反転させることができない。内部電源電圧
Ｖｉｎｔ以下の電圧レベルでありかつ外部電源電圧Ｖｅ
ｘｔから生成される基準電圧Ｖｒｅｆを利用することに
より、高速で内部電源電圧Ｖｉｎｔが所定電圧レベルに
到達したときに、ＣＭＯＳインバータラッチ６０ｃのラ
ッチ状態を反転させることができる（ＭＯＳトランジス
タ６０ｂを完全にオフ状態とすることができるため）。
【０２４５】［変更例］図４１は、図３９に示す電源レ
ベル判定回路６０の変更例の構成を示す図である。この
図４１に示す電源レベル判定回路６０においては、ＣＭ
ＯＳインバータ６０ａの入力ノードＡ１に、内部電源電
圧Ｖｉｎｔを受けるＲＣ遅延回路６０ｆが設けられる。
このＲＣ遅延回路６０ｆは、抵抗素子と、ＭＯＳキャパ
シタとを含む。他の構成は、図３９に示す構成と同じで
あり、対応する部分には同一参照番号を付し、その詳細
説明は省略する。
【０２４６】この図４１に示す構成においては、ＣＭＯ
Ｓインバータ６０ａの入力ノードＡ１の信号電圧の変化
速度をＲＣ遅延回路６ｆにより調節することができる。
したがって、図４０に示す信号波形図における強制活性
化信号ＺＰＵＰが非活性化される時間ｔ２を適当なタイ
ミングに設定することができる。また、入力ノードＡ１
の電圧変化速度を基準電圧Ｖｒｅｆの変化速度に合わせ
て調節することにより、確実に内部ラッチノードＡ２お
よびＡ３の電圧レベルを一旦上昇させた後に、それぞれ
ＬレベルおよびＨレベルに設定することができる。これ
により、内部ラッチノードＡ２およびＡ３の電圧レベル
が不安定な状態でラッチが行なわれＣＭＯＳインバータ
ラッチ６０ｃが誤った内部ラッチ状態に入るのを防止す
ることができ、正確な回路動作を保証することができ
る。また、ＲＣ遅延回路６０ｆは、内部電源電圧Ｖｉｎ
ｔが立上がった後においても、この内部電源電圧Ｖｉｎ
ｔを使用する回路が動作し、一時的に消費電流が増大し
て内部電源電圧Ｖｉｎｔが急激に変動しても、このよう
な内部電源電圧Ｖｉｎｔの高周波の電圧変動に対するロ
ーパスフィルタとして機能し、電源レベル判定回路６０
が誤って内部ラッチ動作を起動するのを抑制する。
【０２４７】［変更例２］図４２は、この発明の実施の
形態６の変更例２の構成を概略的に示す図である。図４
２に示す構成においては、周辺降圧回路３ｐの活性／非
活性を制御するために、電源レベル判定回路６０からの
強制活性化信号ＺＰＵＰがゲート回路６２を介して与え
られる。電源レベル判定回路６０は、センス基準電圧Ｖ
ｒｅｆｓを受け、このセンス基準電圧Ｖｒｅｒｓと周辺
電源電圧Ｖｃｃｐの関係により、図３９または図４１に
示すＣＭＯＳインバータラッチ６０ｃのラッチノードＡ
２およびＡ３を確実に初期設定する。センス基準電圧Ｖ
ｒｅｆｓは、外部電源電圧Ｖｅｘｔよりも遅く安定状態
に到達し、また周辺電源電圧Ｖｃｃｐよりも速いタイミ
ングで安定状態に移行する。したがってこのセンス基準
電圧Ｖｒｅｆｓおよび外部電源電圧Ｖｅｘｔを用いて周
辺電源電圧Ｖｃｃｐの電圧レベルを判定することによ
り、正確なレベル判定動作を行なうことができる。
【０２４８】特に、周辺電源電圧Ｖｃｃｐは、周辺回路
の構成要素であるＭＯＳトランジスタへ直接与えられ
る。したがって、電源投入時において、外部電源電圧Ｖ
ｅｘｔが直接印加された場合、素子破壊が生じる可能性
が高い。この図４２に示す構成を利用することにより、
周辺回路の電源投入時における高電圧印加による素子破
壊を防止することができる。センス電源電圧は、センス
アンプへ、センスアンプ活性化トランジスタを介して伝
達される。また、センス電源線には、数多くのセンスア
ンプが接続し、負荷容量が大きく、急激な電圧上昇は生
じず（負荷容量が大きいため）、電源投入時における急
激なセンス電源電圧上昇に起因する素子破壊が生じる可
能性は少ない。したがって、この周辺降圧回路に対して
電源レベル判定回路６０からの強制活性化信号ＺＰＵＰ
を与えてその活性／非活性を制御することにより、半導
体記憶装置の内部回路の電源投入時における素子破壊を
防止することができる。
【０２４９】なお、この図４２に示す構成において、電
源レベル判定回路６０からの強制活性化信号ＺＰＵＰ
が、センス降圧回路３ｓの強制活性化のために用いられ
てもよい。
【０２５０】また、センス基準電圧Ｖｒｅｆｓは、周辺
電源電圧Ｖｃｃｐよりも低い電圧レベルであり（安定化
時）、図３９または図４１に示すＣＭＯＳインバータ６
０ａを、安定化時確実に、その出力信号をＬレベルに駆
動保持することができる。
【０２５１】また、ＮＡＮＤ回路６２の出力信号は、先
の実施の形態４における内部電源回路の内部降圧回路の
電流源トランジスタのゲートへ与えられる。
【０２５２】［変更例３］図４３は、この発明の実施の
形態６の変更例３の構成を概略的に示す図である。この
図４３に示す構成においては、電圧レベル制御回路１０
は、外部電源電圧Ｖｅｘｔの電圧を用いて内部電源電圧
Ｖｉｎｔの電圧レベルを検出する電源レベル判定回路７
０を含む。内部電源電圧Ｖｉｎｔと外部電源電圧Ｖｅｘ
ｔとが所定の関係を満たすと、電源レベル判定回路７０
は、強制活性化信号ＺＰＵＰを非活性状態へ駆動する。
この強制活性化信号ＺＰＵＰが活性状態の間、降圧回路
３は、降圧動作を行なって、外部電源電圧Ｖｅｘｔか
ら、基準電圧Ｖｒｅｆレベルの内部電源電圧Ｖｉｎｔを
生成する。
【０２５３】この図４３に示すように、装置内において
最も速いタイミングで安定化する外部電源電圧Ｖｅｘｔ
を用いて内部電源電圧Ｖｉｎｔの電圧レベルを検出する
ことにより、安定な電圧レベル検出動作が保証される。
【０２５４】図４４は、図４３に示す電源レベル判定回
路７０の具体的構成を示す図である。図４４において、
電源レベル判定回路７０は、ノードＡ５と接地ノードと
の間に接続される容量素子７０ａと、外部電源ノードＰ
Ｓに与えられる外部電源電圧Ｖｅｘｔを一方動作電源電
圧として動作し、ノードＡ５上の信号を受けるＣＭＯＳ
インバータ７０ｂと、ノードＡ６上に与えられるＣＭＯ
Ｓインバータ７０ｂの出力信号に従って選択的にノード
Ａ５と外部電源ノードＰＳとを結合するｐチャネルＭＯ
Ｓトランジスタ７０ｃと、外部電源ノードＰＳから与え
られる外部電源電圧Ｖｅｘｔを一方動作電源電圧として
動作し、ノードＡ６に与えられるＣＭＯＳインバータ７
０ｂの出力信号を受けるＣＭＯＳインバータ７０ｄと、
ＣＭＯＳインバータ７０ｂおよび７０ｄの出力信号に応
答して選択的に導通し、内部電源電圧Ｖｉｎｔをノード
Ａ５に選択的に伝達するＣＭＯＳトランスミッションゲ
ート７０ｅと、ノードＡ５およびＡ６上の信号電圧を比
較し、該比較結果を示す信号をラッチする比較ラッチ回
路７０ｆと、外部電源ノードＰＳに与えられる外部電源
電圧Ｖｅｘｔを一方動作電源電圧として動作し、比較ラ
ッチ回路７０ｆの出力ノードＡ７上の信号を反転して強
制活性化信号ＺＰＵＰを出力するＣＭＯＳインバータ７
０ｇを含む。
【０２５５】ＣＭＯＳインバータ７０ｂ、７０ｄおよび
７０ｇの各々は、外部電源ノードＰＳと接地ノードとの
間に接続されるｐチャネルＭＯＳトランジスタおよびｎ
チャネルＭＯＳトランジスタを含む。ＣＭＯＳトランス
ミッションゲート７０ｅは、ＣＭＯＳインバータ７０ｂ
の出力信号をゲートに受けるｎチャネルＭＯＳトランジ
スタと、このｎチャネルＭＯＳトランジスタと並列に接
続され、かつそのゲートにＣＭＯＳインバータ７０ｄの
出力信号を受けるｐチャネルＭＯＳトランジスタを含
む。
【０２５６】比較ラッチ回路７０ｆは、外部電源ノード
ＰＳとノードＡ８との間に接続されかつそのゲートがノ
ードＡ６に接続されるｐチャネルＭＯＳトランジスタＱ
７０と、外部電源ノードＰＳとノードＡ７との間に接続
されかつそのゲートがノードＡ５に接続されるｎチャネ
ルＭＯＳトランジスタＱ７１と、ノードＡ８と接地ノー
ドとの間に接続されかつそのゲートがノードＡ７に接続
されるｎチャネルＭＯＳトランジスタＱ７２と、ノード
Ａ７と接地ノードとの間に接続されかつそのゲートがノ
ードＡ８に接続されるｎチャネルＭＯＳトランジスタＱ
７３を含む。
【０２５７】電源レベル判定回路７０は、さらに、外部
電源ノードＰＳとノードＡ６との間に接続されかつその
ゲートに電源投入検出信号ＺＰＯＲを受けるｐチャネル
ＭＯＳトランジスタ７０ｈを含む。内部電源電圧Ｖｉｎ
ｔは、センス電源回路から出力されるセンス電源電圧Ｖ
ｃｃｓまたは周辺電源回路から出力される周辺電源電圧
Ｖｃｃｐである。次に、この図４４に示す電源レベル判
定回路７０の動作を、図４５に示す信号波形図を参照し
て説明する。
【０２５８】時刻ｔ０において電源投入が行なわれ、外
部電源電圧Ｖｅｘｔの電圧レベルが上昇する。電源投入
時、電源投入検出信号ＺＰＯＲがＬレベルであり、ｐチ
ャネルＭＯＳトランジスタ７０ｈがオン状態となり、ノ
ードＡ６の電圧レベルが外部電源電圧Ｖｅｘｔの電圧レ
ベルとともに上昇する。また、ノードＡ５の電圧レベル
は、ＣＭＯＳインバータ７０ｂの入力論理しきい値より
も低く、ＣＭＯＳインバータ７０ｂの出力信号も外部電
源電圧Ｖｅｘｔの電圧レベルに従って上昇する。一方、
ＣＭＯＳインバータ７０ｄは、ノードＡ６の電圧レベル
が外部電源電圧Ｖｅｘｔの電圧レベルに応じて上昇する
ため、内部のｐチャネルＭＯＳトランジスタがオフ状態
を維持し、その出力信号は接地電圧レベルのＬレベルと
なる。したがって、ＣＭＯＳトランスミッションゲート
７０ａがオン状態となり、内部電源電圧Ｖｉｎｔがノー
ドＡ５へ伝達される。ノードＡ５には、容量素子７０ａ
が接続されており、この内部電源電圧Ｖｉｎｔに従って
充電され、ノードＡ５の電圧レベルが緩やかに上昇す
る。
【０２５９】内部電源電圧Ｖｉｎｔは、既に説明してい
るように、外部電源電圧Ｖｅｘｔから生成される基準電
圧Ｖｒｅｆとの比較に基づいて外部電源電圧Ｖｅｘｔか
ら生成される。したがって、電源投入後、この内部電源
電圧Ｖｉｎｔは、外部電源電圧Ｖｅｘｔの電圧レベルに
従って基準電圧Ｖｒｅｆの電圧レベルが上昇するため、
その電圧レベルも応じて上昇する。
【０２６０】比較ラッチ回路７０ｆにおいては、ノード
Ａ６の電圧レベルがノードＡ５の電圧レベルよりも高い
ため、ｐチャネルＭＯＳトランジスタＱ７１のコンダク
タンスがｐチャネルＭＯＳトランジスタＱ７０のコンダ
クタンスよりも大きく、交差結合されたｎチャネルＭＯ
ＳトランジスタＱ７２およびＱ７３により、ノードＡ８
が接地電圧レベルに保持され、一方、ノードＡ７が、ｐ
チャネルＭＯＳトランジスタＱ７１からの充電電流によ
り外部電源電圧Ｖｅｘｔの電圧レベルの上昇に応じてそ
の電圧レベルが上昇する。したがって、電源投入直後、
ノードＡ７の電圧レベルがＣＭＯＳインバータ７０ｄの
入力論理しきい値よりも低い時には、強制活性化信号Ｚ
ＰＵＰは、少し電圧レベルがＣＭＯＳインバータ７０ｇ
により、一旦上昇するが、すぐに放電され、強制活性化
信号ＺＰＵＰはＬレベルを維持する。
【０２６１】外部電源電圧Ｖｅｘｔが所定の電圧レベル
に到達するかまたは所定電圧レベルに到達しかつ安定化
すると、時刻ｔ１において電源投入検出信号ＺＰＯＲが
Ｈレベルに立上がり、ｐチャネルＭＯＳトランジスタ７
０ｈがオフ状態となる。この時刻ｔ１においては、外部
電源電圧Ｖｅｘｔは、所定電圧レベルで安定化してお
り、ノードＡ６の電圧レベルも外部電源電圧Ｖｅｘｔの
電圧レベルで安定化する。この状態においても、ＣＭＯ
Ｓトランスミッションゲート７０ａはオン状態にあり、
ノードＡ５は、内部電源電圧Ｖｉｎｔの電圧レベルの上
昇に応じてその電圧レベルが上昇する。比較ラッチ回路
７０ｆにおいては、ｐチャネルＭＯＳトランジスタＱ７
０がオフ状態にあり（ソースおよびゲートの電圧が同じ
レベルである）、ノードＡ７がＨレベルを維持する。
【０２６２】内部電源電圧Ｖｉｎｔの電圧レベルの上昇
に従って、容量素子７０ａが充電され、ノードＡ５の電
圧レベルが上昇する。このノードＡ５の電圧レベルが時
刻ｔ２においてＣＭＯＳインバータ７０ｂの入力論理し
きい値よりも高くなると、ＣＭＯＳインバータ７０ｂの
出力信号がＬレベルの変化する。これにより、ノードＡ
６が接地電圧レベルへ放電され、ｐチャネルＭＯＳトラ
ンジスタ７０ｃがオン状態となり、ノードＡ５が外部電
源ノードＰＳに結合され、その電圧レベルが外部電源電
圧Ｖｅｘｔの電圧レベルに上昇する。このノードＡ６の
電圧レベルの低下に応答して、ＣＭＯＳインバータ７０
ｄの出力信号がＨレベルとなり、ＣＭＯＳトランスミッ
ションゲート７０ｅがオフ状態となり、ノードＡ５の外
部電源電圧Ｖｅｘｔが内部電源電圧Ｖｉｎｔを供給する
ノードへ伝達されるのを防止する。
【０２６３】ノードＡ６の電圧レベルの低下に応答し
て、比較ラッチ回路７０ｆにおいては、ｐチャネルＭＯ
ＳトランジスタＱ７０がオン状態となり、一方、ｐチャ
ネルＭＯＳトランジスタＱ７１がオフ状態となり、ノー
ドＡ８がｐチャネルＭＯＳトランジスタＱ７０により充
電されて、その電圧レベルが上昇し、一方、ノードＡ３
がＭＯＳトランジスタＱ７３を介して放電されてその電
圧レベルが低下する。ノードＡ７およびＡ８の放電およ
び充電は、交差結合されたｎチャネルＭＯＳトランジス
タＱ７２およびＱ７３で構成される増幅回路により高速
で行なわれる。ノードＡ７の電圧レベルの低下に応答し
て、ＣＭＯＳインバータ７０ｇからの強制活性化信号Ｚ
ＰＵＰがＨレベルに立上がる。これにより、降圧回路３
が降圧動作を停止する。
【０２６４】図４４に示す電源レベル判定回路７０の構
成においては、ノードＡ５の電圧レベルがＣＭＯＳイン
バータ７０ｂの入力論理しきい値よりも高くなると強制
活性化信号ＺＰＵＰが非活性化される。ＣＭＯＳインバ
ータ７０ｂの入力論理しきい値は、外部電源ノードＰＳ
に与えられる外部電源電圧Ｖｅｘｔとその内部に含まれ
るＭＯＳトランジスタのβの比とにより与えられる。電
源投入後最も早く安定化する外部電源電圧Ｖｅｘｔを用
いて内部電源電圧Ｖｉｎｔの判定基準電圧レベルを設定
し、そのＣＭＯＳインバータ７０ｂの入力論理しきい値
を判定基準として、内部電源電圧Ｖｉｎｔが所定の電圧
レベルに到達したか否かを正確に判定することができ
る。これは、ＣＭＯＳインバータ７０ｂの入力論理しき
い値は、外部電源電圧Ｖｅｘｔが一定状態に保持された
ときには、一定値を保持するためである。ここで、β
は、ＭＯＳトランジスタのチャネル幅とチャネル長の比
である。
【０２６５】時刻ｔ０から時刻ｔ２までの間の時間は、
ＣＭＯＳインバータ７０ｂの入力論理しきい値を調整す
ることにより適当な値に設定される。また、これに代え
て、ＣＭＯＳトランスミッションゲート７０ｅと容量素
子７０ａとの間に、抵抗素子を挿入し、ノードＡ５の電
圧レベルの上昇速度を内部電源電圧Ｖｉｎｔの電圧レベ
ルの上昇速度と異ならせることにより、強制活性化信号
ＺＰＵＰの活性時間を調整する構成が用いられてもよ
い。
【０２６６】このＣＭＯＳインバータ７０ｂの安定化時
における入力論理しきい値を、内部電源電圧Ｖｉｎｔ
（ＶｃｃｐまたはＶｃｃｓ）の電圧レベルを規定する基
準電圧Ｖｒｅｆ（Ｖｒｅｆｐ，Ｖｒｅｆｓ）の電圧レベ
ルに設定すれば、内部電源線と外部電源ノードとを直接
結合することなく、内部電源電圧Ｖｉｎｔが所定の基準
電圧レベルに到達したときに、降圧回路３の動作を停止
させることができる。この場合、また、内部電源電圧Ｖ
ｉｎｔは、基準電圧Ｖｒｅｆよりも低い電圧レベルであ
ってもよい。これは、以下の理由による。
【０２６７】図４６は、内部電源回路の要部の構成を概
略的に示す図である。図４６において、内部電源回路１
は、ゲート回路６２からの制御信号に応答して選択的に
活性／非活性化されて降圧動作を行なう降圧回路３と、
常時動作し、基準電圧Ｖｒｅｆに応じた内部電源電圧Ｖ
ｉｎｔを生成するスタンバイ降圧回路３ａを含む。スタ
ンバイ降圧回路３ａおよび降圧回路３の出力ノードは共
通に結合される。スタンバイ降圧回路３ａは、スタンバ
イ状態時における内部電源線のリーク電流を保証するた
めに設けられており、その駆動電流量は十分小さくされ
ている。一方、降圧回路３は、内部回路（周辺回路およ
び／またはセンスアンプ回路）動作時における消費電流
を補償するために大きな電流駆動力を有している。した
がって、降圧回路３が電源投入時駆動されて、内部電源
電圧Ｖｉｎｔの電圧レベルを上昇させ、その後、スタン
バイ降圧回路３ａのみに従って内部電源電圧Ｖｉｎｔの
電圧レベルを所定電圧レベルまで到達させることによ
り、スタンバイ降圧回路３ａのみを用いて電源投入後内
部電源電圧Ｖｉｎｔを所定電圧レベル（基準電圧Ｖｒｅ
ｆの規定するレベル）まで駆動する構成に比べて大幅に
内部電源電圧Ｖｉｎｔが安定化するまでに要する時間を
短縮することができる。したがって、この強制活性化信
号ＺＰＵＰが非活性化されるタイミングが、内部電源電
圧Ｖｉｎｔが基準電圧Ｖｒｅｆよりも低い電圧レベルの
ときに設定されても何ら問題はない。
【０２６８】また、スタンバイ降圧回路３ａの構成は、
単に活性制御信号に代えて、バイアス電圧が電流源トラ
ンジスタのゲートへ与えられるだけであり、それを除い
てこれまでに説明した降圧回路と同じ構成を備える。単
に電流駆動力が小さくされているだけである。
【０２６９】以上のように、この発明の実施の形態６に
従えば、電源投入時、内部電源電圧と外部電源電圧との
関係に基づいて降圧回路を強制的に活性状態へ駆動して
いるため、内部電源電圧が降圧回路を通して生成され、
内部電源線と外部電源ノードとが結合されるのを防止す
ることができ、内部電源線に外部電源電圧が直接印加さ
れて電源投入時のノイズなどに起因する高電圧が内部回
路に印加され、素子破壊が生じるのを防止することがで
きる。
【０２７０】［他の適用例］上述の説明においては、各
実施の形態１から６が説明されているが、これらは、図
１に示す電源レベル制御回路において、適当に組合せて
用いられてもよい。また、個々に用いられてもよい。
【０２７１】また、半導体記憶装置としては、ダイナミ
ック・ランダム・アクセス・メモリが述べられている。
しかしながら、このダイナミック・ランダム・アクセス
・メモリとしては、標準ＤＲＡＭおよびクロック信号に
同期してデータの入出力を行う同期型半導体記憶装置の
いずれであってもよい。
【０２７２】
【発明の効果】以上のように、この発明に従えば、低消
費電流かつ低占有面積で、安定に所望のレベルの内部電
源電圧を生成して、内部回路を安定に動作させることが
できる。
【０２７３】すなわち、請求項１に係る発明に従えば、
内部電源電圧線に結合される容量素子の容量値を調整す
るための手段を設けているため、最小占有面積で、安定
に内部電源電圧を所定の電圧レベルに保持することがで
き、チップ占有面積を低減することができる。
【０２７４】請求項２に係る発明に従えば、この内部電
源回路を、互いに異なる基準電圧を切換えて、それらの
基準電圧に応じて内部電源電圧を生成するように構成し
ているため、この容量素子の充電電圧を、高い電圧レベ
ルに設定することができ、内部回路動作時における内部
電源電圧の低下を抑制し、内部回路を安定に動作させる
ことができる。
【０２７５】請求項３に係る発明に従えば、特定動作モ
ード時において、この第１の基準電圧を外部から設定可
能にするように構成しているため、第１の基準電圧の最
適値を決定することができる。
【０２７６】請求項４に係る発明に従えば、内部回路
が、メモリセルデータを検知し増幅する複数のセンスア
ンプを含んでおり、センス動作時における電荷を容量素
子から供給することができ、センス電源電圧の低下を抑
制することができ、安定かつ高速にセンス動作を行なう
ことができる。
【０２７７】請求項５に係る発明に従えば、データ出力
回路のレベル変換回路へ内部電源電圧を供給しているた
め、データ出力時におけるレベル変換回路の動作時にお
ける電圧低下を抑制することができ、安定かつ高速にデ
ータを出力することができる。
【０２７８】請求項６に係る発明に従えば、第１の温度
領域で負または０の温度特性を有し、かつこれより高温
側の第２の温度領域で正の温度特性を有する基準電圧を
生成し、この基準電圧に基づいて内部電源電圧を生成し
ているため、広い動作範囲にわたって内部回路を安定か
つ高速に動作させることができる。
【０２７９】請求項７に係る発明に従えば、基準電圧
を、同一材料で形成される第１および第２の抵抗素子の
抵抗比に比例する第１の電圧と、互いに異なる材料で形
成される第３および第４の抵抗素子の抵抗比に比例する
第２の電圧を生成し、これらの高い方の電圧を選択して
基準電圧として生成しているために、容易に、負または
０および正の温度特性を有する基準電圧を生成すること
ができる。
【０２８０】請求項８に係る発明に従えば、ＭＯＳトラ
ンジスタの電流駆動力の差を抵抗素子で増幅しその電流
を第２の抵抗素子で電圧に変換して第１の電圧を生成
し、同一構成で第３および第４の抵抗素子で第２の電圧
を生成しており、所望の温度特性を有しかつ外部電源電
圧に依存しない電圧を生成することができる。
【０２８１】請求項９に係る発明に従えば、第４の抵抗
素子として、ダイオード接続されたＭＯＳトランジスタ
を用いているため、その温度特性により、容易に所望の
負の温度特性を有する電圧を生成することができる。
【０２８２】請求項１０に係る発明に従えば、第３の抵
抗素子を高融点金属シリサイド、第４の抵抗を高濃度不
純物拡散抵抗で形成している。ので、ほぼ温度特性（温
度係数が０の電圧を生成することができる。
【０２８３】請求項１１に係る発明に従えば、第１およ
び第２の電圧のうちの高電圧の電圧を選択する手段とし
て、ソース結合論理を用いるため、容易にかつ正確に、
第１および第２の電圧のうちの高い方の電圧に応じた基
準電圧を生成することができる。
【０２８４】請求項１２に係る発明に従えば、基準電圧
および内部電源電圧をともにレベル変換し、これらのレ
ベル変換された電圧を比較して外部電源ノードから内部
電源線へ電流を供給するように構成しているため、比較
回路を最適領域で動作させることができ、高速応答する
内部電源回路を実現することができる。
【０２８５】請求項１３に係る発明に従えば、レベル変
換電圧を受ける比較段を構成するＭＯＳトランジスタ対
をそれぞれ接地ノードに結合しているため、比較回路の
出力信号の最低到達電位を接地電圧レベルにすることが
でき、外部電源電圧低下時においても、電流ドライブト
ランジスタの電流駆動能力の低下を抑制することがで
き、外部電源電圧の広い範囲にわたって高速に応答する
内部電源回路を実現することができる。また、電流ドラ
イブトランジスタの占有面積を増大する必要がなく、回
路占有面積の増大を抑制することができる。
【０２８６】請求項１４に係る発明に従えば、レベル変
換回路を、基準電圧および内部電源電圧を受けるＭＯＳ
トランジスタと、これらのＭＯＳトランジスタとカレン
トミラー回路を構成する同一導電型のＭＯＳトランジス
タで構成しているため、電流駆動型のレベル変換を行な
って、高速でレベル変換された電圧を生成することがで
き、応答特性に優れたレベル変換回路を実現することが
できる。
【０２８７】請求項１５に係る発明に従えば、直列接続
されるＭＯＳトランジスタのゲートを、それぞれ１つＭ
ＯＳトランジスタをおいた接続ノードに接続するように
構成しているため、各ＭＯＳトランジスタをほぼ同じ動
作領域で動作させることができ、被分圧電圧が低い場合
においても、安定に動作して、所望の整数比の分圧電圧
を生成することができる。
【０２８８】請求項１６に係る発明に従えば、直列接続
されるＭＯＳトランジスタのうち隣接する２つのＭＯＳ
トランジスタのバックゲートを共通にこれらの２つのＭ
ＯＳトランジスタの高電位側の接続ノードに接続するよ
うに構成しているため、これらの隣接する２つのＭＯＳ
トランジスタのバックゲート効果を同じとすることこと
ができ、同じ動作領域で動作させることができ、一定の
分圧比の分圧電圧を得ることができる。
【０２８９】請求項１７に係る発明に従えば、１つの基
準電圧発生回路からセンスアンプ用の基準電圧および周
辺回路用の基準電圧を生成しているため、基準電圧発生
回路占有面積を低減することができる。
【０２９０】請求項１８に係る発明に従えば、この基準
電圧発生のための抵抗回路として、直列接続されたＭＯ
Ｓトランジスタを用いかつこれらのＭＯＳトランジスタ
の各ゲートを、１つおいたＭＯＳトランジスタの接続ノ
ードに接続しているため、外部電源電圧が動作下限領域
近傍の値にあっても、安定に所望のレベルの基準電圧を
生成することができる。
【０２９１】請求項１９に係る発明に従えば、動作モー
ド指示信号を１つの経路を形成する遅延チェーンを通し
て複数の信号を生成し、これらの複数の信号をデコード
することにより、動作制御信号を生成して電源降圧回路
の動作を制御するように構成しているため、各制御信号
に対応して遅延回路を設ける必要がなく、回路素子数を
低減することができ、回路占有面積および回路動作時の
消費電流を低減することができる。
【０２９２】請求項２０に係る発明に従えば、デコード
回路を、内部降圧回路活性化信号と、この活性化された
降圧回路の動作電流を所定期間増加させる第２の活性化
信号とを生成するように構成しているため、内部回路動
作時においてこの降圧回路の動作電流を大きくして、応
答速度を大きくすることができ、安定に所望のレベルの
内部電源電圧を生成することができる。
【０２９３】請求項２１に係る発明に従えば、デコード
回路が、動作モード指示信号の活性化および非活性化そ
れぞれに応答して第２の活性化信号を活性化しており、
内部回路動作時および内部プリチャージ動作時における
消費電流による内部電源電圧の低下を抑制することがで
きる。
【０２９４】請求項２２に係る発明に従えば、降圧動作
活性化信号および動作電流増大用活性化信号をともに同
じ内部降圧回路へ与えているため、たとえば基準電圧切
換により、センス電源電圧をオーバドライブする回路を
容易に得ることができる。
【０２９５】また、このセンス電源電圧オーバドライブ
時においても、応答速度が高速化されており、正確にセ
ンス電源電圧をオーバドライブ電圧レベルにまで駆動す
ることができる。
【０２９６】請求項２３に係る発明に従えば、降圧動作
活性化信号および動作電流増大用活性化信号がそれぞれ
別の降圧回路へ与えられており、各内部回路に利用され
る内部電源電圧の特性に応じて、最適な条件で内部降圧
回路を動作させることができる。
【０２９７】請求項２４に係る発明に従えば、電流ドラ
イブトランジスタのコンダクタンスを調整する比較回路
を、この電流ドライブトランジスタからの供給電流によ
りその電圧レベルが設定される内部電源電圧のレベルに
応じて活性化するように構成しているため、電源投入時
において、外部電源ノードを直接内部電源線に結合する
必要がなく、内部電源線に不必要な高電圧が印加される
のを防止することができる。
【０２９８】請求項２５に係る発明に従えば、内部電源
電圧と基準電圧との差に従って比較回路を活性化してい
るため、正確に比較回路を活性化することができる。
【０２９９】請求項２６に係る発明に従えば、活性化手
段は、対応の内部電源電圧生成のための基準電圧と別の
基準電圧と内部電源電圧との差に従って比較回路を活性
化しているため、所望の電圧レベルに到達するまで、比
較回路を活性化することができる。
【０３００】請求項２７に係る発明に従えば、内部電源
電圧と外部電源電圧との差に応じて比較回路を活性化し
ており、内部電源電圧が所定電圧レベルに到達するま
で、比較回路を活性化することができる。
【０３０１】請求項２８に係る発明に従えば、この内部
電源電圧と外部電源電圧との差に応じて比較回路を非活
性化するように構成してため、正確に、内部電源電圧が
所定電圧レベルに到達した時点で、比較回路の活性化動
作を停止させることができる。
【図面の簡単な説明】
【図１】 この発明が適用される半導体記憶装置の全体
の構成を概略的に示す図である。
【図２】 この発明の実施の形態１における半導体記憶
装置の要部の構成を示す図である。
【図３】 図２に示す基準電圧の温度特性を示す図であ
る。
【図４】 （Ａ）は、この発明の実施の形態１の変更例
の構成を示し、（Ｂ）は、（Ａ）に示す抵抗素子を用い
たときの基準電圧の温度依存性を示す図である。
【図５】 この発明の実施の形態２に従う半導体記憶装
置の要部の構成を示す図である。
【図６】 図５に示す基準電圧発生回路の構成の一例を
示す図である。
【図７】 図６に示す基準電圧発生回路からの基準電圧
の外部電圧依存性を示す図である。
【図８】 図６に示す定電流源の構成の一例を示す図で
ある。
【図９】 図５に示す基準電圧発生回路の変更例の構成
を示す図である。
【図１０】 この発明の実施の形態２に従って構成され
る分圧回路の構成を示す図である。
【図１１】 図１０に示す分圧回路の出力電圧と入力電
圧の関係を示す図である。
【図１２】 この発明の実施の形態３に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図１３】 図１２に示すセンスアンプ回路の構成の一
例を示す図である。
【図１４】 図１２に示す回路の動作を示す信号波形図
である。
【図１５】 この発明の実施の形態３に従う半導体記憶
装置のより詳細な構成を示す図である。
【図１６】 図１５に示す周辺基準電圧発生回路の構成
の一例を示す図である。
【図１７】 この発明の実施の形態３の変更例の構成を
概略的に示す図である。
【図１８】 図１５および図１７に示す安定化容量の構
成をより具体的に示す図である。
【図１９】 図１８に示すヒューズプログラム回路の構
成を示す図である。
【図２０】 図１５および図１７に示す安定化容量の他
の構成を示す図である。
【図２１】 この発明の実施の形態３の変更例を概略的
に示す図である。
【図２２】 この発明の実施の形態３の他の用途への適
用例を示す図である。
【図２３】 この発明の実施の形態３の他の用途への適
用例を示す図である。
【図２４】 この発明の実施の形態４に従う半導体記憶
装置の要部の構成を示す図である。
【図２５】 （Ａ）は、図２４に示す比較回路の動作を
示す信号波形図であり、（Ｂ）は、図２４に示す電流ド
ライブトランジスタの駆動電流能力を示す図である。
【図２６】 この発明の実施の形態４の変更例の構成を
概略的に示す図である。
【図２７】 図２６に示すレベル変換回路の動作を示す
信号波形図である。
【図２８】 この発明の実施の形態４の変更例２の構成
を概略的に示す図である。
【図２９】 この発明の実施の形態５に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図３０】 図２９に示す遅延チェーンおよびデコード
回路の構成を示す図である。
【図３１】 図２９に示すセンス降圧回路の構成を概略
的に示す図である。
【図３２】 図３０に示す回路の動作を示す信号波形図
である。
【図３３】 図２９に示す切換信号発生部の構成の一例
を示す図である。
【図３４】 この発明の実施の形態５の変更例の構成を
概略的に示す図である。
【図３５】 この発明の実施の形態５の変更例２の構成
を概略的に示す図である。
【図３６】 図３５に示す回路の動作を示す信号波形図
である。
【図３７】 図３５に示す遅延チェーンおよびデコード
回路の構成を概略的に示す図である。
【図３８】 この発明の実施の形態６に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図３９】 図３８に示す電源レベル判定回路の構成を
示す図である。
【図４０】 図３９に示す電源レベル判定回路の動作を
示す信号波形図である。
【図４１】 図３９に示す電源レベル判定回路の変更例
を示す図である。
【図４２】 この発明の実施の形態６の変更例２の構成
を概略的に示す図である。
【図４３】 この発明の実施の形態６の変更例３の構成
を概略的に示す図である。
【図４４】 図４３に示す電源レベル判定回路の構成を
示す図である。
【図４５】 図４４に示す電源レベル判定回路の動作を
示す信号波形図である。
【図４６】 この発明の実施の形態６の内部電源回路の
構成を概略的に示す図である。
【図４７】 従来の半導体記憶装置の全体の構成を概略
的に示す図である。
【図４８】 図４７に示す内部電源回路の構成を概略的
に示す図である。
【図４９】 図４８に示す降圧回路の構成を概略的に示
す図である。
【図５０】 図４９に示す降圧回路の出力電圧と外部電
源電圧および基準電圧の関係を示す図である。
【図５１】 図４９に示す降圧回路の動作を示す信号波
形図である。
【図５２】 図４８に示す基準電圧発生回路からの基準
電圧の温度特性を概略的に示す図である。
【図５３】 図４８に示す降圧回路の具体的構成を示す
図である。
【符号の説明】
１ 内部電源回路、１０ 電圧レベル制御回路、１００
メモリセルアレイ、３００ センスアンプ回路、２
基準電圧発生回路、２ａ 第１の電圧発生回路、２ｂ
第２の電圧発生回路、２ｃ ＯＲ回路、３ 降圧回路、
３ｐ 周辺降圧回路、３ｓ センス降圧回路、Ｒ１０〜
Ｒ１４ 抵抗素子、ＣＣＳ 定電流源、Ｑ２５〜Ｑ２
９，Ｑ３０〜Ｑ３４ ＭＯＳトランジスタ、ＳＱ０，Ｓ
Ｑ１ スイッチングトランジスタ、２ｓ センス基準電
圧発生回路、２ｐ 周辺基準電圧発生回路、４ 切換回
路、５ センス電源線、７ 安定化容量、ＳＡ センス
アンプ、９ トランスファゲート、１１ テストモード
検出回路、１３ パッド（外部ピン端子）、１４ モニ
タパッド、１５ トランスファゲート、ＦＰ，ＦＰ０〜
ＦＰｎ ヒューズプログラム回路、ＸＴ０〜ＸＴｎ ト
ランスファゲート、Ｃ０〜Ｃｎ キャパシタ、ＯＢ０〜
ＯＢｎ 出力バッファ、３０ａ Ｖｐｐ１発生回路、３
０ｂ Ｖｐｐ２発生回路、３０ｃ 切換回路、３０ｅ
安定化容量、Ｃｄ 安定化容量、ＰＤＡ，ＰＤＢ パッ
ド、３ｃ 比較器、３ｄ 電流ドライブトランジスタ、
３５ ローカルレベル変換回路、３７ 内部電源線、Ｑ
５１〜Ｑ５４ ｎチャネルＭＯＳトランジスタ、５０５
ａ 比較器、５０５ｂ 電流ドライブトランジスタ、５
０５ｄ 内部電源線、５０ 遅延チェーン、ＤＳＷ０〜
ＤＳＷ２ 遅延切換スイッチ、ＳＳＷ０，ＳＳＷ１ 出
力選択スイッチ、ＩＶ０〜ＩＶ３ インバータ、ＮＧ１
〜ＮＧ５ ＮＡＮＤ回路、３ｓａ 比較器、３ｓｂ電流
ドライブトランジスタ、３ｓｃ，３ｓｄ 電流源トラン
ジスタ、５０ａ〜５０ｃ 遅延段、５２ａ，５２ｃ Ｏ
Ｒ回路、５２ｂ，５２ｄ，５２ｇ インバータ、５２ｅ
ＡＮＤ回路、５２ｆ，５２ｈ ＮＡＮＤ回路、６０
電源レベル判定回路、６０ａ，６０ｅ ＣＭＯＳインバ
ータ、６０ｂ，６０ｄ，ＭＯＳトランジスタ、６０ｃ
ＣＭＯＳインバータラッチ、６０ｆ 遅延回路、６２
ゲート回路、７０ 電源レベル判定回路、７０ａ 容量
素子、７０ｂ，７０ｄ，７０ｇ ＣＭＯＳインバータ、
７０ｃ，７０ｈ ＭＯＳトランジスタ、７０ｅ トラン
スファゲート、７０ｆ 比較ラッチ回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/409 Ｇ１１Ｃ 11/34 ３５３Ｅ (72)発明者 河野 隆司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B015 AA01 AA04 AA08 BA41 BA51 BA62 CA03 CA04 DA01 FA10 5B024 AA01 AA04 AA07 BA09 BA23 BA27 CA07 CA11 CA21 EA04 5H420 NA31 NB02 NB31 NB37 NC02 NC35 NE23 NE26

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 外部電源電圧から内部電源電圧を生成す
    るための内部電源回路、 前記内部電源回路からの内部電源電圧を利用する内部回
    路、 前記内部電源電圧を伝達する内部電源線に結合される容
    量素子、および前記容量素子の容量値を調整するための
    手段を備える、半導体装置。
  2. 【請求項２】 前記内部電源回路は、 第１の基準電圧を発生する手段と、 前記第１の基準電圧と異なる電圧レベルの第２の基準電
    圧を発生する手段と、 切替信号に応答して、前記第１および第２の基準電圧の
    一方を選択する選択手段と、 前記選択手段からの基準電圧と前記内部電源線上の電圧
    とに従って前記外部電源電圧を供給するノードから前記
    内部電源線へ電流を供給する降圧回路とを備える、請求
    項１記載の半導体装置。
  3. 【請求項３】 特定の動作モードを指定する特定動作モ
    ード指示信号に応答して、前記第１の基準電圧発生手段
    の発生する第１の基準電圧を外部から設定可能にするた
    めのモード設定手段をさらに備える、請求項２記載の半
    導体装置。
  4. 【請求項４】 前記内部回路は、 行列状に配列される複数のメモリセルと、 各前記列に対応して配置され、活性化時、各々が前記内
    部電源電圧を利用して対応の列のメモリセルのデータの
    検知および増幅を行なう複数のセンスアンプを含む、請
    求項１記載の半導体装置。
  5. 【請求項５】 前記内部回路は、 複数のメモリセルと、 前記複数のメモリセルの選択メモリセルのデータを外部
    へ出力するための出力回路とを含み、前記出力回路は、
    前記内部電源電圧を一方動作電源電圧として動作して前
    記選択メモリセルのデータの電圧レベルを変換するため
    のレベル変換回路を含む、請求項１記載の半導体装置。
  6. 【請求項６】 第１の温度領域で負またはゼロの温度特
    性を有しかつ前記第１の温度領域よりも高温の第２の温
    度領域が正の温度特性を有するように基準電圧を発生す
    る手段および前記基準電圧と電源電圧とを比較し、該比
    較結果に従って前記電源電圧のレベルを調整する手段を
    備える、半導体装置。
  7. 【請求項７】 前記基準電圧発生手段は、 同一材料で形成される第１および第２の抵抗素子の抵抗
    比に比例する第１の電圧を発生する第１の電圧発生手段
    と、 互いに異なる材料で形成される第３および第４の抵抗素
    子の抵抗比に比例する第２の電圧を発生する第２の電圧
    発生手段と、 前記第１および第２の電圧発生手段からの第１および第
    ２の電圧を受けて、これらの第１および第２の電圧のう
    ちの高い方の電圧のレベルに応じた電圧を前記基準電圧
    として発生するＯＲ手段を備える、請求項６記載の半導
    体装置。
  8. 【請求項８】 前記基準電圧発生手段は、 電源ノードと第１のノードとの間に接続される第１の抵
    抗素子と、前記電源ノードと第２のノードとの間に接続
    されかつそのゲートが前記第２のノードに接続される第
    １の絶縁ゲート型電界効果トランジスタと、前記第１の
    ノードと第３のノードとの間に接続されかつそのゲート
    が前記第２のノードに接続される第２の絶縁型電界効果
    トランジスタと、前記第２および第３のノードに結合さ
    れ、前記第２および第３のノードに同じ大きさの電流を
    流すための第１のカレントミラー回路と、前記第１の絶
    縁ゲート型電界効果トランジスタとカレントミラー回路
    を構成し、前記電源ノードから電流を供給する第１の電
    流源トランジスタと、前記第１の電流源トランジスタか
    らの電流を電圧に変換して前記第１の基準電圧を生成す
    る第２の抵抗素子とを含む第１の基準電圧発生回路と、 前記電源ノードと第４のノードとの間に接続される第３
    の抵抗素子と、前記電源ノードと第５のノードとの間に
    接続されかつそのゲートが前記第５のノードに接続され
    る第３の絶縁ゲート型電界効果トランジスタと、前記第
    ４のノードと第６のノードとの間に接続されかつそのゲ
    ートが前記第５のノードに接続される第４の絶縁ゲート
    型電界効果トランジスタと、前記第５および第６のノー
    ドに結合され、前記第５および第６のノードに同じ大き
    さの電流を流す第２のカレントミラー回路と、前記第３
    の絶縁ゲート型電界効果トランジスタとカレントミラー
    回路を構成し、前記第３の絶縁ゲート型電界効果トラン
    ジスタを流れる電流に対応する大きさの電流を供給する
    第２の電流源トランジスタと、前記第２の電流源トラン
    ジスタからの電流を電圧に変換して前記第２の基準電圧
    を生成する第４の抵抗素子とを含む第２の基準電圧発生
    回路とを含む、請求項６記載の半導体装置。
  9. 【請求項９】 前記第４の抵抗素子は、ゲートとドレイ
    ンが相互接続された絶縁ゲート型電界効果トランジスタ
    を備える、請求項８記載の半導体装置。
  10. 【請求項１０】 前記第３の抵抗素子は、高融点金属シ
    リサイドで構成され、前記第４の抵抗素子は、不純物拡
    散抵抗で構成される、請求項８記載の半導体装置。
  11. 【請求項１１】 前記ＯＲ手段は、前記第１および第２
    の電圧をゲートに受けかつソースが相互接続されるソー
    ス結合トランジスタと、前記ソース結合トランジスタに
    ソースが接続されかつそのゲートおよびドレインが接続
    される出力トランジスタとを備え、前記出力トランジス
    タのドレインから前記基準電圧が出力される、請求項７
    記載の半導体装置。
  12. 【請求項１２】 外部からの電源電圧を受ける外部電源
    ノードと内部電源電圧を伝達する内部電源線との間に結
    合される電流ドライブトランジスタ、 基準電圧と前記内部電源線上の内部電源電圧とを受け、
    前記基準電圧および前記内部電源電圧のレベルをともに
    変換して出力するレベル変換回路、および前記レベル変
    換回路からのレベル変換された基準電圧およびレベル変
    換された内部電源電圧を比較し、該比較結果に従って前
    記電流ドライブトランジスタのコンダクタンスを調整す
    る比較回路を備える、半導体装置。
  13. 【請求項１３】 前記比較回路は、 前記外部電源ノードに結合されて電流を供給するカレン
    トミラー段と、 前記カレントミラー段と接地ノードとの間に結合され、
    それぞれのゲートに前記レベル変換された内部電源電圧
    およびレベル変換された基準電圧を受ける絶縁ゲート型
    電界効果トランジスタ対とを含み、前記絶縁ゲート型電
    界効果トランジスタ対のそれぞれの一方導通ノードは共
    通に接地電圧を受けるように結合される、請求項１２記
    載の半導体装置。
  14. 【請求項１４】 前記レベル変換回路は、 第１のノードと第２のノードとの間に結合されかつ前記
    内部電源電圧をゲートに受ける第１の絶縁ゲート型電界
    効果トランジスタと、 前記第１のノードと第３のノードとの間に結合されかつ
    前記基準電圧をゲートに受ける第２の絶縁ゲート型電界
    効果トランジスタと、 前記第２のノードと接地ノードとの間に結合されかつそ
    のゲートが前記第３のノードに結合される第３の絶縁ゲ
    ート型電界効果トランジスタと、 前記第３のノードと前記接地ノードとの間に結合されか
    つそのゲートが前記第３のノードに結合される第４の絶
    縁ゲート型電界効果トランジスタとを含み、 前記レベル変換された基準電圧が前記第３のノードから
    出力され、かつ前記レベル変換された内部電源電圧が前
    記第２のノードから出力され、かつさらに前記第１から
    第４の絶縁ゲート型電界効果トランジスタは同一導電型
    である、請求項１２記載の半導体装置。
  15. 【請求項１５】 第１のノードと第２のノードの間に直
    列に接続される複数の同一導電型の絶縁ゲート型電界効
    果トランジスタを備え、 前記複数の絶縁ゲート型電界効果トランジスタの各々の
    ゲートは、１つトランジスタを間に置いたトランジスタ
    間接続ノードに接続され、各トランジスタ間接続ノード
    は、前記第１および第２のノード間の電圧を分圧した電
    圧を出力するノードとなる、半導体装置。
  16. 【請求項１６】 前記複数の絶縁ゲート型電界効果トラ
    ンジスタのバックゲートは、隣接する２つの絶縁ゲート
    型電界効果トランジスタのバックゲートが共通に該隣接
    する２つの絶縁ゲート型電界効果トランジスタの一方の
    第１の導通ノードに接続されるように接続される、請求
    項１５記載の半導体装置。
  17. 【請求項１７】 一定の電流を供給する定電流源、 直列に接続される複数の抵抗素子を含み、前記定電流源
    からの電流を受けて第１および第２の基準電圧を発生す
    る基準電圧発生回路、 前記第１および第２の基準電圧それぞれに従って第１お
    よび第２の内部電源電圧を外部電源電圧から生成する降
    圧回路、 行列状に配列される複数のメモリセル、 各列に対応して設けられ、かつ対応の列上のメモリセル
    のデータを前記第１の内部電源電圧を利用して検知し増
    幅する複数のセンスアンプ、および前記第２の内部電源
    電圧を使用して、前記メモリセルアレイのメモリセル選
    択動作を行なう周辺回路を備える、半導体装置。
  18. 【請求項１８】 前記基準電圧発生回路は、前記定電流
    源からの電流を受ける第１のノードと第２のノードとの
    間に直列に接続される複数の同一導電型の絶縁ゲート型
    電界効果トランジスタを備え、前記複数の絶縁ゲート型
    電界効果トランジスタの各々のゲートは、１つトランジ
    スタを間に置いたトランジスタ間接続ノードに接続さ
    れ、前記第１のノードから前記第２の基準電圧が出力さ
    れ、前記第１のノードに隣接する第２の接続ノードまた
    は前記第２の接続ノードに隣接する第３の接続ノードか
    ら前記第１の基準電圧が出力される、請求項１７記載の
    半導体装置。
  19. 【請求項１９】 複数の直列接続される遅延段を含み、
    動作モード指示信号を受ける遅延チェーン、 前記遅延チェーンの所定の複数のノードの信号をデコー
    ドして活性化信号を発生するデコード回路、および前記
    デコード回路からの活性化信号の活性化に応答して活性
    化され、内部電源電圧と基準電圧との差に従って前記内
    部電源電圧の電圧レベルを調整する降圧回路を備え、前
    記降圧回路は、前記内部電源電圧と前記基準電圧とを比
    較するための比較回路と、前記比較回路の出力信号に従
    って外部電源ノードから前記内部電源電圧を伝達する内
    部電源線へ電流を供給する電流ドライブトランジスタと
    を含む、半導体装置。
  20. 【請求項２０】 前記デコード回路は、 前記降圧回路を活性化する第１の活性化信号と、該活性
    化された降圧回路の比較回路の動作電流を所定期間増加
    させる第２の活性化信号とを生成する手段を含む、請求
    項１９記載の半導体装置。
  21. 【請求項２１】 前記デコード回路は、前記動作モード
    指示信号の活性化および非活性化それぞれに応答して前
    記第２の活性化信号を活性化する手段を含む、請求項２
    ０記載の半導体装置。
  22. 【請求項２２】 前記降圧回路は、互いに異なる電圧レ
    ベルの内部電源電圧をそれぞれ生成する第１および第２
    の内部降圧回路を含み、前記第１および第２の活性化信
    号はともに前記第１の内部降圧回路へ与えられる、請求
    項２０記載の半導体装置。
  23. 【請求項２３】 前記降圧回路は、互いに異なる電圧レ
    ベルの内部電源電圧を生成する第１および第２の内部降
    圧回路を含み、 前記第１および第２の活性化信号は、それぞれ、前記第
    １および第２の内部降圧回路へ与えられる、請求項２０
    記載の半導体装置。
  24. 【請求項２４】 外部電源ノードと内部電源線との間に
    結合される電流ドライブトランジスタ、 活性化時、基準電圧と前記内部電源線上の電圧に各々対
    応する電圧を比較し、該比較結果に従って前記電流ドラ
    イブトランジスタのコンダクタンスを制御する比較回
    路、および前記内部電源電圧のレベルに応じて前記比較
    回路を活性化する活性化手段を備える、半導体装置。
  25. 【請求項２５】 前記活性化手段は、前記内部電源電圧
    と前記基準電圧との差に従って前記比較回路を活性化す
    る手段を含む、請求項２４記載の半導体装置。
  26. 【請求項２６】 前記活性化手段は、 前記基準電圧と異なる別の基準電圧と前記内部電源電圧
    との差に従って前記比較回路を活性化する手段を含む、
    請求項２４記載の半導体装置。
  27. 【請求項２７】 前記活性化手段は、 前記内部電源電圧と前記外部電源電圧との差に応じて前
    記比較回路を活性化する手段を含む、請求項２４記載の
    半導体装置。
  28. 【請求項２８】 前記活性化手段は、前記内部電源電圧
    と前記外部電源電圧の差が所定値以下となると前記比較
    回路を非活性化する手段を含む、請求項２４から２６の
    いずれかに記載の半導体装置。
JP10181125A 1998-06-26 1998-06-26 半導体装置 Withdrawn JP2000011649A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP10181125A JP2000011649A (ja) 1998-06-26 1998-06-26 半導体装置
US09/258,159 US6297624B1 (en) 1998-06-26 1999-02-26 Semiconductor device having an internal voltage generating circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10181125A JP2000011649A (ja) 1998-06-26 1998-06-26 半導体装置

Publications (1)

Publication Number Publication Date
JP2000011649A true JP2000011649A (ja) 2000-01-14

Family

ID=16095310

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10181125A Withdrawn JP2000011649A (ja) 1998-06-26 1998-06-26 半導体装置

Country Status (2)

Country Link
US (1) US6297624B1 (ja)
JP (1) JP2000011649A (ja)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002298599A (ja) * 2001-03-30 2002-10-11 Mitsubishi Electric Corp 半導体装置
US6472929B2 (en) 2000-09-08 2002-10-29 Fujitsu Limited Semiconductor device
JP2003133935A (ja) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp 半導体装置
US6903538B2 (en) 2001-01-29 2005-06-07 Seiko Epson Corporation Power supply apparatus
KR100857876B1 (ko) * 2006-06-01 2008-09-10 주식회사 하이닉스반도체 반도체 소자의 내부전압 발생기
JP2009043045A (ja) * 2007-08-09 2009-02-26 Fujitsu Microelectronics Ltd 内部電源回路
JP2009157728A (ja) * 2007-12-27 2009-07-16 Nec Electronics Corp 降圧回路及び半導体装置並びに降圧回路制御方法
US7642843B2 (en) 2007-01-23 2010-01-05 Elpida Memory Inc. Reference voltage generating circuit and semiconductor integrated circuit device
JP2012128925A (ja) * 2010-12-17 2012-07-05 Elpida Memory Inc 半導体装置
US8253478B2 (en) 2003-04-28 2012-08-28 Samsung Electronics Co., Ltd. Internal voltage generating circuit for semiconductor device
JP6259889B1 (ja) * 2016-11-04 2018-01-10 力晶科技股▲ふん▼有限公司 半導体記憶装置
CN107918305A (zh) * 2017-12-07 2018-04-17 中国科学院紫金山天文台 一种南极天文保障平台发电机组带时间限制的控制方法
KR20190042774A (ko) * 2016-09-20 2019-04-24 마이크론 테크놀로지, 인크. 입력 버퍼에서의 오프셋 전압 조정 장치
JP2019074866A (ja) * 2017-10-13 2019-05-16 エイブリック株式会社 ボルテージレギュレータ
WO2019142585A1 (ja) * 2018-01-22 2019-07-25 株式会社 日立パワーデバイス 電力変換装置
JP2021185514A (ja) * 2019-11-21 2021-12-09 ウィンボンド エレクトロニクス コーポレーション 電圧生成回路およびこれを用いた半導体装置

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001067898A (ja) * 1999-08-30 2001-03-16 Mitsubishi Electric Corp 半導体記憶装置
JP3874234B2 (ja) * 2000-04-06 2007-01-31 株式会社ルネサステクノロジ 半導体集積回路装置
JP2001312895A (ja) * 2000-04-26 2001-11-09 Nec Corp 半導体記憶装置
JP2002008374A (ja) * 2000-06-22 2002-01-11 Mitsubishi Electric Corp 電圧降圧回路
JP4959046B2 (ja) * 2000-08-08 2012-06-20 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2002123501A (ja) * 2000-10-17 2002-04-26 Mitsubishi Electric Corp 半導体集積回路
US6434040B1 (en) * 2001-02-23 2002-08-13 Silicon Access Networks Loadless NMOS four transistor SRAM cell
US6385099B1 (en) * 2001-03-16 2002-05-07 Intel Corpration Reducing level shifter standby power consumption
US6621349B2 (en) * 2001-11-07 2003-09-16 International Business Machines Corporation Power supply noise compensation amplifier
US6690148B2 (en) * 2001-11-28 2004-02-10 Micron Technology, Inc. Method and circuit for limiting a pumped voltage
US7061327B2 (en) * 2002-01-24 2006-06-13 Maxim Integrated Products, Inc. Single supply headphone driver/charge pump combination
JP3759069B2 (ja) * 2002-05-14 2006-03-22 Ｎｅｃマイクロシステム株式会社 内部電圧制御回路
JP2004040960A (ja) * 2002-07-05 2004-02-05 Mitsubishi Electric Corp 半導体モジュール
ITMI20021901A1 (it) * 2002-09-06 2004-03-07 Atmel Corp Sistema di controllo di inserzione di potenza per un convertitore in riduzione di tensione
US8150362B2 (en) * 2003-04-03 2012-04-03 Maxim Integrated Products, Inc. Electronically tuned agile integrated bandpass filter
JP2004318235A (ja) * 2003-04-11 2004-11-11 Renesas Technology Corp 基準電圧発生回路
JP2005182494A (ja) * 2003-12-19 2005-07-07 Mitsubishi Electric Corp 電流増幅回路およびそれを備える液晶表示装置
JP4362382B2 (ja) * 2004-01-23 2009-11-11 株式会社リコー 定電圧回路
JP3922261B2 (ja) * 2004-03-08 2007-05-30 セイコーエプソン株式会社 データドライバ及び表示装置
JP2006059429A (ja) * 2004-08-19 2006-03-02 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR100618863B1 (ko) * 2004-09-18 2006-08-31 삼성전자주식회사 저 전력 전압기준회로
KR100761369B1 (ko) * 2005-03-31 2007-09-27 주식회사 하이닉스반도체 온도변화 적응형 내부 전원 발생 장치
KR100696958B1 (ko) * 2005-04-29 2007-03-20 주식회사 하이닉스반도체 내부 전압 발생 회로
KR100696956B1 (ko) * 2005-04-29 2007-03-20 주식회사 하이닉스반도체 내부전원 생성장치
KR100733419B1 (ko) * 2005-04-30 2007-06-29 주식회사 하이닉스반도체 내부전원 생성장치
KR100733414B1 (ko) * 2005-04-30 2007-06-29 주식회사 하이닉스반도체 내부전원 생성장치
US20060259840A1 (en) * 2005-05-12 2006-11-16 International Business Machines Corporation Self-test circuitry to determine minimum operating voltage
KR100886628B1 (ko) * 2006-05-10 2009-03-04 주식회사 하이닉스반도체 반도체 장치의 내부전압 생성회로
KR100846387B1 (ko) * 2006-05-31 2008-07-15 주식회사 하이닉스반도체 반도체 메모리 소자의 온도 정보 출력 장치
KR100886630B1 (ko) * 2006-11-02 2009-03-09 주식회사 하이닉스반도체 반도체 소자의 지연 회로
KR100818105B1 (ko) * 2006-12-27 2008-03-31 주식회사 하이닉스반도체 내부 전압 발생 회로
KR101457610B1 (ko) * 2008-01-02 2014-11-06 삼성전자주식회사 적응적으로 센싱 기준 레벨을 제어하는 인지 무선 통신장치 및 그 방법
US8000113B2 (en) * 2009-04-07 2011-08-16 Maxim Integrated Products, Inc. Efficient power regulation for class-E amplifiers
US9608630B2 (en) * 2009-05-06 2017-03-28 Micron Technology, Inc. Reference voltage circuits and on-die termination circuits, methods for updating the same, and methods for tracking supply, temperature, and/or process variation
KR101003153B1 (ko) * 2009-05-15 2010-12-21 주식회사 하이닉스반도체 전압 안정화 회로 및 이를 이용한 반도체 메모리 장치
JP2010282317A (ja) * 2009-06-03 2010-12-16 Elpida Memory Inc 内部電源回路、半導体装置、及び半導体装置の製造方法
US8575976B2 (en) * 2009-11-23 2013-11-05 Samsung Electronics Co., Ltd. Frequency divider systems and methods thereof
US8593830B2 (en) 2010-06-29 2013-11-26 Maxim Integrated Products, Inc. Reverse current limit protection for active clamp converters
JP2012234591A (ja) * 2011-04-28 2012-11-29 Toshiba Corp 不揮発性半導体記憶装置
KR20140078986A (ko) * 2012-12-18 2014-06-26 에스케이하이닉스 주식회사 레귤레이터, 전압 발생기, 반도체 메모리 장치 및 전압 발생 방법
US9851730B2 (en) * 2015-04-10 2017-12-26 Qualcomm Incorporated Voltage droop control
US9978437B2 (en) 2015-12-11 2018-05-22 Micron Technology, Inc. Apparatuses and methods for dynamic voltage and frequency switching for dynamic random access memory
US9755628B2 (en) * 2016-01-07 2017-09-05 Delta Electronics, Inc. Driving circuit, converter and driving method
US10032496B1 (en) * 2017-07-27 2018-07-24 Micron Technology, Inc. Variable filter capacitance
US10163480B1 (en) 2017-07-27 2018-12-25 Micron Technology, Inc. Periphery fill and localized capacitance
US11387649B2 (en) * 2019-09-11 2022-07-12 Vanguard International Semiconductor Corporation Operating circuit having ESD protection function
US11061452B2 (en) * 2019-09-13 2021-07-13 Silicon Laboratories Inc. Integrated circuit with enhanced operation over operating ranges utilizing a process signal to fine tune a voltage boosting operation
US11043276B1 (en) 2020-02-20 2021-06-22 Sandisk Technologies Llc Sense amplifier architecture providing improved memory performance
KR20230035185A (ko) * 2021-09-03 2023-03-13 삼성전자주식회사 열화 측정 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06325568A (ja) 1990-12-19 1994-11-25 Hitachi Ltd 半導体集積回路装置
JP2945508B2 (ja) * 1991-06-20 1999-09-06 三菱電機株式会社 半導体装置
JPH06215571A (ja) 1993-01-13 1994-08-05 Hitachi Ltd 半導体集積回路
KR960009953B1 (ko) * 1994-01-27 1996-07-25 삼성전자 주식회사 반도체 메모리 장치의 센스앰프 제어회로
JP3234153B2 (ja) * 1996-04-19 2001-12-04 株式会社東芝 半導体装置

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6472929B2 (en) 2000-09-08 2002-10-29 Fujitsu Limited Semiconductor device
US6903538B2 (en) 2001-01-29 2005-06-07 Seiko Epson Corporation Power supply apparatus
JP4656747B2 (ja) * 2001-03-30 2011-03-23 ルネサスエレクトロニクス株式会社 半導体装置
JP2002298599A (ja) * 2001-03-30 2002-10-11 Mitsubishi Electric Corp 半導体装置
JP2003133935A (ja) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp 半導体装置
US8253478B2 (en) 2003-04-28 2012-08-28 Samsung Electronics Co., Ltd. Internal voltage generating circuit for semiconductor device
KR100857876B1 (ko) * 2006-06-01 2008-09-10 주식회사 하이닉스반도체 반도체 소자의 내부전압 발생기
US7560978B2 (en) 2006-06-01 2009-07-14 Hynix Semiconductor Inc. Internal voltage detection circuit
US7642843B2 (en) 2007-01-23 2010-01-05 Elpida Memory Inc. Reference voltage generating circuit and semiconductor integrated circuit device
JP2009043045A (ja) * 2007-08-09 2009-02-26 Fujitsu Microelectronics Ltd 内部電源回路
JP2009157728A (ja) * 2007-12-27 2009-07-16 Nec Electronics Corp 降圧回路及び半導体装置並びに降圧回路制御方法
US9001610B2 (en) 2010-12-17 2015-04-07 Ps4 Luxco S.A.R.L. Semiconductor device generating internal voltage
JP2012128925A (ja) * 2010-12-17 2012-07-05 Elpida Memory Inc 半導体装置
KR102270022B1 (ko) * 2016-09-20 2021-06-29 마이크론 테크놀로지, 인크. 입력 버퍼에서의 오프셋 전압 조정 장치
KR102445877B1 (ko) * 2016-09-20 2022-09-21 마이크론 테크놀로지, 인크. 입력 버퍼에서의 오프셋 전압 조정 장치
KR20210081445A (ko) * 2016-09-20 2021-07-01 마이크론 테크놀로지, 인크. 입력 버퍼에서의 오프셋 전압 조정 장치
KR20190042774A (ko) * 2016-09-20 2019-04-24 마이크론 테크놀로지, 인크. 입력 버퍼에서의 오프셋 전압 조정 장치
JP2018073449A (ja) * 2016-11-04 2018-05-10 力晶科技股▲ふん▼有限公司 半導体記憶装置
JP6259889B1 (ja) * 2016-11-04 2018-01-10 力晶科技股▲ふん▼有限公司 半導体記憶装置
JP2019074866A (ja) * 2017-10-13 2019-05-16 エイブリック株式会社 ボルテージレギュレータ
CN107918305A (zh) * 2017-12-07 2018-04-17 中国科学院紫金山天文台 一种南极天文保障平台发电机组带时间限制的控制方法
WO2019142585A1 (ja) * 2018-01-22 2019-07-25 株式会社 日立パワーデバイス 電力変換装置
JP2019129545A (ja) * 2018-01-22 2019-08-01 株式会社 日立パワーデバイス 電力変換装置
JP2021185514A (ja) * 2019-11-21 2021-12-09 ウィンボンド エレクトロニクス コーポレーション 電圧生成回路およびこれを用いた半導体装置
JP7190010B2 (ja) 2019-11-21 2022-12-14 ウィンボンド エレクトロニクス コーポレーション 電圧生成回路およびこれを用いた半導体装置

Also Published As

Publication number Publication date
US6297624B1 (en) 2001-10-02

Similar Documents

Publication Publication Date Title
JP2000011649A (ja) 半導体装置
US5751639A (en) DRAM having a power supply voltage lowering circuit
US5097303A (en) On-chip voltage regulator and semiconductor memory device using the same
US6262930B1 (en) Semiconductor memory device with overdriven sense amplifier and stabilized power-supply circuit of source follower type
KR940001642B1 (ko) 반도체 집적 회로장치
US6292424B1 (en) DRAM having a power supply voltage lowering circuit
JP3510335B2 (ja) 半導体記憶装置、内部電源電圧発生回路、内部高電圧発生回路、中間電圧発生回路、定電流源、および基準電圧発生回路
KR100518399B1 (ko) 내부 전압 레벨 제어 회로 및 반도체 기억 장치 및 그들의제어 방법
JP4386619B2 (ja) 半導体装置
US5442277A (en) Internal power supply circuit for generating internal power supply potential by lowering external power supply potential
JP3759758B2 (ja) 半導体記憶装置
KR100236815B1 (ko) 부하 변동에 대해 출력 레벨을 안정하게 유지할 수 있는 내부 전원 회로를 구비한 반도체 집적 회로 장치
JP2870277B2 (ja) ダイナミック型ランダムアクセスメモリ装置
JPH09231751A (ja) 半導体記憶装置
US6121812A (en) Delay circuit having delay time free from influence of operation environment
US20110194368A1 (en) Regulator and semiconductor device
KR100643620B1 (ko) 메모리 장치
US10825487B2 (en) Apparatuses and methods for generating a voltage in a memory
JP2000030450A (ja) 半導体集積回路
US5940322A (en) Constant voltage generating circuit with improved line voltage control
US5194762A (en) Mos-type charging circuit
JP3710703B2 (ja) 半導体集積回路
US9001610B2 (en) Semiconductor device generating internal voltage
KR100450663B1 (ko) Vcc 변동에 관계없이 일정량의 전하를 공급해 주는 액티브용vcca 공급 회로
JPS61237293A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20050906