JP3234153B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP3234153B2
JP3234153B2 JP09885496A JP9885496A JP3234153B2 JP 3234153 B2 JP3234153 B2 JP 3234153B2 JP 09885496 A JP09885496 A JP 09885496A JP 9885496 A JP9885496 A JP 9885496A JP 3234153 B2 JP3234153 B2 JP 3234153B2
Authority
JP
Japan
Prior art keywords
power supply
potential
mos transistor
internal
supply potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP09885496A
Other languages
English (en)
Other versions
JPH09289288A (ja
Inventor
隆志 平
一芳 村岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP09885496A priority Critical patent/JP3234153B2/ja
Priority to TW086104940A priority patent/TW333697B/zh
Priority to US08/837,461 priority patent/US5831421A/en
Priority to KR1019970014645A priority patent/KR100283634B1/ko
Publication of JPH09289288A publication Critical patent/JPH09289288A/ja
Application granted granted Critical
Publication of JP3234153B2 publication Critical patent/JP3234153B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、外部から与えら
れた電源電位を降圧して内部電源電位を生成し、半導体
チップの内部回路に供給する電源降圧回路を備えた半導
体装置に関する。
【０００２】
【従来の技術】近年、半導体装置においては、素子の微
細化が進み、これに伴って例えばＭＯＳトランジスタの
ゲート酸化膜厚が薄くなり、耐圧が低くなっている。こ
のため、半導体チップに電源降圧回路を内蔵し、外部か
ら与えられた電源電位をチップ内で降圧して内部回路に
供給することにより、ゲート酸化膜にかかる電界強度を
緩和する技術が用いられている。しかしながら、この電
源降圧回路は、様々な原因のノイズにより出力特性が不
安定となり、内部回路の誤動作を引き起こす要因となっ
ている。
【０００３】図１１は、上記電源降圧回路が設けられた
半導体装置の一例として、半導体記憶装置の概略構成を
示すブロック図である。この図１１では、電源降圧回路
に関係する回路部を抽出して示している。半導体チップ
１１には、外部から電源電位Ｖext 、接地電位ＧＮＤ、
入力信号Ｖin及びチップ制御信号／ＲＡＳ（符号の前に
付した“／”は反転信号、すなわちバーを意味する）等
が供給される。このチップ１１中には、メモリ部１２、
内部回路１３及び電源降圧回路１４等が設けられてい
る。上記電源降圧回路１４は、チップ１１に与えられた
外部電源電位Ｖext を降圧して内部電源電位Ｖint を生
成し、電源線１５−１に供給するものである。電源線１
５−２には外部から接地電位ＧＮＤが印加されており、
この電位を内部接地電位Ｖssとして用いる。上記電源線
１５−１，１５−２には上記メモリ部１２及び内部回路
１３が接続されており、動作電圧が供給されるようにな
っている。なお、キャパシタ１６は、上記電源線１５−
１，１５−２間の容量を等価的に表したものである。
【０００４】図１２は、上記図１１に示した回路におけ
る電源降圧回路１４の構成例を示している。この回路１
４は、Ｐチャネル型ＭＯＳトランジスタＴ１，Ｔ２とＮ
チャネル型ＭＯＳトランジスタＴ３〜Ｔ５とから形成さ
れたカレントミラー型の差動増幅器Ｍ、この差動増幅器
Ｍの動作を制御するＰチャネル型ＭＯＳトランジスタＴ
７、Ｎチャネル型ＭＯＳトランジスタＴ６，Ｔ８、外部
電源電位Ｖext を内部電源電位Ｖint に降圧してメモリ
部１２や内部回路１３に供給するための駆動用Ｐチャネ
ル型ＭＯＳトランジスタＴ０、及び上記内部電源電位Ｖ
int のレベルをモニタするためのモニタ電位Ｖm を生成
する抵抗Ｒ１，Ｒ２等から構成されている。
【０００５】上記ＭＯＳトランジスタＴ１，Ｔ２のソー
スは共通接続され、このソース共通接続点に外部電源電
位Ｖext が印加される。上記ＭＯＳトランジスタＴ１，
Ｔ２のドレインはＭＯＳトランジスタＴ３，Ｔ４のドレ
インにそれぞれ接続され、これらＭＯＳトランジスタＴ
３，Ｔ４のソースは共通接続される。上記ＭＯＳトラン
ジスタＴ１，Ｔ２のゲートは共通接続され、このゲート
共通接続点は上記ＭＯＳトランジスタＴ２とＴ４のドレ
イン共通接続点に接続される。上記ＭＯＳトランジスタ
Ｔ３のゲートには図示しない基準電位発生回路によって
生成された基準電位Ｖref が印加され、上記ＭＯＳトラ
ンジスタＴ４のゲートにはモニタ電位Ｖm が印加され
る。上記ＭＯＳトランジスタＴ５のドレインは上記ＭＯ
ＳトランジスタＴ３，Ｔ４のソース共通接続点に、ゲー
トは上記ＭＯＳトランジスタＴ１，Ｔ２のゲート共通接
続点に、ソースはＭＯＳトランジスタＴ６のドレインに
それぞれ接続される。また、上記ＭＯＳトランジスタＴ
６のソースには内部接地電位Ｖssが印加され、ゲートに
内部ＲＡＳ* 信号（チップ制御信号／ＲＡＳと逆相の信
号）が供給される。
【０００６】上記ＭＯＳトランジスタＴ０のソースには
外部電源電位Ｖext が印加され、ゲートは上記差動増幅
器Ｍの出力ノードＮ１（ＭＯＳトランジスタＴ１，Ｔ３
のドレイン共通接続点）に接続される。このＭＯＳトラ
ンジスタＴ０のチャネル幅Ｗは、メモリ部１２と内部回
路１３の消費電力の和によって決まる最適な値になって
いる。ＭＯＳトランジスタＴ７のソースはＭＯＳトラン
ジスタＴ０のドレインに接続され、ゲートにチップ制御
信号／ＲＡＳが供給される。ＭＯＳトランジスタＴ８の
ソースには内部接地電位Ｖssが印加され、ゲートには外
部電源電位Ｖext が印加される。上記ＭＯＳトランジス
タＴ７のドレインと上記ＭＯＳトランジスタＴ８のドレ
イン間には抵抗Ｒ１，Ｒ２が直列接続され、これら抵抗
Ｒ１，Ｒ２の接続点に上記ＭＯＳトランジスタＴ４のゲ
ートが接続されることによりモニタ電位Ｖm が印加され
る。そして、上記ＭＯＳトランジスタＴ０のドレインと
ＭＯＳトランジスタＴ７のソースとの接続点（出力ノー
ドＮ２）から内部電源電位Ｖint を出力する。
【０００７】上記のような構成において、図１３のタイ
ミングチャートに示すように、チップ制御信号／ＲＡＳ
が“Ｈ”レベル（内部ＲＡＳ* 信号は“Ｌ”レベル）の
時には、ＭＯＳトランジスタＴ６，Ｔ７がオフ状態とな
るので、差動増幅器Ｍは非活性状態である。この際、差
動増幅器Ｍの出力ノードＮ１、すなわちＭＯＳトランジ
スタＴ０のゲート電位Ｖg は“Ｈ”レベルであるので、
このトランジスタＴ０はオフしている。また、抵抗Ｒ１
とＲ２との接続点は、抵抗Ｒ２及びＭＯＳトランジスタ
Ｔ８のドレイン，ソース間を介して接地されるので、モ
ニタ電位Ｖm は内部接地電位Ｖssになっている。
【０００８】チップ制御信号／ＲＡＳが“Ｈ”レベルか
ら“Ｌ”レベル（内部ＲＡＳ* 信号ｆ“Ｌ”レベルから
“Ｈ”レベル）に遷移すると、ＭＯＳトランジスタＴ６
がオン状態となって差動増幅器Ｍが活性化されるととも
に、ＭＯＳトランジスタＴ７もオン状態となる。この
時、モニタ電位Ｖm は内部接地電位Ｖssであるので、Ｖ
m ＜Ｖref となり、差動増幅器Ｍの出力ノードＮ１（電
位Ｖg ）が“Ｌ”レベルに反転し、ＭＯＳトランジスタ
Ｔ０がオンする。これによって、電源降圧回路１４の出
力ノードＮ２が外部電源電位Ｖext で充電され、内部電
源電位Ｖint が上昇する。電位Ｖint が待機時の電位Ｖ
ssからＶint ・ｒ２／（ｒ１＋ｒ２）＝Ｖref まで充電
されると（ｒ１，ｒ２はそれぞれ抵抗Ｒ１，Ｒ２の抵抗
値）、電位Ｖm がＶm ＞Ｖref となり、差動増幅器Ｍの
出力ノードＮ１が“Ｈ”レベルとなってＭＯＳトランジ
スタＴ０がオフする。これにより、電源降圧回路１４の
出力ノードＮ２への電荷供給が遮断される。そして、電
位Ｖm が低下してＶm ＜Ｖref となると再びＭＯＳトラ
ンジスタＴ０がオンし、同様な動作を繰り返す。
【０００９】上述したように、上記電源降圧回路１４
は、チップ制御信号／ＲＡＳが“Ｈ”レベル（内部ＲＡ
Ｓ* 信号が“Ｌ”レベル）の時には、モニタ電位Ｖm は
内部電源電位Ｖint に依らず接地電位Ｖssにディスチャ
ージされている。そして、信号／ＲＡＳが“Ｈ”レベル
から“Ｌ”レベルに変化した時には、メモリ部１２及び
内部回路１３を動作させるために、モニタ電位Ｖm がＶ
m ＜Ｖref となるまで内部電源電位Ｖint を強制的に立
ち上げる必要がある。この際、信号／ＲＡＳが“Ｌ”レ
ベルとなった瞬間に電源降圧回路１４からメモリ部１２
及び内部回路１３に大きな電流Ｉint が流れて消費電力
が増大し、内部電源電位Ｖint が設定電位よりも上昇す
る。
【００１０】ところで、上記図１１に示した内部回路１
３の初段には、通常、図１４に示すようなＰチャネル型
ＭＯＳトランジスタＴｐとＮチャネル型ＭＯＳトランジ
スタＴｎとからなるインバータ１７が設けられている。
ＭＯＳトランジスタＴｐのソースは電源線１５−１に、
ドレインはＭＯＳトランジスタＴｎのドレインにそれぞ
れ接続され、ゲートに入力信号Ｖinが供給される。ま
た、ＭＯＳトランジスタＴｎのソースは電源線１５−２
に接続され、ゲートには上記入力信号Ｖinが供給され
る。そして、ＭＯＳトランジスタＴｐ，Ｔｎのドレイン
共通接続点から出力される信号Ｖout が次段の回路に供
給される。
【００１１】図１５は、上記インバータ１７の特性を示
しており、Ｖt はその回路しきい値電圧である。図示す
るように、しきい値電圧Ｖt は、電源電圧に対する依存
性を持っており、内部電源電位Ｖint と同位相で変化す
る。また、図１１に示したように、電源降圧回路１４か
ら出力される内部電源電位Ｖint と内部接地電位Ｖss
は、キャパシタ１６（容量）によって結合されているの
と等価であるので、電位Ｖint が変動するとこれに応答
して内部接地電位Ｖssも同位相で変動する。しかし、外
部接地電位ＧＮＤと内部電源電位Ｖint 及び内部接地電
位Ｖssは必ずしも同相であるとは限らない。このため、
内部電源電位Ｖint の変動によるしきい値電圧Ｖt の変
動は、外部接地電位ＧＮＤを基準とする入力信号Ｖinの
“Ｈ”レベルと“Ｌ”レベルの判定基準を変化させてし
まう恐れがある。よって、メモリ部１２や内部回路１３
の動作を保証するためには、安定した内部電源電位Ｖin
t を供給する必要がある。
【００１２】しかしながら、図１２に示したような構成
の電源降圧回路１４では、チップ制御信号／ＲＡＳが
“Ｌ”レベルに遷移した直後やチップ１１内の消費電力
が増加して内部電源電位Ｖint が低下したとき、駆動用
ＭＯＳトランジスタＴ０がオンして外部電源電位Ｖext
端子から出力ノードＮ２へ電荷が供給され、内部電源電
位Ｖint が上昇する。この内部電源電位Ｖint の変動
は、電荷の供給量と消費量とによって決定される。電荷
の消費量はチップ内の消費電力によって決定されるた
め、チップ面積が大きくなる等によりチップ内の消費電
力が大きくなると必然的に電荷の消費量が増え、それに
見合うだけの電荷の供給が必要となる。このため、チッ
プ面積の増大に伴って内部電源電位Ｖint の変動が大き
くなる。
【００１３】このような問題を回避するために、内部電
源電位Ｖint を供給する駆動ＭＯＳトランジスタＴ０の
チャネル幅Ｗを小さく設定することが考えられる。しか
し、ＭＯＳトランジスタＴ０のチャネル幅Ｗは、信号／
ＲＡＳが“Ｌ”レベルとなった瞬間等、チップの消費電
力が増大した時でもそれを補えるだけの駆動能力が必要
であり、内部電源電位Ｖint の変動の抑制のためだけに
チャネル幅Ｗを小さくすることはできない。このため、
内部電源電位Ｖint の変動がチップ内の消費電力に比例
して大きくなり、安定した内部電源電位Ｖint を供給す
ることが困難になる。
【００１４】
【発明が解決しようとする課題】上記のように従来の電
源降圧回路を備えた半導体装置は、動作開始の直後やチ
ップ内の消費電力が急激に増加した時に、電源降圧回路
から出力される内部電源電位が変動し、内部回路の誤動
作の要因となるという問題があった。
【００１５】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、内部電源電位の
変動を抑制でき、安定した内部電源電位を生成できる電
源降圧回路を備えた半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】この発明の請求項１に記
載した半導体装置は、半導体チップ中に設けられ、縦及
び横方向にそれぞれ少なくとも２分割された複数のメモ
リセルアレイと、前記複数のメモリセルアレイの周辺部
における前記半導体チップの少なくとも対向する２辺に
沿って配置されたパッド群と、前記半導体チップにおけ
る前記パッド群の対向する２辺のうち一方の中央部近傍
に配置され、外部から与えられた電源電位を制御信号に
応答して降圧し、第１の内部電源電位を生成して前記半
導体チップの内部回路に供給する第１の電源降圧回路
と、前記半導体チップにおける前記パッド群の対向する
２辺のうち他方の中央部近傍に前記第１の電源降圧回路
と隣接して配置され、外部から与えられた電源電位を前
記制御信号に応答して降圧し、前記第１の内部電源電位
と実質的に等しいレベルの第２の内部電源電位を生成し
て前記半導体チップの内部回路に供給する第２の電源降
圧回路とを具備し、前記パッド群のうち前記第１，第２
の電源降圧回路の近傍のパッドに前記外部電源電位及び
外部接地電位を印加するようにしてなり、前記第１，第
２の電源降圧回路から出力される第１，第２の内部電源
電位はそれぞれ、電位変動に対する位相が異なり、前記
第１の内部電源電位の変動と前記第２の内部電源電位の
変動を相殺するように構成したことを特徴としている。
この発明の請求項２に記載した半導体装置は、半導体チ
ップ中に設けられ、縦及び横方向にそれぞれ少なくとも
２分割された複数のメモリセルアレイと、前記複数のメ
モリセルアレイ間の中央部における前記メモリセルアレ
イ間に配置されたパッド群と、前記半導体チップにおけ
る前記パッド群の中央部近傍に配置され、外部から与え
られた電源電位を制御信号に応答して降圧し、第１の内
部電源電位を生成して前記半導体チップの内部回路に供
給する第１の電源降圧回路と、前記半導体チップにおけ
る前記パッド群の中央部近傍に前記第１の電源降圧回路
と隣接して配置され、外部から与えられた電源電位を前
記制御信号に応答して降圧し、前記第１の内部電源電位
と実質的に等しいレベルの第２の内部電源電位を生成し
て前記半導体チップの内部回路に供給する第２の電源降
圧回路とを具備し、前記パッド群のうち前記第１，第２
の電源降圧回路の近傍のパッドに前記外部電 源電位及び
外部接地電位を印加するようにしてなり、前記第１，第
２の電源降圧回路から出力される第１，第２の内部電源
電位はそれぞれ、電位変動に対する位相が異なり、前記
第１の内部電源電位の変動と前記第２の内部電源電位の
変動を相殺するように構成したことを特徴としている。
【００１７】この発明の請求項３に記載した半導体装置
は、外部から与えられた電源電位を制御信号に応答して
降圧し、第１の内部電源電位を生成して半導体チップの
内部回路に供給する第１の電源降圧回路と、前記半導体
チップ中に設けられ、外部から与えられた電源電位を前
記制御信号に応答して降圧し、前記第１の内部電源電位
と実質的に等しいレベルの第２の内部電源電位を生成し
て前記半導体チップの内部回路に供給する第２の電源降
圧回路とを具備し、前記第１，第２の電源降圧回路は動
作しきい値電圧が異なり、前記第１の内部電源電位と前
記第２の内部電源電位との位相をずらすことにより、前
記第１の内部電源電位の変動と前記第２の内部電源電位
の変動を相殺するように構成したことを特徴としてい
る。
【００１８】この発明の請求項４に記載した半導体装置
は、外部から与えられた電源電位を制御信号に応答して
降圧し、第１の内部電源電位を生成して半導体チップの
内部回路に供給する第１の電源降圧回路と、前記半導体
チップ中に設けられ、外部から与えられた電源電位を前
記制御信号に応答して降圧し、前記第１の内部電源電位
と実質的に等しい第２の内部電源電位を生成して前記半
導体チップの内部回路に供給する第２の電源降圧回路と
を具備し、前記第１，第２の電源降圧回路は応答速度が
異なり、前記第１の内部電源電位と前記第２の内部電源
電位との間に位相差を発生させることにより、前記第１
の内部電源電位の変動と前記第２の内部電源電位の変動
を相殺するように構成したことを特徴としている。
【００１９】請求項５に記載したように、前記第１の電
源降圧回路は、外部電源電位が与えられ、第１の出力ノ
ードを充電することにより第１の内部電源電位を生成す
るための第１の充電手段と、前記出力ノードの電位を分
圧して第１のモニタ電位を生成する第１の分圧手段と、
前記第１の分圧手段の出力電位と基準電位とを比較し、
前記第１の充電手段を制御する第１の比較手段とを備
え、前記第２の電源降圧回路は、前記外部電源電位が与
えられ、第２の出力ノードを充電することにより第２の
内部電源電位を生成するための第２の充電手段と、前記
第２の出力ノードの電位を分圧して第２のモニタ電位を
生成する第２の分圧手段と、前記第２の分圧手段の出力
電位と基準電位とを比較し、前記第２の充電手段を制御
する第２の比較手段とを備えることを特徴とする。
【００２０】請求項６に記載したように、前記第１の充
電手段は、電流通路の一端に外部電源電位が印加され、
電流通路の他端が前記第１の出力ノードに接続され、ゲ
ートに前記第１の比較手段の比較出力が供給される第１
導電型の第１ＭＯＳトランジスタであり、前記第２の充
電手段は、電流通路の一端に外部電源電位が印加され、
電流通路の他端が前記第２の出力ノードに接続され、ゲ
ートに前記第２の比較手段の比較出力が供給される第１
導電型の第２ＭＯＳトランジスタであることを特徴とす
る。
【００２１】請求項７に記載したように、前記第１の分
圧手段は、電流通路の一端が前記第１の出力ノードに接
続され、ゲートに内部接地電位が印加される第１導電型
の第３ＭＯＳトランジスタと、電流通路の一端に前記内
部接地電位が印加され、ゲートに前記制御信号と逆相の
信号が供給される第２導電型の第４ＭＯＳトランジスタ
と、前記第３ＭＯＳトランジスタの電流通路の他端と前
記第４ＭＯＳトランジスタの電流通路の他端間に直列接
続される第１，第２の負荷素子とを備え、前記第１，第
２の負荷素子の接続点から前記第１のモニタ電位を出力
するようにしてなり、前記第２の分圧手段は、電流通路
の一端が前記第２の出力ノードに接続され、ゲートに前
記制御信号が供給される第１導電型の第５ＭＯＳトラン
ジスタと、電流通路の一端に前記内部接地電位が印加さ
れ、ゲートに外部電源電位が印加される第２導電型の第
６ＭＯＳトランジスタと、前記第５ＭＯＳトランジスタ
の電流通路の他端と前記第６ＭＯＳトランジスタの電流
通路の他端間に直列接続される第３，第４の負荷素子と
を備え、前記第３，第４の負荷素子の接続点から前記第
２のモニタ電位を出力するようにしてなることを特徴と
する。
【００２２】請求項８に記載したように、前記第１，第
２の負荷素子の抵抗値の比と、前記第３，第４の負荷素
子の抵抗値の比が等しいことを特徴とする。請求項９に
記載したように、前記第１の分圧手段は、電流通路の一
端が前記第１の出力ノードに接続され、ゲートに内部接
地電位が印加される第１導電型の第３ＭＯＳトランジス
タと、電流通路の一端に前記内部接地電位が印加され、
ゲートに前記制御信号と逆相の信号が供給される第２導
電型の第４ＭＯＳトランジスタと、前記第３ＭＯＳトラ
ンジスタの電流通路の他端と前記第４ＭＯＳトランジス
タの電流通路の他端間に直列接続される第１，第２の負
荷素子とを備え、前記第１，第２の負荷素子の接続点か
ら前記第１のモニタ電位を出力するようにしてなり、前
記第２の分圧手段は、電流通路の一端が前記第２の出力
ノードに接続され、ゲートに内部接地電位が印加される
第１導電型の第５ＭＯＳトランジスタと、電流通路の一
端に前記内部接地電位が印加され、ゲートに前記制御信
号と逆相の信号が供給される第２導電型の第６ＭＯＳト
ランジスタと、前記第５ＭＯＳトランジスタの電流通路
の他端と前記第６ＭＯＳトランジスタの電流通路の他端
間に直列接続される第３，第４の負荷素子とを備え、前
記第３，第４の負荷素子の接続点から前記第２のモニタ
電位を出力するようにしてなり、前記第１のモニタ電位
と前記第２のモニタ電位が異なることを特徴とする。
【００２３】請求項１０に記載したように、前記第１，
第２の負荷素子の抵抗値の比と、前記第３，第４の負荷
素子の抵抗値の比が異なることを特徴とする。請求項１
１に記載したように、前記第１の分圧手段は、電流通路
の一端が前記第１の出力ノードに接続され、ゲートに内
部接地電位が印加される第１導電型の第３ＭＯＳトラン
ジスタと、電流通路の一端に前記内部接地電位が印加さ
れ、ゲートに前記制御信号と逆相の信号が供給される第
２導電型の第４ＭＯＳトランジスタと、前記第３ＭＯＳ
トランジスタの電流通路の他端と前記第４ＭＯＳトラン
ジスタの電流通路の他端間に直列接続される第１，第２
の負荷素子とを備え、前記第１，第２の負荷素子の接続
点から前記第１のモニタ電位を出力するようにしてな
り、前記第２の分圧手段は、電流通路の一端が前記第２
の出力ノードに接続され、ゲートに内部接地電位が印加
される第１導電型の第５ＭＯＳトランジスタと、電流通
路の一端に前記内部接地電位が印加され、ゲートに前記
制御信号と逆相の信号が供給される第２導電型の第６Ｍ
ＯＳトランジスタと、前記第５ＭＯＳトランジスタの電
流通路の他端と前記第６ＭＯＳトランジスタの電流通路
の他端間に直列接続される第３，第４の負荷素子とを備
え、前記第３，第４の負荷素子の接続点から前記第２の
モニタ電位を出力するようにしてなり、前記第１，第２
の負荷素子に流れる電流と前記第３，第４の負荷素子に
流れる電流が異なることを特徴とする。
【００２４】請求項１２に記載したように、前記第１，
第２の負荷素子の抵抗値の比と、前記第３，第４の負荷
素子の抵抗値の比が等しく、且つ前記第１，第２の負荷
素子の抵抗値の和と、前記第３，第４の負荷素子の抵抗
値の和が異なることを特徴とする。
【００２５】請求項１３に記載したように、前記第１，
第２の比較手段はそれぞれ、電流通路の一端に外部電源
電位が印加される第１導電型の第７ＭＯＳトランジスタ
と、電流通路の一端に外部電源電位が印加され、ゲート
が前記第７ＭＯＳトランジスタのゲートに接続される第
１導電型の第８ＭＯＳトランジスタと、電流通路の一端
が前記第７ＭＯＳトランジスタの電流通路の他端に接続
され、ゲートに基準電位が印加される第２導電型の第９
ＭＯＳトランジスタと、電流通路の一端が前記第８ＭＯ
Ｓトランジスタの電流通路の他端及び前記第７，第８Ｍ
ＯＳトランジスタのゲートに接続され、電流通路の他端
が前記第９ＭＯＳトランジスタの電流通路の他端に接続
され、ゲートにモニタ電位が印加される第２導電型の第
１０ＭＯＳトランジスタと、電流通路の一端が前記第
９，第１０ＭＯＳトランジスタの電流通路の他端に接続
され、ゲートが前記第７，第８ＭＯＳトランジスタのゲ
ートに接続される第１導電型の第１１ＭＯＳトランジス
タと、電流通路の一端が前記第１１ＭＯＳトランジスタ
の電流通路の他端に接続され、電流通路の他端に内部接
地電位が印加され、ゲートに前記制御信号と逆相の信号
が供給される第１導電型の第１２ＭＯＳトランジスタと
を備えることを特徴とする。
【００２６】請求項１４に記載したように、前記半導体
チップ中に設けられ、縦及び横方向にそれぞれ少なくと
も２分割された複数のメモリセルアレイと、前記複数の
メモリセルアレイの周辺部における前記半導体チップの
少なくとも対向する２辺に沿って配置されたパッド群と
を更に備え、前記第１，第２の電源降圧回路はそれぞ
れ、前記パッド群の対向する２辺の中央部近傍に隣接し
て配置し、前記パッド群のうち前記第１，第２の電源降
圧回路の近傍のパッドに前記外部電源電位及び外部接地
電位を印加することを特徴とする。
【００２７】請求項１５に記載したように、前記半導体
チップ中に設けられ、縦及び横方向にそれぞれ少なくと
も２分割された複数のメモリセルアレイと、前記複数の
メモリセルアレイ間の中央部における前記メモリセルア
レイ間に配置されたパッド群とを更に備え、前記第１，
第２の電源降圧回路はそれぞれ前記パッド群の中央部近
傍に隣接して配置し、前記パッド群のうち前記第１，第
２の電源降圧回路の近傍のパッドに前記外部電源電位及
び外部接地電位を印加することを特徴とする。
【００２８】請求項１及び２のような構成によれば、第
１，第２の電源降圧回路の電位変動に対する位相をずら
して、第１の内部電源電位の変動を第２の内部電源電位
の変動で相殺するようにしているので、内部電源電位の
変動を抑制でき、安定した内部電源電位を生成できる。
【００２９】請求項３のような構成によれば、第１，第
２の電源降圧回路の動作しきい値電圧を変えて、第１の
内部電源電位の変動を第２の内部電源電位の変動で相殺
するようにしているので、内部電源電位の変動を抑制で
き、安定した内部電源電位を生成できる。
【００３０】請求項４のような構成によれば、第１，第
２の電源降圧回路の応答速度を変えて、第１の内部電源
電位の変動を第２の内部電源電位の変動で相殺するよう
にしているので、内部電源電位の変動を抑制でき、安定
した内部電源電位を生成できる。
【００３１】請求項５に示すように、第１，第２の電源
降圧回路はそれぞれ、充電手段、分圧手段及び比較手段
で構成できる。請求項６に示すように、充電手段として
ＭＯＳトランジスタを用いることができる。
【００３２】請求項７に示すように、第１の分圧手段と
第２の分圧手段を構成することにより、動作の初期状態
における第１のモニタ電位と第２のモニタ電位が異なる
ので、第１，第２の電源降圧回路の動作タイミングをず
らすことができる。
【００３３】上記請求項７の構成にあっては、請求項８
に示すように、第１ないし第４の負荷素子の抵抗値をそ
れぞれ設定する。請求項９に示すように、第１の分圧手
段と第２の分圧手段を構成し、第１のモニタ電位と第２
のモニタ電位を変えることにより、第１，第２の電源降
圧回路の動作しきい値電圧をずらすことができる。
【００３４】上記請求項９の構成にあっては、請求項１
０に示すように、第１ないし第４の負荷素子の抵抗値を
それぞれ設定することにより、第１のモニタ電位と第２
のモニタ電位が変化し、第１，第２の電源降圧回路の動
作しきい値電圧が変わることにより、第１，第２の内部
電源電位の電位の変動の位相をずらすことができる。
【００３５】請求項１１に示すように、第１の分圧手段
と第２の分圧手段を構成し、第１，第２の負荷素子に流
れる電流と前記第３，第４の負荷素子に流れる電流を変
えることにより、第１，第２の電源降圧回路の応答速度
をずらすことができる。
【００３６】上記請求項１１の構成にあっては、請求項
１２に示すように、第１ないし第４の負荷素子の抵抗値
をそれぞれ設定することにより、第１，第２の負荷素子
に流れる電流と前記第３，第４の負荷素子に流れる電流
を変え、第１，第２の内部電源電位に位相差を発生させ
て変動周期を変えることができる。
【００３７】請求項１３に示すように、第１，第２の比
較手段としてそれぞれカレントミラー型の差動増幅器を
用いることができる。請求項１４に示すように構成すれ
ば、半導体チップ内に均等に電位を供給でき、周辺パッ
ドの半導体記憶装置に適用できる。請求項１５に示すよ
うに構成すれば、半導体チップ内に均等に電位を供給で
き、センターパッドの半導体記憶装置にも適用できる。
【００３８】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態に係る半導体装置について説明するための
もので、半導体記憶装置の電源降圧回路に関係する回路
部を抽出して概略構成を示している。半導体チップ１１
には、外部から電源電位Ｖext 、接地電位ＧＮＤ、入力
信号Ｖin及びチップ制御信号／ＲＡＳ等が供給される。
このチップ１１中には、メモリ部１２、内部回路１３及
び電源降圧回路１４−１，１４−２等が設けられてい
る。上記電源降圧回路１４−１，１４−２は、チップ１
１に与えられた外部電源電位Ｖext を降圧して内部電源
電位Ｖint1，Ｖint2を生成するものである。これら電源
降圧回路１４−１，１４−２で生成された内部電源電位
Ｖint1，Ｖint2は、重畳されて内部電源電位Ｖint とし
て電源線１５−１に供給される。電源線１５−２には外
部接地電位ＧＮＤが印加され、この電位が内部接地電位
Ｖssとして用いられる。これによって、電源線１５−
１，１５−２から上記メモリ部１２及び内部回路１３に
動作電圧が供給される。なお、キャパシタ１６は、上記
電源線１５−１，１５−２間の容量を等価的に表してい
る。
【００３９】図２は、上記図１に示した回路における電
源降圧回路１４−１，１４−２のパターン配置例を示し
ている。チップ１１には、４分割されたメモリセルアレ
イ１９−１〜１９−４が設けられ、これらメモリセルア
レイ１９−１〜１９−４の周囲におけるチップ１１の４
辺に沿ってパッド群２０が配置されている。上記メモリ
セルアレイ１９−１，１９−３と１９−２，１９−４と
の間の領域には、対向する２辺の近傍に上記電源降圧回
路１４−１，１４−２が設けられている。上記パッド群
２０のうち、電源降圧回路１４−２の近傍には外部電源
電位Ｖext の入力用パッド２０Ａが設けられ、電源降圧
回路１４−１の近傍には外部接地電位ＧＮＤの入力用パ
ッド２０Ｂが設けられている。
【００４０】図３は、上記図１及び図２に示した回路に
おける電源降圧回路１４−１，１４−２の詳細な構成例
を示す回路図である。電源降圧回路１４−１は、Ｐチャ
ネル型ＭＯＳトランジスタＴ１−１，Ｔ２−１とＮチャ
ネル型ＭＯＳトランジスタＴ３−１〜Ｔ５−１から形成
されたカレントミラー型の差動増幅器Ｍ−１、この差動
増幅器Ｍ−１の動作を制御するＰチャネル型ＭＯＳトラ
ンジスタＴ７−１、Ｎチャネル型ＭＯＳトランジスタＴ
６−１，Ｔ８−１、外部電源電位Ｖext を内部電源電位
Ｖint1に降圧してメモリ部１２や内部回路１３に供給す
るための駆動用Ｐチャネル型ＭＯＳトランジスタＴ０−
１、及び上記内部電源電位Ｖint1のレベルをモニタする
ためのモニタ電位Ｖm1を生成する抵抗Ｒ３，Ｒ４等から
構成されている。
【００４１】上記ＭＯＳトランジスタＴ１−１，Ｔ２−
１のソースは共通接続され、このソース共通接続点に外
部電源電位Ｖext が印加される。上記ＭＯＳトランジス
タＴ１−１，Ｔ２−１のドレインには、ＭＯＳトランジ
スタＴ３−１，Ｔ４−１のドレインがそれぞれ接続され
る。これらＭＯＳトランジスタＴ３−１，Ｔ４−１のソ
ースは共通接続されている。上記ＭＯＳトランジスタＴ
１−１，Ｔ２−１のゲートは共通接続され、このゲート
共通接続点は上記ＭＯＳトランジスタＴ２−１とＴ４−
１のドレイン共通接続点に接続される。上記ＭＯＳトラ
ンジスタＴ３−１のゲートには基準電位Ｖref が印加さ
れ、上記ＭＯＳトランジスタＴ４−１のゲートにはモニ
タ電位Ｖm1が印加される。上記ＭＯＳトランジスタＴ５
−１のドレインは上記ＭＯＳトランジスタＴ３−１，Ｔ
４−１のソース共通接続点に接続され、ゲートは上記Ｍ
ＯＳトランジスタＴ１−１，Ｔ２−１のゲート共通接続
点に接続され、ソースはＭＯＳトランジスタＴ６−１の
ドレインに接続される。上記ＭＯＳトランジスタＴ６−
１のソースには内部接地電位Ｖssが印加され、ゲートに
は内部ＲＡＳ* 信号（チップ制御信号／ＲＡＳと逆相の
信号）が供給される。
【００４２】また、上記ＭＯＳトランジスタＴ０−１の
ソースには外部電源電位Ｖext が印加され、ゲートは上
記差動増幅器Ｍ−１の出力ノードＮ１−１（ＭＯＳトラ
ンジスタＴ１−１，Ｔ３−１のドレイン共通接続点）が
接続される。このＭＯＳトランジスタＴ０−１のチャネ
ル幅Ｗは、メモリ部１２と内部回路１３の消費電力の和
によって決まる最適な値になっている。ＭＯＳトランジ
スタＴ７−１のソースはＭＯＳトランジスタＴ０−１の
ドレインに接続され、ゲートには内部接地電位Ｖssが印
加される。ＭＯＳトランジスタＴ８−１のソースには内
部接地電位Ｖssが印加され、ゲートにはチップ制御信号
／ＲＡＳが供給される。上記ＭＯＳトランジスタＴ７−
１のドレインと上記ＭＯＳトランジスタＴ８−１のドレ
イン間には抵抗Ｒ３，Ｒ４が直列接続され、これら抵抗
Ｒ３，Ｒ４の接続点に上記ＭＯＳトランジスタＴ４−１
のゲートが接続されることによりモニタ電位Ｖm1が印加
される。そして、上記ＭＯＳトランジスタＴ０−１のド
レインとＭＯＳトランジスタＴ７−１のソースとの接続
点（出力ノードＮ２−１）から内部電源電位Ｖint1を出
力する。
【００４３】一方、電源降圧回路１４−２は、Ｐチャネ
ル型ＭＯＳトランジスタＴ１−２，Ｔ２−２とＮチャネ
ル型ＭＯＳトランジスタＴ３−２〜Ｔ５−２から形成さ
れたカレントミラー型の差動増幅器Ｍ−２、この差動増
幅器Ｍ−２の動作を制御するＰチャネル型ＭＯＳトラン
ジスタＴ７−２、Ｎチャネル型ＭＯＳトランジスタＴ６
−２，Ｔ８−２、外部電源電位Ｖext を内部電源電位Ｖ
int2に降圧してメモリ部１２や内部回路１３に供給する
ための駆動用Ｐチャネル型ＭＯＳトランジスタＴ０−
２、及び上記内部電源電位Ｖint2のレベルをモニタする
ためのモニタ電位Ｖm2を生成する抵抗Ｒ５，Ｒ６等から
構成されている。
【００４４】上記差動増幅器Ｍ−２は、上記差動増幅器
Ｍ−１と実質的に同様な回路構成になっている。そし
て、この差動増幅器Ｍ−２の動作を制御するＭＯＳトラ
ンジスタＴ６−２のドレインがＭＯＳトランジスタＴ５
−２のソースに接続され、ソースに内部接地電位Ｖssが
印加され、ゲートに内部ＲＡＳ* 信号が供給されてい
る。
【００４５】また、上記ＭＯＳトランジスタＴ０−２の
ソースには外部電源電位Ｖext が印加され、ゲートは上
記差動増幅器Ｍ−２の出力ノードＮ１−２が接続され
る。このＭＯＳトランジスタＴ０−２のチャネル幅Ｗ
は、メモリ部１２と内部回路１３の消費電力の和によっ
て決まる最適な値になっている。ＭＯＳトランジスタＴ
７−２のソースはＭＯＳトランジスタＴ０−２のドレイ
ンに接続され、ゲートにチップ制御信号／ＲＡＳが供給
される。ＭＯＳトランジスタＴ８−２のソースには内部
接地電位Ｖssが印加され、ゲートには外部電源電位Ｖex
t が印加される。上記ＭＯＳトランジスタＴ７−２，Ｔ
８−２のドレイン間には抵抗Ｒ５，Ｒ６が直列接続さ
れ、これら抵抗Ｒ５，Ｒ６の接続点に上記ＭＯＳトラン
ジスタＴ４−２のゲートが接続されることによりモニタ
電位Ｖm2が印加される。そして、上記ＭＯＳトランジス
タＴ０−２のドレインとＭＯＳトランジスタＴ７−２の
ソースとの接続点（出力ノードＮ２−２）から内部電源
電位Ｖint2を出力する。
【００４６】なお、上記抵抗Ｒ３とＲ５の抵抗値は等し
く、且つ抵抗Ｒ４とＲ６の抵抗値も等しくなっている。
次に、上記のような構成において、図４のタイミングチ
ャートを参照しつつ動作を説明する。チップ制御信号／
ＲＡＳが“Ｈ”レベル（内部ＲＡＳ* 信号は“Ｌ”レベ
ル）の時には、ＭＯＳトランジスタＴ６−１，Ｔ６−
２，Ｔ７−２がオフ状態、ＭＯＳトランジスタＴ７−
１，Ｔ８−２がオン状態となるので、差動増幅器Ｍ−
１，Ｍ−２はともに非活性状態である。この際、差動増
幅器Ｍ−１，Ｍ−２の出力ノードＮ１−１，Ｎ１−２、
すなわちＭＯＳトランジスタＴ０−１，Ｔ０−２のゲー
ト電位Ｖg1，Ｖg2はそれぞれ“Ｈ”レベルであるので、
これらのトランジスタＴ０−１，Ｔ０−２はオフしてい
る。また、抵抗Ｒ３とＲ４との接続点は、抵抗Ｒ３及び
ＭＯＳトランジスタＴ７−１のドレイン，ソース間を介
して出力ノードＮ２−１に接続されるので、モニタ電位
Ｖm1は内部電源電位Ｖint1に等しくなっている。これに
対し、抵抗Ｒ５とＲ６との接続点は、抵抗Ｒ６及びＭＯ
ＳトランジスタＴ８−２のドレイン，ソース間を介して
接地されるので、モニタ電位Ｖm2は内部接地電位Ｖssに
等しくなっている。
【００４７】チップ制御信号／ＲＡＳが“Ｈ”レベルか
ら“Ｌ”レベル（内部ＲＡＳ* 信号ｆ“Ｌ”レベルから
“Ｈ”レベル）に遷移すると、ＭＯＳトランジスタＴ６
−１，Ｔ６−２がオン状態となって差動増幅器Ｍ−１，
Ｍ−２が活性化されるとともに、ＭＯＳトランジスタＴ
７−２，Ｔ８−１がオン状態となる。この時、モニタ電
位Ｖm1は内部電源電位Ｖint1であるので、Ｖm1＞Ｖref
であり、差動増幅器Ｍ−１の出力ノードＮ１−１（電位
Ｖg1）は“Ｈ”レベルを維持し、ＭＯＳトランジスタＴ
０−１はオフ状態のままである。一方、モニタ電位Ｖm2
は内部接地電位Ｖssであるので、Ｖm2＜Ｖref であり、
差動増幅器Ｍ−２の出力ノードＮ１−２（電位Ｖg2）は
“Ｌ”レベルに反転し、ＭＯＳトランジスタＴ０−２は
オン状態となる。これによって、電源降圧回路１４−２
の出力ノードＮ２−２が外部電源電位Ｖext で充電さ
れ、内部電源電位Ｖint2が上昇する。
【００４８】上記ＭＯＳトランジスタＴ８−１のオンに
よって、モニタ電位Ｖm1は待機時のＶint1からＶint1・
ｒ４／（ｒ３＋ｒ４）まで徐々に低下する（ｒ３，ｒ４
は抵抗Ｒ３，Ｒ４の抵抗値）。電位Ｖm1が電位Ｖint1か
らＶint1・ｒ４／（ｒ３＋ｒ４）になるまでの期間はＶ
m1＞Ｖref であるので、ＭＯＳトランジスタＴ０−１は
オフ状態を維持する（この期間は抵抗Ｒ３，Ｒ４の抵抗
値の比ｒ３／ｒ４を一定にして抵抗値を大きくすること
により延ばすことができる）。そして、上記電位Ｖm1が
低下してＶm1＜Ｖref となった時にＭＯＳトランジスタ
Ｔ０−１がオンし、電源降圧回路１４−１の出力ノード
Ｎ２−１が外部電源電位Ｖext で充電され、内部電源電
位Ｖint1が上昇する。電位Ｖint1がＶint1・ｒ４／（ｒ
３＋ｒ４）＝Ｖref まで充電されると、Ｖm1＞Ｖref と
なり、差動増幅器Ｍ−１の出力ノードＮ１−１が“Ｈ”
レベルとなってＭＯＳトランジスタＴ０−１がオフす
る。これにより、電源降圧回路１４−１の出力ノードＮ
２−１への電荷供給が遮断される。電源降圧回路１４−
１は、以下、同様な動作を繰り返す。
【００４９】これに対し、電源降圧回路１４−２は、電
位Ｖint2が待機時の電位ＶssからＶint2・ｒ６／（ｒ５
＋ｒ６）＝Ｖref まで充電されると（ｒ５，ｒ６はそれ
ぞれ抵抗Ｒ５，Ｒ６の抵抗値）、電位Ｖm2がＶm2＞Ｖre
f となり、差動増幅器Ｍ−２の出力ノードＮ１−２が
“Ｈ”レベルとなってＭＯＳトランジスタＴ０−２がオ
フする。これにより、電源降圧回路１４−２の出力ノー
ドＮ２−２への電荷供給が遮断される。電位Ｖm2が低下
してＶm2＜Ｖref となると再びＭＯＳトランジスタＴ０
−２がオンし、同様な動作を繰り返す。
【００５０】上記のような構成によれば、電源降圧回路
１４−１，１４−２から出力される内部電源電位Ｖint
1，Ｖint2の電位の変動の位相がずれており（Ｖint1と
Ｖint2のレベルは等しい）、互いの電位変動を相殺でき
るので、電源線１５−１には安定した内部電源電位Ｖin
t を供給することができる。よって、内部電源電位の変
動を抑制でき、安定した内部電源電位を生成できる電源
降圧回路を備えた半導体装置を提供できる。
【００５１】また、この発明を半導体記憶装置に適用す
る場合、メモリセルに与える電位（内部電源電位）の変
動は、メモリセルからの記憶情報の読み出し動作や書き
込み動作を妨げ、動作不良を起こす恐れがあが、電源降
圧回路１４−１，１４−２を図２に示したように、チッ
プ１１の中央部近傍に、近距離で且つ外部電源電位Ｖex
t 入力用のパッド２０Ａ及び外部接地電位ＧＮＤ入力用
のパッド２０Ｂに隣接して配置することにより、内部電
源電位のばらつきを最小限にでき、チップ１１内に均等
な電位を供給できる。これによって、内部電源電位の変
動に起因する動作不良を抑制できる。
【００５２】図５は、上記図１に示した回路における電
源降圧回路１４−１，１４−２の他のパターン配置例を
示している。すなわち、図２に示したパターン配置例は
周辺パッドを示したが、センターパッドの半導体記憶装
置に適用したものである。図５において、図２に対応す
る部分には同じ符号を付してその詳細な説明は省略す
る。
【００５３】周辺パッドあるいはセンターパッドのいず
れのレイアウトであっても、チップ１１の中央部近傍
に、近距離で且つパッド２０Ａ，２０Ｂに隣接して電源
降圧回路１４−１，１４−２を配置すれば、チップ１１
内に均等な電位を供給でき、誤動作を抑制できる。
【００５４】なお、上記第１の実施の形態では、電源降
圧回路１４−１，１４−２の待機時のモニタ電位Ｖm1，
Ｖm2が、それぞれ内部電源電位Ｖint と内部接地電位Ｖ
ssになっている場合を例に取って説明したが、待機時の
モニタ電位Ｖm1，Ｖm2がそれぞれ内部電源電位Ｖint と
基準電位Ｖref 、あるいは基準電位Ｖref と内部接地電
位Ｖssの組み合わせになる構成であっても同様な作用効
果が得られる。
【００５５】図６は、この発明の第２の実施の形態に係
る半導体装置について説明するためのもので、電源降圧
回路１４−１，１４−２の他の構成例を示している。図
６に示す回路が図３に示した回路と相違するのは、ＭＯ
ＳトランジスタＴ７−２のゲートにチップ制御信号／Ｒ
ＡＳに代えて内部接地電位Ｖssを印加し、ＭＯＳトラン
ジスタＴ８−２のゲートに外部電源電位Ｖext に代えて
内部ＲＡＳ* 信号を供給しているという点である。ま
た、抵抗Ｒ３，Ｒ４に代えて抵抗Ｒ７，Ｒ８を設けると
ともに、抵抗Ｒ５，Ｒ６に代えて抵抗Ｒ９，Ｒ１０を設
け、抵抗Ｒ７，Ｒ８の抵抗値の比ｒ７／ｒ８と抵抗Ｒ
９，Ｒ１０の抵抗値の比ｒ９／ｒ１０を変えて、モニタ
電位Ｖm1とモニタ電位Ｖm2のレベルを変えている。これ
によって、電源降圧回路１４−１と１４−２の動作しき
い値電圧が変化し、異なる動作しきい値電圧となる。
【００５６】上記のような構成において、図７のタイミ
ングチャートに示すように、チップ制御信号／ＲＡＳが
“Ｈ”レベルから“Ｌ”レベル（内部ＲＡＳ* 信号が
“Ｌ”レベルから“Ｈ”レベル）に遷移すると、差動増
幅器Ｍ−１，Ｍ−２が活性化される。また、ＭＯＳトラ
ンジスタＴ８−１，Ｔ８−２がオンし、モニタ電位Ｖm
3，Ｖm4がそれぞれ、待機時の内部電源電位Ｖint3から
Ｖint3・ｒ８／（ｒ７＋ｒ８）、Ｖint4からＶint4・ｒ
１０／（ｒ９＋ｒ１０）にそれぞれ低下する。ここで、
抵抗Ｒ７，Ｒ８の抵抗値の比ｒ７／ｒ８と、抵抗Ｒ９，
Ｒ１０の抵抗値の比ｒ９／ｒ１０を、ｒ７／ｒ８＜ｒ９
／ｒ１０とすれば、モニタ電位Ｖm5，Ｖm6はＶm5＞Ｖm6
となり、電源降圧回路１４−１の回路しきい値電圧Ｖt1
と電源降圧回路１４−２の回路しきい値電圧Ｖt2が異な
る値となる。これによって、図８に示すように、ＭＯＳ
トランジスタＴ０−１はＴ０−２より早くオンし、早く
オフする。よって、内部電源電圧Ｖint のレベルに応じ
て、電源降圧回路１４−１と１４−２がともに非動作状
態（Ｖint ＞Ｖt1）、電源降圧回路１４−１が動作状
態、電源降圧回路１４−２が非動作状態（Ｖt1＞Ｖint
＞Ｖt2）、及び電源降圧回路１４−１と１４−２がとも
に動作状態（Ｖt2＞Ｖint ）の３つの状態の動作とな
る。
【００５７】これにより、電源降圧回路１４−１の内部
電源電位Ｖint3の電位の変動の位相を電源降圧回路１４
−２の内部電源電位Ｖint4の変動の位相とずらすことが
でき、互いの位相の変動を相殺し、安定した内部電源電
位Ｖint を供給することができる。
【００５８】図９は、この発明の第３の実施の形態に係
る半導体装置について説明するためのもので、電源降圧
回路１４−１，１４−２の他の構成例を示している。図
９に示す回路が図６に示した回路と相違するのは、抵抗
Ｒ７，Ｒ８に代えて抵抗Ｒ１１，Ｒ１２を設けるととも
に、抵抗Ｒ９，Ｒ１０に代えて抵抗Ｒ１３，Ｒ１４を設
け、抵抗Ｒ１１，Ｒ１２の抵抗値の比ｒ１１／ｒ１２と
抵抗Ｒ１３，Ｒ１４の抵抗値の比ｒ１３／ｒ１４を同じ
に設定し、且つ抵抗Ｒ１１，Ｒ１２の抵抗値の和と抵抗
Ｒ１３，Ｒ１４の抵抗値の和を変えることにより、抵抗
Ｒ１１，Ｒ１２に流れる電流Ｉint5と抵抗Ｒ１３，Ｒ１
４に流れる電流Ｉint6を変えたものである。これによっ
て、電源降圧回路１４−１と１４−２の応答速度が変化
する。
【００５９】ここでは、ｒ１１＜ｒ１３で且つｒ１１／
ｒ１２＝ｒ１３／ｒ２４として内部電源電位Ｖint5，Ｖ
int6をそれぞれ分圧して生成するＶm5，Ｖm6の時定数を
電源降圧回路１４−１は早い応答特性、電源降圧回路１
４−２は遅い応答特性として内部電源電位Ｖint5とＶin
t6に位相差を発生させている。
【００６０】上記のような構成において、図１０のタイ
ミングチャートに示すように、チップ制御信号／ＲＡＳ
が“Ｈ”レベルから“Ｌ”レベル（内部ＲＡＳ* 信号が
“Ｌ”レベルから“Ｈ”レベル）に遷移することによっ
て、差動増幅器Ｍ−１，Ｍ−２が活性化される。また、
ＭＯＳトランジスタＴ８−１，Ｔ８−２がオンし、モニ
タ電位Ｖm5が待機時の内部電源電位Ｖint5からＶint5・
ｒ１２／（ｒ１１＋ｒ１２）に低下するとともに、モニ
タ電位Ｖm6が待機時の内部電源電位Ｖint6からＶint6・
ｒ１４／（ｒ１３＋ｒ１４）に低下する。このときに抵
抗Ｒ１１，Ｒ１２に流れる電流Ｉint5は、内部電源電位
Ｖint5と抵抗Ｒ１１，Ｒ１２の抵抗値の和ｒ１１＋ｒ１
２によって決まる。また、抵抗Ｒ１３，Ｒ１４に流れる
電流Ｉint6は、内部電源電位Ｖint6と抵抗Ｒ１３，Ｒ１
４の抵抗値の和ｒ１３＋ｒ１４によって決まる。ｒ１１
＋ｒ１２＜ｒ１３＋ｒ１４であるため、Ｉint5＜Ｉint6
となり、モニタ電位Ｖm5はＶm6より早くＶm5＝Ｖint5か
らＶm5＝Ｖref の定常状態に落ちつく。チップ１１内で
電荷が消費され、内部電源電位Ｖint が落ち込んだ時の
Ｖint に対するモニタ電位Ｖm の応答も同様に、電位Ｖ
m5はＶm6より早くＶm ＜Ｖref となる。
【００６１】これにより、電源降圧回路１４−１の出力
電位Ｖint5の変動周期は短周期、電源降圧回路１４−２
の出力電位Ｖint6の変動周期は長周期な波形となり、電
位Ｖint5とＶint6の位相のずれを互いに相殺し、安定し
た内部電源電位Ｖint を供給することができる。
【００６２】
【発明の効果】以上説明したように、この発明によれ
ば、内部電源電位の変動を抑制でき、安定した内部電源
電位を生成できる電源降圧回路を備えた半導体装置が得
られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体装置
について説明するためのもので、半導体記憶装置の電源
降圧回路に関係する回路部を抽出して概略構成を示すブ
ロック図。
【図２】図１に示した回路における電源降圧回路のパタ
ーン配置例を示す図。
【図３】図１及び図２に示した回路における電源降圧回
路の詳細な構成例を示す回路図。
【図４】図３に示した回路の動作を示すタイミングチャ
ート。
【図５】図１に示した回路における電源降圧回路の他の
パターン配置例を示す図。
【図６】この発明の第２の実施の形態に係る半導体装置
について説明するためのもので、電源降圧回路の他の構
成例を示す回路図。
【図７】図６に示した回路の動作を説明するためのタイ
ミングチャート。
【図８】内部電源電位、第１，第２の電源降圧回路の回
路しきい値電圧、及び駆動用ＭＯＳトランジスタの動作
の関係について説明するための図。
【図９】この発明の第３の実施の形態に係る半導体装置
について説明するためのもので、電源降圧回路の更に他
の構成例を示す回路図。
【図１０】図９に示した回路の動作を説明するためのタ
イミングチャート。
【図１１】電源降圧回路が設けられた従来の半導体装置
について説明するためのもので、半導体記憶装置の電源
降圧回路に関係する回路部を抽出して概略構成を示すブ
ロック図。
【図１２】図１１に示した回路における電源降圧回路の
構成例を示す回路図。
【図１３】図１２に示した回路の動作について説明する
ためのタイミングチャート。
【図１４】図１１に示した回路における内部回路の初段
の構成例を示す回路図。
【図１５】図１４に示したインバータの特性について説
明するための波形図。
【符号の説明】 １１…半導体チップ、１２…メモリ部、１３…内部回
路、１４−１，１４−２…電源降圧回路、１５−１，１
５−２…電源線、１９−１〜１９−４…メモリセルアレ
イ、２０…パッド群、Ｔ０−１〜Ｔ８−１，Ｔ０−２〜
Ｔ８−２…ＭＯＳトランジスタ、Ｒ１〜Ｒ１４…抵抗、
Ｖext …外部電源電位、ＧＮＤ…外部接地電位、Ｖint
，Ｖint1〜Ｖint6…内部電源電位、Ｖss…内部接地電
位、／ＲＡＳ…チップ制御信号、Ｖin…入力信号、Ｖre
f …基準電位、Ｖm ，Ｖm1〜Ｖm6…モニタ電位。
フロントページの続き (56)参考文献 特開 昭64−36311（ＪＰ，Ａ) 特開 平８−76864（ＪＰ，Ａ) 特開 平８−31171（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体チップ中に設けられ、縦及び横方
    向にそれぞれ少なくとも２分割された複数のメモリセル
    アレイと、前記複数のメモリセルアレイの周辺部におけ
    る前記半導体チップの少なくとも対向する２辺に沿って
    配置されたパッド群と、前記半導体チップにおける前記
    パッド群の対向する２辺のうち一方の中央部近傍に配置
    され、外部から与えられた電源電位を制御信号に応答し
    て降圧し、第１の内部電源電位を生成して前記半導体チ
    ップの内部回路に供給する第１の電源降圧回路と、前記
    半導体チップにおける前記パッド群の対向する２辺のう
    ち他方の中央部近傍に前記第１の電源降圧回路と隣接し
    て配置され、外部から与えられた電源電位を前記制御信
    号に応答して降圧し、前記第１の内部電源電位と実質的
    に等しいレベルの第２の内部電源電位を生成して前記半
    導体チップの内部回路に供給する第２の電源降圧回路と
    を具備し、前記パッド群のうち前記第１，第２の電源降
    圧回路の近傍のパッドに前記外部電源電位及び外部接地
    電位を印加するようにしてなり、前記第１，第２の電源
    降圧回路から出力される第１，第２の内部電源電位はそ
    れぞれ、電位変動に対する位相が異なり、前記第１の内
    部電源電位の変動と前記第２の内部電源電位の変動を相
    殺するように構成したことを特徴とする半導体装置。
  2. 【請求項２】 半導体チップ中に設けられ、縦及び横方
    向にそれぞれ少なくとも２分割された複数のメモリセル
    アレイと、前記複数のメモリセルアレイ間の中央部にお
    ける前記メモリセルアレイ間に配置されたパッド群と、
    前記半導体チップにおける前記パッド群の中央部近傍に
    配置され、外部から与えられた電源電位を制御信号に応
    答して降圧し、第１の内部電源電位を生成して前記半導
    体チップの内部回路に供給する第１の電源降圧回路と、
    前記半導体チップにおける前記パッド群の中央部近傍に
    前記第１の電源降圧回路と隣接して配置され、外部から
    与えられた電源電位を前記制御信号に応答して降圧し、
    前記第１の内部電源電位と実質的に等しいレベルの第２
    の内部電源電位を生成して前記半導体チップの内部回路
    に供給する第２の電源降圧回路とを具備し、前記パッド
    群のうち前記第１，第２の電源降圧回路の近傍のパッド
    に前記外部電源電位及び外部接地電位を印加するように
    してなり、前記第１，第２の電源降圧回路から出力され
    る第１，第２の内部電源電位はそれぞれ、電位変動に対
    する位相が異なり、前記第１の内部電源電位の変動と前
    記第２の内部電源電位の変動を相殺するように構成した
    ことを特徴とする半導体装置。
  3. 【請求項３】 外部から与えられた電源電位を制御信号
    に応答して降圧し、第１の内部電源電位を生成して半導
    体チップの内部回路に供給する第１の電源降圧回路と、
    前記半導体チップ中に設けられ、外部から与えられた電
    源電位を前記制御信号に応答して降圧し、前記第１の内
    部電源電位と実質的に等しいレベルの第２の内部電源電
    位を生成して前記半導体チップの内部回路に供給する第
    ２の電源降圧回路とを具備し、前記第１，第２の電源降
    圧回路は動作しきい値電圧が異なり、前記第１の内部電
    源電位と前記第２の内部電源電位との位相をずらすこと
    により、前記第１の内部電源電位の変動と前記第２の内
    部電源電位の変動を相殺するように構成したことを特徴
    とする半導体装置。
  4. 【請求項４】 外部から与えられた電源電位を制御信号
    に応答して降圧し、第１の内部電源電位を生成して半導
    体チップの内部回路に供給する第１の電源降圧回路と、
    前記半導体チップ中に設けられ、外部から与えられた電
    源電位を前記制御信号に応答して降圧し、前記第１の内
    部電源電位と実質的に等しい第２の内部電源電位を生成
    して前記半導体チップの内部回路に供給する第２の電源
    降圧回路とを具備し、前記第１，第２の電源降圧回路は
    応答速度が異なり、前記第１の内部電源電位と前記第２
    の内部電源電位との間に位相差を発生させることによ
    り、前記第１の内部電源電位の変動と前記第２の内部電
    源電位の変動を相殺するように構成したことを特徴とす
    る半導体装置。
  5. 【請求項５】 前記第１の電源降圧回路は、外部電源電
    位が与えられ、第１の出力ノードを充電することにより
    第１の内部電源電位を生成するための第１の充電手段
    と、前記出力ノードの電位を分圧して第１のモニタ電位
    を生成する第１の分圧手段と、前記第１の分圧手段の出
    力電位と基準電位とを比較し、前記第１の充電手段を制
    御する第１の比較手段とを備え、前記第２の電源降圧回
    路は、前記外部電源電位が与えられ、第２の出力ノード
    を充電することにより第２の内部電源電位を生成するた
    めの第２の充電手段と、前記第２の出力ノードの電位を
    分圧して第２のモニタ電位を生成する第２の分圧手段
    と、前記第２の分圧手段の出力電位と基準電位とを比較
    し、前記第２の充電手段を制御する第２の比較手段とを
    備えることを特徴とする請求項１ないし４いずれか１つ
    の項に記載の半導体装置。
  6. 【請求項６】 前記第１の充電手段は、電流通路の一端
    に外部電源電位が印加され、電流通路の他端が前記第１
    の出力ノードに接続され、ゲートに前記第１の比較手段
    の比較出力が供給される第１導電型の第１ＭＯＳトラン
    ジスタであり、前記第２の充電手段は、電流通路の一端
    に外部電源電位が印加され、電流通路の他端が前記第２
    の出力ノードに接続され、ゲートに前記第２の比較手段
    の比較出力が供給される第１導電型の第２ＭＯＳトラン
    ジスタであることを特徴とする請求項５に記載の半導体
    装置。
  7. 【請求項７】 前記第１の分圧手段は、電流通路の一端
    が前記第１の出力ノードに接続され、ゲートに内部接地
    電位が印加される第１導電型の第３ＭＯＳトランジスタ
    と、電流通路の一端に前記内部接地電位が印加され、ゲ
    ートに前記制御信号と逆相の信号が供給される第２導電
    型の第４ＭＯＳトランジスタと、前記第３ＭＯＳトラン
    ジスタの電流通路の他端と前記第４ＭＯＳトランジスタ
    の電流通路の他端間に直列接続される第１，第２の負荷
    素子とを備え、前記第１，第２の負荷素子の接続点から
    前記第１のモニタ電位を出力するようにしてなり、前記
    第２の分圧手段は、電流通路の一端が前記第２の出力ノ
    ードに接続され、ゲートに前記制御信号が供給される第
    １導電型の第５ＭＯＳトランジスタと、電流通路の一端
    に前記内部接地電位が印加され、ゲートに外部電源電位
    が印加される第２導電型の第６ＭＯＳトランジスタと、
    前記第５ＭＯＳトランジスタの電流通路の他端と前記第
    ６ＭＯＳトランジスタの電流通路の他端間に直列接続さ
    れる第３，第４の負荷素子とを備え、前記第３，第４の
    負荷素子の接続点から前記第２のモニタ電位を出力する
    ようにしてなることを特徴とする請求項５または６に記
    載の半導体装置。
  8. 【請求項８】 前記第１，第２の負荷素子の抵抗値の比
    と、前記第３，第４の負荷素子の抵抗値の比が等しいこ
    とを特徴とする請求項７に記載の半導体装置。
  9. 【請求項９】 前記第１の分圧手段は、電流通路の一端
    が前記第１の出力ノードに接続され、ゲートに内部接地
    電位が印加される第１導電型の第３ＭＯＳトランジスタ
    と、電流通路の一端に前記内部接地電位が印加され、ゲ
    ートに前記制御信号と逆相の信号が供給される第２導電
    型の第４ＭＯＳトランジスタと、前記第３ＭＯＳトラン
    ジスタの電流通路の他端と前記第４ＭＯＳトランジスタ
    の電流通路の他端間に直列接続される第１，第２の負荷
    素子とを備え、前記第１，第２の負荷素子の接続点から
    前記第１のモニタ電位を出力するようにしてなり、前記
    第２の分圧手段は、電流通路の一端が前記第２の出力ノ
    ードに接続され、ゲートに内部接地電位が印加される第
    １導電型の第５ＭＯＳトランジスタと、電流通路の一端
    に前記内部接地電位が印加され、ゲートに前記制御信号
    と逆相の信号が供給される第２導電型の第６ＭＯＳトラ
    ンジスタと、前記第５ＭＯＳトランジスタの電流通路の
    他端と前記第６ＭＯＳトランジスタの電流通路の他端間
    に直列接続される第３，第４の負荷素子とを備え、前記
    第３，第４の負荷素子の接続点から前記第２のモニタ電
    位を出力するようにしてなり、前記第１のモニタ電位と
    前記第２のモニタ電位が異なることを特徴とする請求項
    ５または６に記載の半導体装置。
  10. 【請求項１０】 前記第１，第２の負荷素子の抵抗値の
    比と、前記第３，第４の負荷素子の抵抗値の比が異なる
    ことを特徴とする請求項９に記載の半導体装置。
  11. 【請求項１１】 前記第１の分圧手段は、電流通路の一
    端が前記第１の出力ノードに接続され、ゲートに内部接
    地電位が印加される第１導電型の第３ＭＯＳトランジス
    タと、電流通路の一端に前記内部接地電位が印加され、
    ゲートに前記制御信号と逆相の信号が供給される第２導
    電型の第４ＭＯＳトランジスタと、前記第３ＭＯＳトラ
    ンジスタの電流通路の他端と前記第４ＭＯＳトランジス
    タの電流通路の他端間に直列接続される第１，第２の負
    荷素子とを備え、前記第１，第２の負荷素子の接続点か
    ら前記第１のモニタ電位を出力するようにしてなり、前
    記第２の分圧手段は、電流通路の一端が前記第２の出力
    ノードに接続され、ゲートに内部接地電位が印加される
    第１導電型の第５ＭＯＳトランジスタと、電流通路の一
    端に前記内部接地電位が印加され、ゲートに前記制御信
    号と逆相の信号が供給される第２導電型の第６ＭＯＳト
    ランジスタと、前記第５ＭＯＳトランジスタの電流通路
    の他端と前記第６ＭＯＳトランジスタの電流通路の他端
    間に直列接続される第３，第４の負荷素子とを備え、前
    記第３，第４の負荷素子の接続点から前記第２のモニタ
    電位を出力するようにしてなり、前記第１，第２の負荷
    素子に流れる電流と前記第３，第４の負荷素子に流れる
    電流が異なることを特徴とする請求項５または６に記載
    の半導体装置。
  12. 【請求項１２】 前記第１，第２の負荷素子の抵抗値の
    比と、前記第３，第４の負荷素子の抵抗値の比が等し
    く、且つ前記第１，第２の負荷素子の抵抗値の和と、前
    記第３，第４の負荷素子の抵抗値の和が異なることを特
    徴とする請求項１１に記載の半導体装置。
  13. 【請求項１３】 前記第１，第２の比較手段はそれぞ
    れ、電流通路の一端に外部電源電位が印加される第１導
    電型の第７ＭＯＳトランジスタと、電流通路の一端に外
    部電源電位が印加され、ゲートが前記第７ＭＯＳトラン
    ジスタのゲートに接続される第１導電型の第８ＭＯＳト
    ランジスタと、電流通路の一端が前記第７ＭＯＳトラン
    ジスタの電流通路の他端に接続され、ゲートに基準電位
    が印加される第２導電型の第９ＭＯＳトランジスタと、
    電流通路の一端が前記第８ＭＯＳトランジスタの電流通
    路の他端及び前記第７，第８ＭＯＳトランジスタのゲー
    トに接続され、電流通路の他端が前記第９ＭＯＳトラン
    ジスタの電流通路の他端に接続され、ゲートにモニタ電
    位が印加される第２導電型の第１０ＭＯＳトランジスタ
    と、電流通路の一端が前記第９，第１０ＭＯＳトランジ
    スタの電流通路の他端に接続され、ゲートが前記第７，
    第８ＭＯＳトランジスタのゲートに接続される第１導電
    型の第１１ＭＯＳトランジスタと、電流通路の一端が前
    記第１１ＭＯＳトランジスタの電流通路の他端に接続さ
    れ、電流通路の他端に内部接地電位が印加され、ゲート
    に前記制御信号と逆相の信号が供給される第１導電型の
    第１２ＭＯＳトランジスタとを備えることを特徴とする
    請求項５ないし１２いずれか１つの項に記載の半導体装
    置。
  14. 【請求項１４】 前記半導体チップ中に設けられ、縦及
    び横方向にそれぞれ少なくとも２分割された複数のメモ
    リセルアレイと、前記複数のメモリセルアレイの周辺部
    における前記半導体チップの少なくとも対向する２辺に
    沿って配置されたパッド群とを更に備え、前記第１，第
    ２の電源降圧回路はそれぞれ、前記パッド群の対向する
    ２辺の中央部近傍に隣接して配置し、前記パッド群のう
    ち前記第１，第２の電源降圧回路の近傍のパッドに前記
    外部電源電位及び外部接地電位を印加することを特徴と
    する請求項３ないし１３いずれか１つの項に記載の半導
    体装置。
  15. 【請求項１５】 前記半導体チップ中に設けられ、縦及
    び横方向にそれぞれ少なくとも２分割された複数のメモ
    リセルアレイと、前記複数のメモリセルアレイ間の中央
    部における前記メモリセルアレイ間に配置されたパッド
    群とを更に備え、前記第１，第２の電源降圧回路はそれ
    ぞれ前記パッド群の中央部近傍に隣接して配置し、前記
    パッド群のうち前記第１，第２の電源降圧回路の近傍の
    パッドに前記外部電源電位及び外部接地電位を印加する
    ことを特徴とする請求項３ないし１３いずれか１つの項
    に記載の半導体装置。
JP09885496A 1996-04-19 1996-04-19 半導体装置 Expired - Fee Related JP3234153B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP09885496A JP3234153B2 (ja) 1996-04-19 1996-04-19 半導体装置
TW086104940A TW333697B (en) 1996-04-19 1997-04-16 The semiconductor device
US08/837,461 US5831421A (en) 1996-04-19 1997-04-18 Semiconductor device with supply voltage-lowering circuit
KR1019970014645A KR100283634B1 (ko) 1996-04-19 1997-04-19 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP09885496A JP3234153B2 (ja) 1996-04-19 1996-04-19 半導体装置

Publications (2)

Publication Number Publication Date
JPH09289288A JPH09289288A (ja) 1997-11-04
JP3234153B2 true JP3234153B2 (ja) 2001-12-04

Family

ID=14230826

Family Applications (1)

Application Number Title Priority Date Filing Date
JP09885496A Expired - Fee Related JP3234153B2 (ja) 1996-04-19 1996-04-19 半導体装置

Country Status (4)

Country Link
US (1) US5831421A (ja)
JP (1) JP3234153B2 (ja)
KR (1) KR100283634B1 (ja)
TW (1) TW333697B (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000011649A (ja) * 1998-06-26 2000-01-14 Mitsubishi Electric Corp 半導体装置
JP2000164808A (ja) * 1998-11-26 2000-06-16 Nec Corp 半導体装置
DE19950541A1 (de) * 1999-10-20 2001-06-07 Infineon Technologies Ag Spannungsgenerator
JP4963144B2 (ja) 2000-06-22 2012-06-27 ルネサスエレクトロニクス株式会社 半導体集積回路
JP3927788B2 (ja) * 2001-11-01 2007-06-13 株式会社ルネサステクノロジ 半導体装置
US6621349B2 (en) * 2001-11-07 2003-09-16 International Business Machines Corporation Power supply noise compensation amplifier
US6949810B2 (en) * 2003-10-14 2005-09-27 Intel Corporation Active phase cancellation for power delivery
KR100605589B1 (ko) * 2003-12-30 2006-07-28 주식회사 하이닉스반도체 반도체 소자의 내부전압 발생회로
JP4761833B2 (ja) * 2005-05-24 2011-08-31 株式会社東芝 半導体装置及びシステム
US7432758B2 (en) * 2006-11-08 2008-10-07 Elite Semiconductor Memory Technology Inc. Voltage regulator for semiconductor memory
US8058860B2 (en) * 2008-07-02 2011-11-15 Texas Instruments Incorporated Single pin multi-VID bit interface circuit for dynamic voltage change of a DC/DC converter
JP5618873B2 (ja) 2011-03-15 2014-11-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5824120B2 (ja) * 2014-07-29 2015-11-25 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5086238A (en) * 1985-07-22 1992-02-04 Hitachi, Ltd. Semiconductor supply incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions
US4788455A (en) * 1985-08-09 1988-11-29 Mitsubishi Denki Kabushiki Kaisha CMOS reference voltage generator employing separate reference circuits for each output transistor
JPH083766B2 (ja) * 1986-05-31 1996-01-17 株式会社東芝 半導体集積回路の電源電圧降下回路
US4994688A (en) * 1988-05-25 1991-02-19 Hitachi Ltd. Semiconductor device having a reference voltage generating circuit
US5254880A (en) * 1988-05-25 1993-10-19 Hitachi, Ltd. Large scale integrated circuit having low internal operating voltage
KR940003406B1 (ko) * 1991-06-12 1994-04-21 삼성전자 주식회사 내부 전원전압 발생회로
JPH0521738A (ja) * 1991-07-12 1993-01-29 Toshiba Corp 半導体集積回路
KR940003301B1 (ko) * 1991-12-20 1994-04-20 주식회사 금성사 Ce버스 심볼 엔코딩 처리회로
JP3286869B2 (ja) * 1993-02-15 2002-05-27 三菱電機株式会社 内部電源電位発生回路

Also Published As

Publication number Publication date
US5831421A (en) 1998-11-03
KR100283634B1 (ko) 2001-03-02
TW333697B (en) 1998-06-11
KR970072388A (ko) 1997-11-07
JPH09289288A (ja) 1997-11-04

Similar Documents

Publication Publication Date Title
KR100285184B1 (ko) 승압 회로 및 반도체 기억 장치
JP3773718B2 (ja) 半導体集積回路
JP3120795B2 (ja) 内部電圧発生回路
US6590444B2 (en) Semiconductor integrated circuit with a down converter for generating an internal voltage
US6304469B1 (en) Charge pump circuit including level shifters for threshold voltage cancellation and clock signal boosting, and memory device using same
KR960003535B1 (ko) 기준전압 발생회로 및 내부강압 변환기
US6320797B1 (en) Method and circuit for regulating the output voltage from a charge pump circuit, and memory device using same
KR100467918B1 (ko) 낮은동작전압에서유효한전압변환회로를구비한반도체집적회로
JP4703133B2 (ja) 内部電圧発生回路および半導体集積回路装置
US6441669B2 (en) Internal power-source potential supply circuit, step-up potential generating system, output potential supply circuit, and semiconductor memory
JP3556328B2 (ja) 内部電源回路
JP3234153B2 (ja) 半導体装置
US5811861A (en) Semiconductor device having a power supply voltage step-down circuit
JP2002032988A (ja) 内部電圧発生回路
KR100532765B1 (ko) 반도체 기억 장치
JPH0578211B2 (ja)
KR100296005B1 (ko) 반도체장치
JP3186034B2 (ja) 基準電圧発生回路
JP2736483B2 (ja) 電圧発生装置
US6297688B1 (en) Current generating circuit
US7859135B2 (en) Internal power supply circuit having a cascode current mirror circuit
JP3641345B2 (ja) 基板バイアス効果を利用した遅延回路
JPH10160768A (ja) 電圧レベル検出装置
JP2001118991A (ja) スタンバイモード用降圧回路及びこれを備えた半導体集積回路
JPH0628854A (ja) 半導体降圧回路

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070921

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080921

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080921

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090921

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees