JPH0628854A - 半導体降圧回路 - Google Patents
半導体降圧回路Info
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- JPH0628854A JPH0628854A JP4183283A JP18328392A JPH0628854A JP H0628854 A JPH0628854 A JP H0628854A JP 4183283 A JP4183283 A JP 4183283A JP 18328392 A JP18328392 A JP 18328392A JP H0628854 A JPH0628854 A JP H0628854A
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Abstract
(57)【要約】
【目的】半導体回路上で低損失で、しかも出力電圧の安
定した降圧回路を提供することにある。 【構成】容量の等しい２個のコンデンサＣ１，Ｃ２およ
びトランジスタＴｒ１，Ｔｒ２を用いる。充電時は２個
のコンデンサＣ１，Ｃ２を直列に接続し、入力電源Ｖ
EXT により充電する。また、放電時には１個ずつ並列に
接続したものを出力ＶINT に接続して放電する。これら
により、入力電圧ＶEXT の１／２の電圧を出力ＶINT と
して発生させることができる。
定した降圧回路を提供することにある。 【構成】容量の等しい２個のコンデンサＣ１，Ｃ２およ
びトランジスタＴｒ１，Ｔｒ２を用いる。充電時は２個
のコンデンサＣ１，Ｃ２を直列に接続し、入力電源Ｖ
EXT により充電する。また、放電時には１個ずつ並列に
接続したものを出力ＶINT に接続して放電する。これら
により、入力電圧ＶEXT の１／２の電圧を出力ＶINT と
して発生させることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体降圧回路に関し、
特に半導体メモリ用降圧回路に関する。
特に半導体メモリ用降圧回路に関する。
【０００２】
【従来の技術】従来の半導体メモリ用の降圧回路は、シ
リーズレギュレーター方式となっている。この降圧回路
は、例えばＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉ
ｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ．２５，
Ｎｏ．４，１９９０ ｐｐ９０３−９１１等にも記載さ
れている。
リーズレギュレーター方式となっている。この降圧回路
は、例えばＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉ
ｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ．２５，
Ｎｏ．４，１９９０ ｐｐ９０３−９１１等にも記載さ
れている。
【０００３】図６はかかる従来の一例を示す半導体降圧
回路図である。図６に示すように、従来のシリーズレギ
ュレータ方式の降圧回路は、オペアンプで構成した比較
器７と、この比較器７の出力により駆動されるドライブ
トランジスタＴｒ１とを有し、その出力ＶINT に負荷Ｚ
を接続して構成されている。このオペアンプ７の片方の
入力には基準電源ＶEXT ／２、反対側の入力には降圧回
路の出力電圧ＶINT を供給し、これら基準電圧と出力電
圧の差を検出する。その検出した差電圧はドライブトラ
ンジスタＴｒ１のゲートに入力され、出力電圧ＶINT を
制御している。
回路図である。図６に示すように、従来のシリーズレギ
ュレータ方式の降圧回路は、オペアンプで構成した比較
器７と、この比較器７の出力により駆動されるドライブ
トランジスタＴｒ１とを有し、その出力ＶINT に負荷Ｚ
を接続して構成されている。このオペアンプ７の片方の
入力には基準電源ＶEXT ／２、反対側の入力には降圧回
路の出力電圧ＶINT を供給し、これら基準電圧と出力電
圧の差を検出する。その検出した差電圧はドライブトラ
ンジスタＴｒ１のゲートに入力され、出力電圧ＶINT を
制御している。
【０００４】次に、この降圧回路で消費される電力につ
いてみると、出力ＶINT の先につながる負荷ｚがＩD の
電流を消費した場合、ドライブトランジスタＴｒ１の消
費する電力ＰS は、外部入力電圧をＶEXT とすると、 ＰS ＝（ＶEXT −ＶINT ）×ＩD である。従って、出力電圧がＶINT ＝ＶEXT ／２なら
ば、Ｔｒ１の消費電力は、 ＰS ＝（ＶEXT ／２）×ＩD となる。
いてみると、出力ＶINT の先につながる負荷ｚがＩD の
電流を消費した場合、ドライブトランジスタＴｒ１の消
費する電力ＰS は、外部入力電圧をＶEXT とすると、 ＰS ＝（ＶEXT −ＶINT ）×ＩD である。従って、出力電圧がＶINT ＝ＶEXT ／２なら
ば、Ｔｒ１の消費電力は、 ＰS ＝（ＶEXT ／２）×ＩD となる。
【０００５】
【発明が解決しようとする課題】上述した従来のシリー
ズレギュレーター方式の半導体降圧回路は、ドライブト
ランジスタにおけるソース・ドレイン間の電圧をＶDS、
そのトランジスタに流れる電流をＩDSとすると、ＶDS×
ＩDSの電力がメモリ回路外部のドライブトランジスタで
無駄に消費され、出力電圧が安定しないという欠点があ
る。
ズレギュレーター方式の半導体降圧回路は、ドライブト
ランジスタにおけるソース・ドレイン間の電圧をＶDS、
そのトランジスタに流れる電流をＩDSとすると、ＶDS×
ＩDSの電力がメモリ回路外部のドライブトランジスタで
無駄に消費され、出力電圧が安定しないという欠点があ
る。
【０００６】本発明の目的は、かかる無駄な消費電力を
無くし、出力電圧を安定化することのできる半導体降圧
回路を提供することにある。
無くし、出力電圧を安定化することのできる半導体降圧
回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体降圧回路
は、容量の等しいｍ×ｎ個（ｍ〈ｎ、ｍ，ｎは整数）の
コンデンサを用い、充電時はｎ個ずつ直列に接続したも
のをｍ組並列に接続して入力電源により充電し、放電時
にはｍ個ずつ直列に接続したものをｎ組並列に出力に接
続して放電することにより、入力電圧のｍ／ｎの電圧を
出力するように構成される。
は、容量の等しいｍ×ｎ個（ｍ〈ｎ、ｍ，ｎは整数）の
コンデンサを用い、充電時はｎ個ずつ直列に接続したも
のをｍ組並列に接続して入力電源により充電し、放電時
にはｍ個ずつ直列に接続したものをｎ組並列に出力に接
続して放電することにより、入力電圧のｍ／ｎの電圧を
出力するように構成される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ），（ｂ）はそれぞれ本発明の一
実施例を示す半導体降圧回路図およびその回路のクロッ
ク信号のタイミング図である。図１（ａ）に示すよう
に、本実施例は入力ＶEXT と接地間に交互に接続された
トランジスタＴｒ１，コンデンサＣ１，トランジスタＴ
ｒ２，コンデンサＣ２と、それらの節点Ｂ，Ｄおよび出
力ＶINT 間に接続されたトランジスタＴｒ３，Ｔｒ５
と、節点Ａおよび接地間に接続されたトランジスタＴｒ
４と、インバータとを備えている。トランジスタＴｒ１
のゲートにはクロックφ１が直接供給され、またトラン
ジスタＴｒ２のゲートにはインバータを介しクロックφ
１を反転して供給する。同様に、トランジスタＴｒ３の
ゲートにはクロックφ２が直接供給され、トランジスタ
Ｔｒ４，Ｔｒ５のゲートにはインバータを介しクロック
φ２を反転して供給する。
て説明する。図１（ａ），（ｂ）はそれぞれ本発明の一
実施例を示す半導体降圧回路図およびその回路のクロッ
ク信号のタイミング図である。図１（ａ）に示すよう
に、本実施例は入力ＶEXT と接地間に交互に接続された
トランジスタＴｒ１，コンデンサＣ１，トランジスタＴ
ｒ２，コンデンサＣ２と、それらの節点Ｂ，Ｄおよび出
力ＶINT 間に接続されたトランジスタＴｒ３，Ｔｒ５
と、節点Ａおよび接地間に接続されたトランジスタＴｒ
４と、インバータとを備えている。トランジスタＴｒ１
のゲートにはクロックφ１が直接供給され、またトラン
ジスタＴｒ２のゲートにはインバータを介しクロックφ
１を反転して供給する。同様に、トランジスタＴｒ３の
ゲートにはクロックφ２が直接供給され、トランジスタ
Ｔｒ４，Ｔｒ５のゲートにはインバータを介しクロック
φ２を反転して供給する。
【０００９】また、図１（ｂ）に示すように、ここでは
クロックφ１に対しクロックφ２は反転していると同時
に、オン・オフの時間を異ならせている。再び、図１
（ａ）に戻り説明する。
クロックφ１に対しクロックφ２は反転していると同時
に、オン・オフの時間を異ならせている。再び、図１
（ａ）に戻り説明する。
【００１０】図１（ａ）において、コンデンサＣ１，Ｃ
２の容量は等しくしておく。また、φ１がＨ、φ２がＬ
の期間には、Ｔｒ１，Ｔｒ２がオンし、Ｔｒ３，Ｔｒ
４，Ｔｒ５がオフとなっている。この時、コンデンサＣ
１，Ｃ２はどちらも（１／２）ＶEXT に充電され、Ａ
点，Ｂ点，Ｄ点の電圧はそれぞれ（１／２）ＶEXT ，Ｖ
EXT ，（１／２）ＶEXT となる。次に、φ１がＨになる
と、全てのトランジスタはオフになる。続いてφ２がＬ
になると、Ｔｒ１，Ｔｒ２はオフし、Ｔｒ３，Ｔｒ４，
Ｔｒ５はオンになる。すると、Ａ点がグラウンド電位に
なり、Ｂ，Ｄ点はそれぞれ（１／２）ＶEXT になる。よ
って、出力ＶINT からは、入力ＶEXT の半分の（１／
２）ＶEXT の電圧が得られる。
２の容量は等しくしておく。また、φ１がＨ、φ２がＬ
の期間には、Ｔｒ１，Ｔｒ２がオンし、Ｔｒ３，Ｔｒ
４，Ｔｒ５がオフとなっている。この時、コンデンサＣ
１，Ｃ２はどちらも（１／２）ＶEXT に充電され、Ａ
点，Ｂ点，Ｄ点の電圧はそれぞれ（１／２）ＶEXT ，Ｖ
EXT ，（１／２）ＶEXT となる。次に、φ１がＨになる
と、全てのトランジスタはオフになる。続いてφ２がＬ
になると、Ｔｒ１，Ｔｒ２はオフし、Ｔｒ３，Ｔｒ４，
Ｔｒ５はオンになる。すると、Ａ点がグラウンド電位に
なり、Ｂ，Ｄ点はそれぞれ（１／２）ＶEXT になる。よ
って、出力ＶINT からは、入力ＶEXT の半分の（１／
２）ＶEXT の電圧が得られる。
【００１１】次に、図１（ａ）に示す回路で消費される
電力について図２（ａ），（ｂ）を参照して説明する。
電力について図２（ａ），（ｂ）を参照して説明する。
【００１２】図２（ａ），（ｂ）はそれぞれ図１（ａ）
における降圧回路の放電時および充電時の各等価回路図
である。図２（ａ）は図１の回路で、φ１＝Ｈ，φ２＝
Ｌの場合（放電期間）、図２（ｂ）はφ１＝Ｌ，φ２＝
Ｈの場合（充電期間）を表している。また、図２（ａ）
では最初のＶINT の電位を（１／２）ＶEXT とし、コン
デンサＣ１，Ｃ２の容量を共にＣとし、図２（ｂ）では
図１のトランジスタのオン抵抗が非常に低く無視できる
ものとする。
における降圧回路の放電時および充電時の各等価回路図
である。図２（ａ）は図１の回路で、φ１＝Ｈ，φ２＝
Ｌの場合（放電期間）、図２（ｂ）はφ１＝Ｌ，φ２＝
Ｈの場合（充電期間）を表している。また、図２（ａ）
では最初のＶINT の電位を（１／２）ＶEXT とし、コン
デンサＣ１，Ｃ２の容量を共にＣとし、図２（ｂ）では
図１のトランジスタのオン抵抗が非常に低く無視できる
ものとする。
【００１３】まず、図２（ａ）に示すように、負荷Ｚに
Δｔの時間だけＩD の電流が流れると、コンデンサＣ
１，Ｃ２から失われる電荷ΔＱは、 ΔＱ＝ＩD Δｔ である。よって、ＶINT の電圧の低下分ΔＶは、 ΔＶ＝ΔＱ／２Ｃ＝ＩD Δｔ／２Ｃ であるので、コンデンサＣ１，Ｃ２の両端の電圧ＶC1，
ＶC2は、 ＶC1＝ＶC2＝（１／２）ＶEXT −ΔＶ である。
Δｔの時間だけＩD の電流が流れると、コンデンサＣ
１，Ｃ２から失われる電荷ΔＱは、 ΔＱ＝ＩD Δｔ である。よって、ＶINT の電圧の低下分ΔＶは、 ΔＶ＝ΔＱ／２Ｃ＝ＩD Δｔ／２Ｃ であるので、コンデンサＣ１，Ｃ２の両端の電圧ＶC1，
ＶC2は、 ＶC1＝ＶC2＝（１／２）ＶEXT −ΔＶ である。
【００１４】次に、図２（ｂ）に示すように、充電状態
に切り換えると、コンデンサＣ１，Ｃ２は充電される。
このとき、コンデンサＣ１，Ｃ２の充電に要する電力は
前述した降圧回路で消費した電力と負荷Ｚの消費した電
力との和である。最初のＢ点の電位ＶB は、 ＶB ＝ＶC1＋ＶC2＝ＶEXT −２ΔＶ であり、Ｂ点がＶEXT となるまでに回路全体で消費され
るエネルギーＥA は、 ＥA ＝ＣＶEXT ΔＶ＝ＶEXT ＩD Δｔ／２ である。また、Δｔの期間に負荷Ｚの消費したエネルギ
ーＥＺは、 ＥZ ＝ＣＶEXT ΔＶ−（１／４）ＣΔＶ2 であるから、降圧回路の消費電力ＰC は、 ＰC ＝（ＥA −ＥZ ）／Δｔ ＝ＣΔＶ2 ／４Δｔ ＝ΔＶＩD ／８ となる。従って、ΔＶ→０では、図１の回路の消費電力
は理想的には０となるので、従来の回路に比べて非常に
低損失であることがわかる。
に切り換えると、コンデンサＣ１，Ｃ２は充電される。
このとき、コンデンサＣ１，Ｃ２の充電に要する電力は
前述した降圧回路で消費した電力と負荷Ｚの消費した電
力との和である。最初のＢ点の電位ＶB は、 ＶB ＝ＶC1＋ＶC2＝ＶEXT −２ΔＶ であり、Ｂ点がＶEXT となるまでに回路全体で消費され
るエネルギーＥA は、 ＥA ＝ＣＶEXT ΔＶ＝ＶEXT ＩD Δｔ／２ である。また、Δｔの期間に負荷Ｚの消費したエネルギ
ーＥＺは、 ＥZ ＝ＣＶEXT ΔＶ−（１／４）ＣΔＶ2 であるから、降圧回路の消費電力ＰC は、 ＰC ＝（ＥA −ＥZ ）／Δｔ ＝ＣΔＶ2 ／４Δｔ ＝ΔＶＩD ／８ となる。従って、ΔＶ→０では、図１の回路の消費電力
は理想的には０となるので、従来の回路に比べて非常に
低損失であることがわかる。
【００１５】要するに、本実施例においては、抵抗を使
わず、容量により入力電圧を分割しているので、理想的
には電力の損失を生じない。また、使用しない降圧部は
安定化容量として働くので、出力電圧を安定させること
ができる。
わず、容量により入力電圧を分割しているので、理想的
には電力の損失を生じない。また、使用しない降圧部は
安定化容量として働くので、出力電圧を安定させること
ができる。
【００１６】図３（ａ），（ｂ）はそれぞれ本発明の第
２の実施例を説明するための降圧回路の充電時および放
電時の各等価回路図である。図３（ａ）に示すように、
充電時はコンデンサＣ１１，Ｃ１２，…，Ｃ１ｎと、コ
ンデンサＣ２１，Ｃ２２，…，Ｃ２ｎと、…、コンデン
サＣｍ１，Ｃｍ２，…，Ｃｍｎとを入力ＶEXT と接地間
に並列に接続する。また、図３（ｂ）に示すように、放
電時はかかるアレイ上のコンデンサを出力ＶINT と接地
間に接続する。本実施例はかかる構成とすることによ
り、入出力の関係をＶINT ＝（１／２）ＶEXT にするの
ではなく、ＶINT＝（ｍ／ｎ）ＶEXT （ｍ〈ｎ、ｍ，ｎ
は整数）の関係を満たすような任意の出力ＶINT を発生
させることができる。
２の実施例を説明するための降圧回路の充電時および放
電時の各等価回路図である。図３（ａ）に示すように、
充電時はコンデンサＣ１１，Ｃ１２，…，Ｃ１ｎと、コ
ンデンサＣ２１，Ｃ２２，…，Ｃ２ｎと、…、コンデン
サＣｍ１，Ｃｍ２，…，Ｃｍｎとを入力ＶEXT と接地間
に並列に接続する。また、図３（ｂ）に示すように、放
電時はかかるアレイ上のコンデンサを出力ＶINT と接地
間に接続する。本実施例はかかる構成とすることによ
り、入出力の関係をＶINT ＝（１／２）ＶEXT にするの
ではなく、ＶINT＝（ｍ／ｎ）ＶEXT （ｍ〈ｎ、ｍ，ｎ
は整数）の関係を満たすような任意の出力ＶINT を発生
させることができる。
【００１７】図４は本発明の第３の実施例を示す半導体
降圧回路のブロック図である。図４に示すように、本実
施例は小容量降圧部１ａおよび大容量降圧部１ｂと、こ
れらの降圧部１ａ，１ｂにクロックを供給するためのク
ロック発生回路２と、出力ＶINT および基準電圧Ｖref
を比較する比較器４と、この比較器４の出力に基ずきク
ロック発生回路２から大容量降圧部１ｂへのクロックの
供給を制御するラッチ回路３とを有している。特に、小
容量降圧部１ａを構成するコンデンサの１つずつの容量
をＣ１、大容量降圧部１ｂのコンデンサの１つずつの容
量をＣ２としたとき、これらの間にはＣ１〈Ｃ２の関係
がある。また、基準電圧ＶREF はＶREF＝（ｍ／ｎ）Ｖ
EXT −ΔＶとしておく。
降圧回路のブロック図である。図４に示すように、本実
施例は小容量降圧部１ａおよび大容量降圧部１ｂと、こ
れらの降圧部１ａ，１ｂにクロックを供給するためのク
ロック発生回路２と、出力ＶINT および基準電圧Ｖref
を比較する比較器４と、この比較器４の出力に基ずきク
ロック発生回路２から大容量降圧部１ｂへのクロックの
供給を制御するラッチ回路３とを有している。特に、小
容量降圧部１ａを構成するコンデンサの１つずつの容量
をＣ１、大容量降圧部１ｂのコンデンサの１つずつの容
量をＣ２としたとき、これらの間にはＣ１〈Ｃ２の関係
がある。また、基準電圧ＶREF はＶREF＝（ｍ／ｎ）Ｖ
EXT −ΔＶとしておく。
【００１８】まず、負荷の軽いときには、出力ＶINT は
ほぼ（ｍ／ｎ）ＶEXT となるので、比較器４の出力はＬ
となり、大容量降圧部１ｂに供給されるクロックは停止
する。ここで、クロック停止状態における降圧部１ｂは
放電の状態になるようにしておく。この放電状態では、
大容量降圧部１ｂのコンデンサは安定化容量として働く
ので、出力ＶINT は安定になる。
ほぼ（ｍ／ｎ）ＶEXT となるので、比較器４の出力はＬ
となり、大容量降圧部１ｂに供給されるクロックは停止
する。ここで、クロック停止状態における降圧部１ｂは
放電の状態になるようにしておく。この放電状態では、
大容量降圧部１ｂのコンデンサは安定化容量として働く
ので、出力ＶINT は安定になる。
【００１９】次に、負荷が重くなり、出力ＶINT の電圧
がΔＶ以上低下すると、比較器４の出力がＨとなって大
容量降圧部１ｂにクロックを供給するので、大電力が得
られる。
がΔＶ以上低下すると、比較器４の出力がＨとなって大
容量降圧部１ｂにクロックを供給するので、大電力が得
られる。
【００２０】図５（ａ），（ｂ）はそれぞれ本発明の第
４の実施例を示す半導体降圧回路のブロック図およびそ
の回路のクロック信号のタイミング図である。図５
（ａ）に示すように、本実施例は前述した図４における
大容量降圧部１ｂをさらに２つの容量の等しい降圧部５
ａ，５ｂで構成した例である。また、図５（ｂ）に示す
ように、クロックφ１，φ２に対してクロックφ１Ａ，
φ２Ａを１／２位相ずらすことにより、降圧部５ａ，５
ｂが交互に放電するようになり、出力を安定化すること
ができる。この大容量降圧部１ｂは、さらにｋ個の容量
の等しい降圧部５ａ，…，５ｋを用意し、それぞれの位
相を１／ｋずつずらせることにより安定度をさらに高め
ることができる。
４の実施例を示す半導体降圧回路のブロック図およびそ
の回路のクロック信号のタイミング図である。図５
（ａ）に示すように、本実施例は前述した図４における
大容量降圧部１ｂをさらに２つの容量の等しい降圧部５
ａ，５ｂで構成した例である。また、図５（ｂ）に示す
ように、クロックφ１，φ２に対してクロックφ１Ａ，
φ２Ａを１／２位相ずらすことにより、降圧部５ａ，５
ｂが交互に放電するようになり、出力を安定化すること
ができる。この大容量降圧部１ｂは、さらにｋ個の容量
の等しい降圧部５ａ，…，５ｋを用意し、それぞれの位
相を１／ｋずつずらせることにより安定度をさらに高め
ることができる。
【００２１】
【発明の効果】以上説明したように、本発明の半導体降
圧回路は、コンデンサによって入力電圧を分割すること
により、理想的には損失をゼロにすることができるとい
う効果がある。また、本発明は数個の降圧部を並列に動
作させることにより、出力電圧を安定化でき、一方の降
圧部を使用しないときにはその降圧部を安定化容量とし
て機能させることができるので、一層出力を安定化させ
ることができるという効果がある。
圧回路は、コンデンサによって入力電圧を分割すること
により、理想的には損失をゼロにすることができるとい
う効果がある。また、本発明は数個の降圧部を並列に動
作させることにより、出力電圧を安定化でき、一方の降
圧部を使用しないときにはその降圧部を安定化容量とし
て機能させることができるので、一層出力を安定化させ
ることができるという効果がある。
【図１】本発明の第１の実施例を示す半導体降圧回路お
よびその回路のクロック信号のタイミングを表わす図で
ある。
よびその回路のクロック信号のタイミングを表わす図で
ある。
【図２】図１における降圧回路の放電時および充電時の
等価回路図である。
等価回路図である。
【図３】本発明の第２の実施例を説明するための降圧回
路の充電時および放電時の等価回路図である。
路の充電時および放電時の等価回路図である。
【図４】本発明の第３の実施例を示す半導体降圧回路の
ブロック図である。
ブロック図である。
【図５】本発明の第４の実施例を示す半導体降圧回路お
よびその回路のクロック信号のタイミングを表わす図で
ある。
よびその回路のクロック信号のタイミングを表わす図で
ある。
【図６】従来の一例を示す半導体降圧回路図である。
Ｔｒ１〜Ｔｒ５ ＭＯＳトランジスタ Ｃ１，Ｃ２，Ｃｍｎ コンデンサ ＶEXT 外部入力電圧 ＶINT 出力電圧 Ｖref 基準電圧 １ａ 小容量降圧部 １ｂ 大容量降圧部 ２ クロック発生回路 ３ ラッチ回路 ４ 比較器 ５ａ，５ｂ 降圧部
Claims (2)
- 【請求項１】 容量の等しいｍ×ｎ個（ｍ〈ｎ、ｍ，ｎ
は整数）のコンデンサを用い、充電時はｎ個ずつ直列に
接続したものをｍ組並列に接続して入力電源により充電
し、放電時にはｍ個ずつ直列に接続したものをｎ組並列
に出力に接続して放電することにより、入力電圧のｍ／
ｎの電圧を出力することを特徴とする半導体降圧回路。 - 【請求項２】 容量の大きなコンデンサからなる第１の
降圧部と容量の小さなコンデンサからなる第２の降圧部
とを並列に接続し、出力の負荷が軽いときには前記第１
の降圧部を放電状態に固定して安定化容量とすることに
より、前記第２の降圧部のみで出力を駆動し、出力の負
荷が重いときには前記第１および第２の降圧部の両方の
回路で出力を駆動する請求項１記載の半導体降圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183283A JPH0628854A (ja) | 1992-07-10 | 1992-07-10 | 半導体降圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183283A JPH0628854A (ja) | 1992-07-10 | 1992-07-10 | 半導体降圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628854A true JPH0628854A (ja) | 1994-02-04 |
Family
ID=16132945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4183283A Withdrawn JPH0628854A (ja) | 1992-07-10 | 1992-07-10 | 半導体降圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628854A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08205524A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | 電圧変換装置 |
-
1992
- 1992-07-10 JP JP4183283A patent/JPH0628854A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08205524A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | 電圧変換装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |