JP5824120B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置の製造技術に関し、特に、複数の半導体チップが平面配置されて成る半導体装置の組み立てに適用して有効な技術に関する。

複数の半導体チップが平面配置されて成る半導体集積回路装置（半導体装置）として、例えば、特開２００４−３５６３８２号公報（特許文献１）にその構造が示されており、前記特許文献１には、ワイヤボンド接合された半導体チップＡ及びＢにおいて、ボール接合部側の半導体チップＡの厚みをステッチ接合部側の半導体チップＢの厚みより厚くした構造が開示されている。

特開２００４−３５６３８２号公報

近年、複数の半導体チップが組み込まれた半導体装置が種々開発されているが、その中で、例えば、前記特許文献１のように、１つのチップ搭載部（ダイパッド）上に複数の半導体チップを並べて搭載（平面配置）する半導体装置がある。

本願発明者は、このような半導体装置の外形サイズをさらに低減することを検討した。

前述のような半導体装置の外形サイズを低減するためには、例えば、互いに隣り合う半導体チップの間隔を小さくし、これにより、チップ搭載部の外形サイズを低減することが考えられる。

しかしながら、前記特許文献１のように、１つのチップ搭載部上に複数の半導体チップを搭載する場合、先に搭載する半導体チップが、後に搭載する半導体チップの領域（チップ搭載領域）に重ならないように、正確に位置合わせを行う必要がある。

ここで、図２７は本願発明者が比較検討を行った比較例の半導体装置（半導体パッケージ５０）の構造を示す平面図である。半導体パッケージ５０では、１つのダイパッド（チップ搭載部）５３に２つの半導体チップ５１，５２が平面配置で横に並んで搭載されており、２つの半導体チップ５１，５２の周囲に複数のリード５４が配置されているとともに、それぞれの半導体チップ５１，５２と複数のリード５４とが導電性のワイヤ５６によって電気的に接続されている。また、ダイパッド５３は吊りリード５５によって支持されており、さらにダイパッド５３、各半導体チップ５１，５２、複数のワイヤ５６及び複数のリード５４それぞれの一部は、樹脂からなる封止体５７によって封止されている。

半導体パッケージ５０の組み立てにおいて、前述のそれぞれの半導体チップ５１，５２のチップ搭載領域の判別による前記位置合わせを行う手法としては、例えば、ダイパッド５３の互いに隣り合うチップ搭載領域の間にスリット（貫通孔）５３ａを設けておき、このスリット５３ａを目印としてそれぞれのチップ搭載領域を判別（認識）することが考えられる。

しかしながら、スリット５３ａを適用する場合、スリット５３ａの加工精度を考慮すると、スリット５３ａを形成するための領域がある程度必要となるため、互いに隣り合う半導体チップ５１，５２の間隔を十分に近づけることが困難となる。すなわち、チップ搭載部であるダイパッド５３の外形サイズを低減することが困難となる。

そこで、本願発明者は、スリット以外の手法を用いて半導体チップの位置合わせを行い、互いに隣り合う半導体チップの間隔をより小さく（例えば、前記特許文献１よりも狭い間隔）する構造を検討したところ、半導体チップを搭載した後の樹脂封止工程（モールド工程）において、互いに隣り合う半導体チップ間にボイド（樹脂未充填不良）が発生するという課題を見出した。

この原因は、樹脂封止工程において、一方の半導体チップ側から他方の半導体チップ側に向かって樹脂を供給したことにあり、半導体チップ間に樹脂が十分に充填されなかったためと考えられる。

本発明は、上記課題に鑑みてなされたものであり、その目的は、ボイドの発生を抑制することができる技術を提供することにある。

また、本発明の他の目的は、半導体装置の小型化を実現することができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。

代表的な実施の形態による半導体装置の製造方法は、
（ａ）平面形状が、互いに対向する一対の第１辺、および前記第１辺と交差し、かつ互いに対向する一対の第２辺を有する四角形からなるダイパッドと、平面視において前記ダイパッドの２つの前記第１辺のうちの一方に沿って配置された第１リード群と、平面視において前記ダイパッドの２つの前記第１辺のうちの他方に沿って配置された第２リード群と、前記ダイパッドの前記第２辺に繋がる吊りリードとを備えたリードフレームを準備する工程；
（ｂ）第１表面、前記第１表面に形成された複数の第１ボンディングパッド、および前記第１表面とは反対側の第１裏面を有する第１半導体チップを、前記ダイパッドの第１領域に搭載し、第２表面、前記第２表面に形成された複数の第２ボンディングパッド、および前記第２表面とは反対側の第２裏面を有する第２半導体チップを、平面視において前記第１領域の隣に位置する前記ダイパッドの第２領域に搭載する工程；
（ｃ）前記複数の第１ボンディングパッドのうちの複数の外部用ボンディングパッドおよび前記複数の第２ボンディングパッドのうちの複数の外部用ボンディングパッドと、前記第１リード群および前記第２リード群とを、複数の外部用ワイヤを介してそれぞれ電気的に接続し、前記複数の第１ボンディングパッドのうちの複数の内部用ボンディングパッドと、前記複数の第２ボンディングパッドのうちの複数の内部用ボンディングパッドとを、複数の内部用ワイヤを介してそれぞれ電気的に接続する工程；
（ｄ）前記ダイパッドの２つの前記第２辺のうちの一方側から他方側に向かって樹脂を供給し、前記ダイパッド、前記第１半導体チップ、前記第２半導体チップ、前記複数の外部用ワイヤ、および前記複数の内部用ワイヤを前記樹脂で封止する工程；
ここで、
前記第２領域は、平面視において、前記第１領域と前記ダイパッドの２つの前記第２辺のうちの前記他方との間に位置しており、
前記第１半導体チップの前記複数の内部用ボンディングパッドは、第１パッド群と、第２パッド群とを有し、
前記第２半導体チップの前記複数の内部用ボンディングパッドは、第３パッド群と、第４パッド群とを有し、
前記複数の内部用ワイヤは、前記第１パッド群と前記第３パッド群とをそれぞれ電気的に接続する複数の第１内部用ワイヤと、前記第２パッド群と前記第４パッド群とをそれぞれ電気的に接続する複数の第２内部用ワイヤとを有し、
前記第１パッド群と前記第２パッド群との間隔は、前記第３パッド群と前記第４パッド群との間隔よりも大きく、
前記第１パッド群と前記第２パッド群との間隔は、前記複数の内部用ボンディングパッドのうちの複数個分よりも大きい。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

半導体装置の組み立てにおいてボイドの発生を抑制することができる。

また、半導体装置の小型化を実現することができる。

本発明の実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図である。 図１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図１のＣ−Ｃ線に沿って切断した構造の一例を示す断面図である。 図１の半導体装置のシステム構成の一例を示す回路ブロック図である。 図１の半導体装置の組み立て手順の一例を示す製造フロー図である。 図１の半導体装置の組み立てで用いられるリードフレームの構造の一例を示す拡大部分平面図である。 図１の半導体装置の組み立てにおける第１ダイボンディング後の構造の一例を示す拡大部分平面図である。 図１の半導体装置の組み立てにおける第２ダイボンディング後の構造の一例を示す拡大部分平面図である。 図１の半導体装置の組み立てのワイヤボンディングにおけるチップ間のワイヤ接続の手順の一例を示す部分断面図である。 図１の半導体装置の組み立てのワイヤボンディングにおけるチップ間のワイヤ接続の手順の一例を示す部分断面図である。 図１の半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す拡大部分平面図である。 図１の半導体装置の組み立てのモールドにおける金型クランプ時の構造の一例を示す部分断面図である。 図１の半導体装置の組み立てのモールド（スルーモールド）における樹脂の充填状態の一例を示す平面図である。 図１４に示す樹脂の充填状態の一例を示す部分断面図である。 図１の半導体装置の組み立てのモールド（スルーモールド）における樹脂の充填状態の一例を示す平面図である。 図１６に示す樹脂の充填状態の一例を示す部分断面図である。 図１の半導体装置の組み立てのモールド（スルーモールド）における樹脂の充填状態の一例を示す平面図である。 図１８に示す樹脂の充填状態の一例を示す部分断面図である。 図１の半導体装置の組み立てのモールド（スルーモールド）における樹脂の充填完了時の構造の一例を示す平面図である。 図２０に示す樹脂の充填完了時の構造の一例を示す部分断面図である。 本発明の実施の形態の第１変形例の半導体装置の構造を封止体を透過して示す平面図である。 本発明の実施の形態の第２変形例の半導体装置の構造を封止体を透過して示す平面図である。 図２３のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図２３のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図２３のＣ−Ｃ線に沿って切断した構造の一例を示す断面図である。 比較例の半導体装置の構造を封止体を透過して示す平面図である。 図５に示す回路ブロック図を、図１に示す平面図において、説明に必要な部分のみ組み合わせた平面図である。

以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。

また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。

また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態）
図１は本発明の実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図、図２は図１のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３は図１のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図４は図１のＣ−Ｃ線に沿って切断した構造の一例を示す断面図、図５は図１の半導体装置のシステム構成の一例を示す回路ブロック図である。

まず、本実施の形態の半導体装置について説明する。

図１〜図４に示す本実施の形態の半導体装置は、１つのダイパッド（チップ搭載部、タブともいう）３ａに２つの半導体チップ（第１半導体チップ、第２半導体チップ）が横に並んで搭載（平面配置）された樹脂封止型のパッケージであり、本実施の形態では、前記半導体装置の一例として、平面形状が四角形からなる封止体４の各辺のうち、互いに対向して配置される２つの側面４ａのそれぞれから複数のリードが露出（突出）する薄型のＳＯＰ（Small Outline Package)６を取り上げて説明する。なお、リードのうち、封止体４から露出（突出）する部分はアウタリード（アウタ部）３ｃであり、これらは封止体４の外側において、ガルウィング状に折り曲げ形成されている。

前記ＳＯＰ６の詳細構成について説明すると、図１に示す平面形状が四角形の板状のチップ搭載部であるダイパッド３ａ（タブともいう）と、このダイパッド３ａに横並びで搭載された第１半導体チップであるＭＣＵ（Micro Control Unit) チップ１及び第２半導体チップであるＡＦＥ（Analog Front End) チップ２と、それぞれの半導体チップと電気的に接続される複数のインナリード（インナ部）３ｂと、複数のインナリード３ｂそれぞれと一体に形成された複数のアウタリード３ｃとを有している。

さらに、ＭＣＵチップ１及びＡＦＥチップ２は、それぞれインナリード３ｂと導電性細線であるワイヤ５によって電気的に接続されている。

また、ダイパッド３ａは、その平面形状が、互いに対向する一対の第１辺（長辺）３ａａ、３ａｂと、この第１辺３ａａ、３ａｂと交差し、かつ互いに対向する一対の第２辺（短辺）３ａｃ、３ａｄとを備えた四角形（本実施の形態では、長方形）からなる。ここで、図１に示すように、本実施の形態では、各長辺に切り欠き部（ノッチ３ｅ）が形成されているため、正確に言えば、ダイパッド３ａの平面形状は多角形であるものの、この切り欠き部（ノッチ３ｅ）の大きさ（寸法）は、ダイパッド３ａに対して小さい。そのため、本実施の形態では、このようなこの切り欠き部（ノッチ３ｅ）が設けられた形状であっても、四角形として定義する。また、一方の第２辺３ａｃおよび他方の第２辺３ａｄのそれぞれに２本ずつ吊りリード３ｄが繋がっている（一体に形成されている）。したがって、ダイパッド３ａは、これら４本の吊りリード３ｄによって支持されている。そのため、後述するように、なお、本実施の形態では、吊りリード３ｄが４本あるが、１本の吊りリードの太さが大きい、厚さが大きい、または強度が強い場合には、第２辺のそれぞれに１本ずつ吊りリード３ｄが繋がっていてもよい。

また、ＭＣＵチップ１、ＡＦＥチップ２、ダイパッド３ａ、複数のインナリード３ｂ及び吊りリード３ｄ、さらに複数のワイヤ５は、封止用樹脂からなる封止体４によって封止されている。封止体４は、その平面形状が長方形である。

ここで、図４に示すように、ダイパッド３ａを支持している４本の吊りリード３ｄそれぞれには、ダイパッド３ａの高さを低い位置に下げるように曲げ加工（タブ下げ加工）が施されている。これにより、封止体４においてダイパッド３ａの裏面側の樹脂量と２つの半導体チップの上側の樹脂量とを略同じにすることができ、ＳＯＰ本体の反りを低減することができる。

また、図１に示すように、複数のインナリード３ｂの殆どは、長方形のダイパッド３ａの長辺である対向する第１辺３ａａ、３ａｂに略沿った状態で並んで配置されている。すなわち、複数のインナリード３ｂのうちのダイパッド３ａの第１辺３ａａ側に配置されたリード群である第１リード群３ｂａは、第１辺３ａａと対向して配置されており、一方、ダイパッド３ａの第１辺３ａｂ側に配置されたリード群である第２リード群３ｂｂは、第１辺３ａｂと対向して配置されている。

さらに、第１リード群３ｂａおよび第２リード群３ｂｂを形成する複数のインナリード３ｂ（リードそれぞれのインナ部）は、平面視において、複数のアウタリード３ｃ（リードそれぞれのアウタ部）からダイパッド３ａに向かって屈曲している。これにより、平面視においてインナリード３ｂの延在方向に対して各ワイヤ５を略直線状となるようにワイヤリングすることができ、各ワイヤ５のワイヤ長の低減化を図ることができる。なお、上記した互いに隣り合う半導体チップ間のボイド（樹脂未充填不良）を抑制することだけを考慮した場合には、複数のインナリード３ｂのそれぞれを、互いに同じ長さで、かつ直線状（屈曲していない）に形成してもよい。

また、本実施の形態では、ＡＦＥチップ２の複数のボンディングパッドのうちの一部が、図１で言う右辺２ｎ側にも配置されている。そのため、本実施の形態では、複数のインナリード３ｂのうち、第１リード群３ｂａ及び第２リード群３ｂｂの一部のリードを、その先端部がダイパッド３ａの短辺側（例えば、第２辺３ａｄ側）に回り込むように延在させている。これにより、このようなボンディングパッドと接続されるワイヤの長さも低減することができる。なお、ＡＦＥチップ２も、ＭＣＵチップ１と同様に、３つの辺（ここでは、図１で言う２ｊ、２ｋ、２ｍ）に複数のボンディングパッドを配置する場合は、ダイパッド３ａの短辺側にインナリード３ｂの先端部を配置しなくてもよい。

また、図２及び図３に示すように、複数のインナリード３ｂと一体で形成された複数のアウタリード３ｃは封止体４の両側の側面４ａから突出し、ガルウィング状に曲げ成形されている。

また、ＭＣＵチップ１及びＡＦＥチップ２は、それぞれ銀ペースト等のペースト状の接着材によってダイパッド３ａに固着されている。ただし、ＤＡＦ（Die Attach Film)等のフィルム状の接着材を介して固着されていてもよい。

その際、ＭＣＵチップ１は、図７に示すダイパッド３ａの第１領域３ａｅに搭載され、一方、ＡＦＥチップ２は、平面視において第１領域３ａｅの隣に位置する第２領域３ａｆに搭載されている。ここで、ダイパッド３ａの２つの第２辺３ａｃ，３ａｄのうち、第２辺３ａｃを一方側とし、第２辺３ａｄを他方側とすると、第２領域３ａｆは、平面視において第１領域３ａｅとダイパッド３ａの他方側の第２辺３ａｄとの間に位置している。

なお、本実施の形態のＳＯＰ６では、図１に示すように、ダイパッド３ａにおいて、図７の前記第１領域３ａｅと第２領域３ａｆの間の第１辺３ａａと第１辺３ａｂに、ノッチ（切り欠き部）３ｅが形成されている。

このノッチ３ｅは、後述するダイパッド３ａにＭＣＵチップ１とＡＦＥチップ２を搭載するダイボンディング工程において、それぞれのチップ搭載領域（第１領域３ａｅ、第２領域３ａｆ）を判別（認識）する際の目印である。

なお、チップ搭載領域の目印であるノッチ３ｅは、半導体チップになるべく近い位置に設けた方が位置認識の精度を高めることができるため好ましく、したがって、目印をダイパッド３ａに設けることは非常に有効である。また、目印を切り欠きではなく、ダイパッド３ａから突出した形状にすることも考えられる。しかしながら、エッチング加工によってリードフレーム加工を行う場合、ダイパッド３ａと各インナリード先端との距離が、各インナリード３ｂに対して同じ（揃っている）方が加工し易く、したがって、リードフレーム加工の面からも目印をノッチ３ｅにすることは好ましい。

また、目印をダイパッド３ａに設けたノッチ３ｅとすることで、ＭＣＵチップ１とＡＦＥチップ２の距離を、図２７の比較例の半導体パッケージ５０のようなスリット（貫通孔）５３ａを設けた場合のチップ間の距離より短くすることができる。図１に示す本実施の形態のＳＯＰ６の場合、ＭＣＵチップ１とＡＦＥチップ２のチップ間距離（間隔）を、０．８ｍｍ未満、好ましくは０．３〜０．４ｍｍ程度とすることができる。この０．３〜０．４ｍｍの距離は、例えば、封止体４から突出（露出）するアウタリード（アウタ部）３ｃのリードの幅よりも小さい、あるいは略同じである。なお、リードのうち、封止体４で封止される部分（インナリード、インナ部）が、ワイヤ長を低減するため、あるいはワイヤ５の延在方向に合わせて屈曲されている場合には、封止体４から突出（露出）する部分（アウタリード、アウタ部）３ｃの幅よりも細くなるため、この場合の比較対象物としては、アウタリード３ｃとする。

このようにダイパッド３ａにおけるチップ搭載領域の目印としてノッチ３ｅを設けることで、前述のスリット５３ａの場合と比較して２つのチップ間距離を短くすることができ、これにより、ダイパッド３ａの長辺である第１辺３ａａ，３ａｂを短くすることができ、ダイパッド３ａの小型化を図ることができる。

その結果、封止体４の長辺も短くすることができるため、ＳＯＰ６（半導体装置）の小型化を実現することができる。

次に、ＳＯＰ６に搭載されるＭＣＵチップ１とＡＦＥチップ２について説明する。

まず、ＭＣＵチップ１は、ＣＰＵ（Central Processing Unit)、メモリ、入出力回路、タイマー回路等の集積回路が形成された半導体チップであり、図４に示すように表面（第１表面、主面）１ａと、この表面１ａとは反対側の裏面（第１裏面）１ｂとを有しており、表面１ａには、図１に示すように複数のボンディングパッド（第１ボンディングパッド、電極パッド）１ｃが形成されている。

一方、ＡＦＥチップ２は、アナログ／デジタル変換に先行するアナログ回路部分を備えた半導体チップであり、ＭＣＵチップ１と同様に、図４に示すように表面（第２表面、主面）２ａと、この表面２ａとは反対側の裏面（第２裏面）２ｂとを有しており、表面２ａには、図１に示すように複数のボンディングパッド（第２ボンディングパッド、電極パッド）２ｃが形成されている。

ここで、図１に示すＭＣＵチップ１及びＡＦＥチップ２がそれぞれ有する複数のボンディングパッド１ｃ，２ｃのうち、アウタリード３ｃと繋がるインナリード３ｂにワイヤ５を介して電気的に接続されるパッドを外部用とし、ＭＣＵチップ１とＡＦＥチップ２の間でワイヤ５を介して電気的に接続されるパッドを内部用としてパッドの種類分けを行うと、ＭＣＵチップ１の複数のボンディングパッド１ｃのうちの複数の外部用ボンディングパッド１ｃａと、第１リード群３ｂａの複数のインナリード３ｂとが複数の外部用ワイヤ５ａを介して電気的に接続されている。

さらに、ＭＣＵチップ１の複数のボンディングパッド１ｃのうちの複数の外部用ボンディングパッド１ｃａと、第１リード群３ｂａと反対側の第２リード群３ｂｂの複数のインナリード３ｂとが複数の外部用ワイヤ５ａを介して電気的に接続されている。

一方、ＡＦＥチップ２の複数のボンディングパッド２ｃのうちの複数の外部用ボンディングパッド２ｃａと、第１リード群３ｂａの複数のインナリード３ｂとが複数の外部用ワイヤ５ａを介して電気的に接続されている。

同様に、ＡＦＥチップ２の複数のボンディングパッド２ｃのうちの複数の外部用ボンディングパッド２ｃａと、第１リード群３ｂａと反対側の第２リード群３ｂｂの複数のインナリード３ｂとが複数の外部用ワイヤ５ａを介して電気的に接続されている。

また、２つのチップ間では、複数のボンディングパッド１ｃのうちの複数の内部用ボンディングパッド１ｃｂと、複数のボンディングパッド２ｃのうちの複数の内部用ボンディングパッド２ｃｂとが、複数の内部用ワイヤ５ｂを介してそれぞれ電気的に接続されている。

すなわち、ＭＣＵチップ１の表面１ａにおいて、第１リード群３ｂａのインナリード３ｂと電気的に接続する複数のボンディングパッド１ｃは、ダイパッド３ａの第１辺３ａａ近傍のＭＣＵチップ１の辺１ｊに沿って配置され、一方、第２リード群３ｂｂのインナリード３ｂと電気的に接続する複数のボンディングパッド１ｃは、ダイパッド３ａの第１辺３ａｂ近傍のＭＣＵチップ１の辺１ｋに沿って配置されている。

同様に、ＡＦＥチップ２の表面２ａにおいて、第１リード群３ｂａのインナリード３ｂと電気的に接続する複数のボンディングパッド２ｃは、ダイパッド３ａの第１辺３ａａ近傍のＡＦＥチップ２の辺２ｊに沿って配置され、一方、第２リード群３ｂｂのインナリード３ｂと電気的に接続する複数のボンディングパッド２ｃは、ダイパッド３ａの第１辺３ａｂ近傍のＡＦＥチップ２の辺２ｋに沿って配置されている。

さらに、２つのチップ間を電気的に接続する複数のボンディングパッド１ｃ，２ｃは、両者のチップ間で対向するそれぞれの辺１ｍ，２ｍに沿って配置されている。

ここで、図５は、ＳＯＰ６のシステム構成の回路ブロック図の一例を示すものであり、周辺機器として電池パック８の例を取り上げたものである。ここでは、ＳＯＰ６は、リチウムイオン電池セル７ａや制御ＦＥＴ（ Field Effect Transistor）７ｂ等と電気的に接続され、これらが電池パック８を構成している。

なお、電池パック８に組み込まれたＭＣＵチップ１には、デジタル系内部用インタフェース回路１ｄ、デジタル系外部用インタフェース回路１ｅ、アナログ系内部用インタフェース回路１ｆ、アナログ系外部用インタフェース回路１ｇ及び信号処理回路（他の回路）１ｈ等が形成されている。

一方、ＡＦＥチップ２にも、同様に、デジタル系内部用インタフェース回路２ｄ、デジタル系外部用インタフェース回路２ｅ、アナログ系内部用インタフェース回路２ｆ、アナログ系外部用インタフェース回路２ｇ及び信号処理回路（他の回路）２ｈ等が形成されている。

つまり、ＭＣＵチップ１においてもＡＦＥチップ２においても、デジタル系とアナログ系の信号のやり取りは、直接行うのではなく、それぞれの信号処理回路１ｈ，２ｈを経由・変換して行われる。詳細な信号の入出力動作について説明すると、まず外部から供給されたデジタル系の信号は、ＭＣＵチップ１のデジタル系外部用インタフェース回路１ｅに、リードおよびボンディングパッドを介して供給される。そして、ＭＣＵチップ１の内部形成された信号処理回路１ｈを経由してデジタル系内部用インタフェース回路１ｄに供給される。その後、ボンディングパッドおよびワイヤを介して、このデジタル系の信号は、ＡＦＥチップ２のデジタル系内部用インタフェース回路に伝達される。そして、ＡＦＥチップ２で処理されたデジタル系の信号が、再び、ワイヤおよびボンディングパッドを介してＭＣＵチップ１のデジタル系内部用インタフェース１ｄに戻ってくる。なお、動作（駆動）は様々であり、例えば、ＡＦＥチップ２のデジタル系内部用インタフェース回路２ｄに伝達されたデジタル系の信号が、ＡＦＥチップ２の信号処理回路２ｈでアナログ系の信号に変換され、その後、ＡＦＥチップ２のアナログ系外部用インタフェース回路２ｇを経由して外部機器であるリチウムイオン電池セル７ａに供給される場合もあれば、ＡＦＥチップ２のアナログ系内部用インタフェース回路２ｆ、ワイヤ、およびボンディングパッドを介して、ＭＣＵチップ１のアナログ系内部用インタフェース回路１ｆにアナログ信号が伝達される場合もある。

以上のように、図１に示すようにＭＣＵチップ１だけでなく、ＡＦＥチップ２においてもワイヤ５やインナリード３ｂ及びアウタリード３ｃを介して直接外部と信号のやり取りを行う複数の外部用ボンディングパッド２ｃａ（２ｃ）が設けられているため、これらの外部用ボンディングパッド２ｃａは、ＡＦＥチップ２のダイパッド３ａの第１辺３ａａ近傍の辺２ｊ及びその反対側の第１辺３ａｂ近傍の辺２ｋにそれぞれ沿って配置されている。

なお、図１及び図５に示すように、ＭＣＵチップ１の複数の内部用ボンディングパッド１ｃｂは、ＭＣＵチップ１のデジタル系内部用インタフェース回路１ｄと電気的に接続される第１パッド群１ｃｃと、ＭＣＵチップ１のアナログ系内部用インタフェース回路１ｆと電気的に接続される第２パッド群１ｃｄとに分けられる。一方、ＭＣＵチップ１の複数の外部用ボンディングパッド１ｃａのうち、図１においてＭＣＵチップ１の上辺側に配置された複数の外部用ボンディングパッド１ｃａは、ＭＣＵチップ１のデジタル系外部用インタフェース回路１ｅと電気的に接続され、図１においてＭＣＵチップ１の下辺側に配置された複数の外部用ボンディングパッド１ｃａは、ＭＣＵチップ１のアナログ系外部用インタフェース回路１ｇと電気的に接続される。

同様に、ＡＦＥチップ２の複数の内部用ボンディングパッド２ｃｂは、ＡＦＥチップ２のデジタル系内部用インタフェース回路２ｄと電気的に接続される第３パッド群２ｃｃと、ＡＦＥチップ２のアナログ系内部用インタフェース回路２ｆと電気的に接続される第４パッド群２ｃｄとに分けられる。

さらに、両チップ間を接続する複数の内部用ワイヤ５ｂは、第１パッド群１ｃｃのボンディングパッド１ｃと第３パッド群２ｃｃのボンディングパッド２ｃとをそれぞれ電気的に接続する複数の内部用デジタル系ワイヤ５ｃと、第２パッド群１ｃｄのボンディングパッド１ｃと第４パッド群２ｃｄのボンディングパッド２ｃとをそれぞれ電気的に接続する複数の内部用アナログ系ワイヤ５ｄとに分けられる。

なお、ＳＯＰ６では、図１に示すように、第１パッド群１ｃｃと第２パッド群１ｃｄとの間隔Ｌは、第３パッド群２ｃｃと第４パッド群２ｃｄとの間隔Ｍよりも大きくなっている（Ｌ＞Ｍ）。また、本実施の形態では、第１パッド群１ｃｃ、第２パッド群１ｃｄ、第３パッド群２ｃｃおよび第４パッド群２ｃｄのそれぞれのボンディングパッド１ｃ、２ｃの外形サイズは、互いにほぼ同じ大きさからなり、第１パッド群１ｃｃと第２パッド群１ｃｄとの間隔Ｌは、複数のボンディングパッドのうちの複数個分よりも大きい、あるいは同じである。詳細には、例えばボンディングパッド５つ分よりも大きい、あるいはほぼ同じである（言い換えると、ボンディングパッド１ｃの辺の５倍の長さよりも大きい）。なお、本実施の形態では、ボンディングパッドの平面形状は、辺１ｍ、２ｍと並ぶ辺を有する四角形からなり、外形サイズは、例えば７５μｍ×７５μｍである。ここで、ボンディングパッドの数が５つ分である理由は、詳細については後述するが、本実施の形態では、平面視において、第１パッド群１ｃｃと第２パッド群１ｄの間に、信号処理回路１ｈが配置されており、この信号処理回路１ｈの大きさ（辺１ｍに沿った方向における幅）が、ボンディングパッド１ｃの５つ分にほぼ相当しているためである。これにより、モールド工程において、ゲートから供給された樹脂がこの第１パッド群１ｃｃと第２パッド群１ｃｄで構成された間口（樹脂浸入経路）に浸入し易くなり、この結果、互いに隣り合うＭＣＵチップ１とＡＦＥチップ２との間への樹脂の充填性を向上することができる。なお、第１パッド群１ｃｃと第２パッド群１ｃｄとの間隔Ｌをより大きくすれば、樹脂の浸入する間口を広くすることができるが、この間隔Ｌが大きすぎると、第１パッド群１ｃｃと第２パッド群１ｃｄを同一辺に沿って配置することが困難となる。そのため、本実施の形態では、本実施の形態において使用するＭＣＵチップの辺１ｍの長さ（本実施の形態では、２．７ｍｍ）と、ボンディングパッドの外形サイズ（□７５μｍ）と、この辺１ｍに配置するボンディングパッドの数に基づいて、算出することが好ましい。一方、下限としては、例えばボンディングパッド１ｃが少なくとも３つ分でも樹脂の充填性のみを考慮すれば問題ない。しかしながら、この場合には、第１パッド群１ｃｃと第２パッド群１ｄの間に配置される信号処理回路１ｈの大きさが、この間隔よりも小さい、あるいはほぼ同じである必要がある。

ここで、ＳＯＰ６において前記Ｌ＞Ｍとしている理由について説明する。

まず、図１に示すようにＭＣＵチップ１とＡＦＥチップ２では、チップサイズが平面視でＭＣＵチップ１の方が小さい。例えば、ＭＣＵチップ１が２．１ｍｍ×２．７ｍｍであるのに対して、ＡＦＥチップ２は、２．７ｍｍ×２．７ｍｍである。また、ＭＣＵチップ１のボンディングパッド１ｃのピッチは、ＡＦＥチップ２のボンディングパッド２ｃのピッチより狭い。例えば、ＭＣＵチップ１のパッドピッチは、８０μｍであり、ＡＦＥチップ２のパッドピッチは、１３０μｍである。

したがって、ＳＯＰ６ではＭＣＵチップ１の方がＡＦＥチップ２より集積度が高い。ただし、チップの厚さに関しては、図４に示すようにＭＣＵチップ１の厚さの方が、ＡＦＥチップ２より厚い。例えば、ＭＣＵチップ１の厚さが０．３ｍｍであるのに対して、ＡＦＥチップ２の厚さは、０．２ｍｍである。

なお、ＭＣＵチップ１とＡＦＥチップ２において、デジタル系のインタフェース回路（デジタル系外部用インタフェース回路１ｅ，２ｅ、デジタル系内部用インタフェース回路１ｄ，２ｄ）はノイズを発生するのに対し、アナログ系のインタフェース回路（アナログ系外部用インタフェース回路１ｇ，２ｇ、アナログ系内部用インタフェース回路１ｆ，２ｆ）は、このノイズの影響により誤動作する恐れがある。

そこで、本実施の形態のＳＯＰ６のＭＣＵチップ１では、デジタル系のインタフェース回路とアナログ系のインタフェース回路との間隔を広くしている。また、この間隔をある程度広く取ることで、ノイズの伝搬を抑制することは可能であるが、ＳＯＰ６では、前述のようにＭＣＵチップ１の集積度がＡＦＥチップ２の集積度よりも高い。

そのため、ＭＣＵチップ１では、ＡＦＥチップ２とは異なり、デジタル系のインタフェース回路とアナログ系のインタフェース回路との間に信号処理回路（他の回路）１ｈを配置しているため、ＡＦＥチップ２の第３パッド群２ｃｃと第４パッド群２ｃｄの間隔のように、第１パッド群１ｃｃと第２パッド群１ｃｄの間隔を狭くすることが困難である。このことについて、図２８を用いて詳細に説明する。まず、図２８は、図１において、図５に示す各回路と関係のあるものだけを抜粋した上で、各チップ（ＭＣＵチップ１、ＡＦＥチップ２）のそれぞれに、図５に示す回路ブロック図を組み合わせた平面図である。また、本実施の形態における実際の各ボンディングパッド１ｃのレイアウトは、図１に示す位置であるが、例えば、外部用ボンディングパッド１ｃａと、この外部用ボンディングパッド１ｃａに対応する回路が複数の回路のうちのどれか（ここでは、デジタル系およびアナログ系外部用インタフェース回路１ｅ、１ｇ）を見易くするために、図１に示すレイアウトとは異なる位置で図示している。さらに、ダイパッド３ａに形成された切り欠き部（ノッチ３ｅ）や、各リード３ｂａ、３ｂｂの平面形状などについては、ここでの説明では特に不要であるため、図２８では図示していない。

図２８からも分かるように、ＭＣＵチップ１はＡＦＥチップ２よりも集積度が高いため、信号処理回路１ｈが、ＭＣＵチップ１の各辺のうちのＡＦＥチップ２と対向する辺１ｍの近傍まで配置される。回路上にボンディングパッドを配置する場合、後述するワイヤボンディング工程において生じるボンディング荷重により、回路が損傷する恐れがあるため、本実施の形態では、回路上にボンディングパッドを配置していない。この結果、第１パッド群１ｃｃは、第２パッド群１ｃｄから図１の間隔Ｌの分だけ離間している。一方、ＡＦＥチップ２では、ＭＣＵチップ１よりも集積度が低いため、信号処理回路２ｈは、ＡＦＥチップ２の各辺のうちのＭＣＵチップ１と対向する辺２ｍから離間させることができ、この結果、この辺２ｍに沿って複数のボンディングパッド（第３パッド群２ｃｃ、第４パッド群２ｃｄ）２ｃをほぼ等ピッチで配置することができる（第３パッド群２ｃｃと第４パッド群２ｃｄとの図１の間隔Ｍを、間隔Ｌよりも小さくできる）。

さらに詳細に説明すると、ＭＣＵチップ１は、チップシュリンクが進んでおり、回路の集積度が高いため、個々の回路領域の配置に余裕がなく、デジタル系のインタフェース回路とアナログ系のインタフェース回路との間で、かつＡＦＥチップ２側の辺１ｍの近傍に信号処理回路１ｈを配置している。すなわち、平面視（図示しない）において、ＭＣＵチップ１のデジタル系内部用インタフェース回路１ｄと電気的に接続される第１パッド群１ｃｃと、ＭＣＵチップ１のアナログ系内部用インタフェース回路１ｆと電気的に接続される第２パッド群１ｃｄとの間に、信号処理回路１ｈが配置されているため、この領域にはパッド群（ボンディングパッド）を配置することができない。一方、ＡＦＥチップ２では、ＭＣＵチップ１ほどチップシュリンクが進んでいないことで回路の集積度がＭＣＵチップ１に比べて低いため、回路レイアウト的にＭＣＵチップ１より余裕がある。したがって、ＡＦＥチップ２では、信号処理回路（他の回路）２ｈは、デジタル系のインタフェース回路とアナログ系のインタフェース回路との間の領域以外の領域に配置されている。

したがって、ＡＦＥチップ２では、デジタル系のインタフェース回路とアナログ系のインタフェース回路の両者の領域を詰めて配置可能なため、図１に示す第３パッド群２ｃｃと第４パッド群２ｃｄの間隔Ｍを狭くできる。

しかしながら、ＭＣＵチップ１では、デジタル系のインタフェース回路とアナログ系のインタフェース回路の両者の間の領域に信号処理回路１ｈの領域があるため、図１に示す第１パッド群１ｃｃと第２パッド群１ｃｄの間隔Ｌを大きくしている（Ｌ＞Ｍ）。

その結果、ＭＣＵチップ１において、デジタル系のインタフェース回路とアナログ系のインタフェース回路の両者の領域を分離することができ、デジタル系のインタフェース回路から発生するノイズの対策を図ることができる。

したがって、ＭＣＵチップ１において、直接外部と繋がる回路は、ＭＣＵチップ１のダイパッド３ａの第１辺３ａａ近傍の辺１ｊ及びその反対側の第１辺３ａｂ近傍の辺１ｋにそれぞれ寄せて配置し、また、ＡＦＥチップ２と繋がる回路は、ＡＦＥチップ２側の辺１ｍに寄せて配置しており、さらにその中で、デジタル系のインタフェース回路とアナログ系のインタフェース回路も、それぞれダイパッド３ａの第１辺３ａａ近傍の辺１ｊ及びその反対側の第１辺３ａｂ近傍の辺１ｋに分けて配置してノイズ対策を図っている。

その結果、図１に示すようにＭＣＵチップ１では、外部用ボンディングパッド１ｃａは、ＭＣＵチップ１のダイパッド３ａの第１辺３ａａ近傍の辺１ｊ及びその反対側の第１辺３ａｂ近傍の辺１ｋに振り分け、さらに、ＡＦＥチップ２と繋がる内部用ボンディングパッド１ｃｂは、全てＭＣＵチップ１のＡＦＥチップ２側の辺１ｍに沿うように集約させて配置し、３辺パッド配置となっている。

すなわち、ＭＣＵチップ１の複数のボンディングパッド１ｃの配置は、その表面１ａの３つの辺（辺１ｊ，１ｋ，１ｍ）に沿って配置された３辺パッド配置であり、したがって、ダイパッド３ａの第２辺３ａｃ（ＭＣＵチップ１の辺１ｎ）側にはインナリード３ｂは配置されていない。

このようにＭＣＵチップ１において、辺１ｎ側にパッドを配置することなく３辺パッド配置としたことにより、不要なリードを排除して封止体４の長辺を短くすることができ、ＳＯＰ６の小型化を実現できる。すなわち、図２７の比較例の半導体パッケージ５０のように、半導体チップ５１が４辺パッド配置であると、リード５４がダイパッド５３の短辺側にも配置され、その結果、封止体５７の長辺を短くすることが困難であるが、本実施の形態のＳＯＰ６では、ＭＣＵチップ１を３辺パッド配置とすることで封止体４の長辺を短くしてＳＯＰ６の小型化を図ることができる。

なお、本実施の形態のＳＯＰ６では、ＡＦＥチップ２は、表面２ａのダイパッド３ａの第２辺３ａｄ側の辺２ｎに沿っても２つのボンディングパッド２ｃが形成されているため、４辺パッド配置となっており、この２つのボンディングパッド２ｃが設けられていることで、これらのボンディングパッド２ｃに接続する２本のインナリード３ｂは、直線状で他のインナリード３ｂより長くなっている。

これにより、この２本のインナリード３ｂに接続するワイヤ５のワイヤ長を短くすることができる。

なお、ＡＦＥチップ２も、ＭＣＵチップ１と同様に３辺パッド配置であってもよいことは言うまでもない。

次に、本実施の形態のＳＯＰ（半導体装置）６の製造方法について説明する。

図６は図１の半導体装置の組み立て手順の一例を示す製造フロー図、図７は図１の半導体装置の組み立てで用いられるリードフレームの構造の一例を示す拡大部分平面図、図８は図１の半導体装置の組み立てにおける第１ダイボンディング後の構造の一例を示す拡大部分平面図、図９は図１の半導体装置の組み立てにおける第２ダイボンディング後の構造の一例を示す拡大部分平面図である。また、図１０は図１の半導体装置の組み立てのワイヤボンディングにおけるチップ間のワイヤ接続の手順の一例を示す部分断面図、図１１は図１の半導体装置の組み立てのワイヤボンディングにおけるチップ間のワイヤ接続の手順の一例を示す部分断面図、図１２は図１の半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す拡大部分平面図である。さらに、図１３は図１の半導体装置の組み立てのモールドにおける金型クランプ時の構造の一例を示す部分断面図、図１４は図１の半導体装置の組み立てのモールドにおける樹脂の充填状態の一例を示す平面図、図１５は図１４の樹脂の充填状態の一例を示す部分断面図、図１６は図１の半導体装置の組み立てのモールドにおける樹脂の充填状態の一例を示す平面図、図１７は図１６の樹脂の充填状態の一例を示す部分断面図である。また、図１８の図１の半導体装置の組み立てのモールドにおける樹脂の充填状態の一例を示す平面図、図１９の図１８に示す樹脂の充填状態の一例を示す部分断面図、図２０は図１の半導体装置の組み立てのモールドにおける樹脂の充填完了時の構造の一例を示す平面図、図２１は図２０に示す樹脂の充填完了時の構造の一例を示す部分断面図である。

まず、図７に示すようなリードフレーム３を準備する。なお、本実施の形態では、リードフレーム３の一例として、複数のデバイス領域３ｇがマトリクス配置で形成されたマトリクスフレームを取り上げて説明する。

各デバイス領域３ｇには、平面形状が四角形である長方形からなり、かつ一対の第１辺３ａａ，３ａｂおよび第１辺３ａａ，３ａｂと交差する一対の第２辺３ａｃ，３ａｄを有するダイパッド３ａと、平面視においてダイパッド３ａの２つの第１辺３ａａ，３ａｂのうちの一方の第１辺３ａａに沿って配置された複数のインナリード３ｂ及びアウタリード３ｃと、平面視においてダイパッド３ａの２つの第１辺３ａａ，３ａｂのうちの他方の第１辺３ａｂに沿って配置された複数のインナリード３ｂ及びアウタリード３ｃと、ダイパッド３ａの第２辺３ａｃ，３ａｄに繋がる４本の吊りリード３ｄとが形成されている。

なお、本実施の形態のＳＯＰ６では、ダイパッド３ａの第１辺３ａａに沿って配置された複数のインナリード３ｂ及びアウタリード３ｃの集合を第１リード群３ｂａとし、ダイパッド３ａの第１辺３ａｂに沿って配置された複数のインナリード３ｂ及びアウタリード３ｃの集合を第２リード群３ｂｂとしている。

また、各デバイス領域３ｇにおいて、各アウタリード３ｃや各吊りリード３ｄの先端は、内枠や外枠等の枠部３ｈによって支持されている。さらに、各アウタリード３ｃにおいて隣あったアウタリード間には、モールド樹脂の流出を阻止するタイバー３ｆが形成されている。

また、長方形（四角形）のダイパッド３ａのチップ搭載面には、ＭＣＵチップ１が搭載される第１領域３ａｅと、平面視においてこの第１領域３ａｅの隣に位置し、かつＡＦＥチップ２が搭載される第２領域３ａｆとが形成されており、さらに、第１領域３ａｅと第２領域３ａｆの間の第１辺３ａａ，３ａｂには、切り欠き部であるノッチ３ｅが形成されている。

なお、本実施の形態におけるダイパッド３ａの平面形状は、四角形であり、詳細には長方形であるが、これに限らず、ＭＣＵチップ１とＡＦＥチップ２を平面配置で搭載することが可能な形状であれば、正方形、あるいは円形等でもよい。ダイパッド３ａの平面形状が、例えば、円形である場合の各デバイス領域３ｇには、片方の側の複数のインナリード３ｂ及びアウタリード３ｃの集合である第１リード群３ｂａと、第１リード群３ｂａと対向する側の複数のインナリード３ｂ及びアウタリード３ｃの集合である第２リード群３ｂｂと、平面視において第１リード群３ｂａと第２リード群３ｂｂとの間に配置されたダイパッド３ａと、平面視において第１リード群３ｂａと第２リード群３ｂｂとの間に位置し、かつダイパッド３ａを支持する複数（４本）の吊りリード３ｄとが形成されていることになる。

次に、各半導体チップ、つまり、ＭＣＵチップ１とＡＦＥチップ２を準備する。すなわち、図６に示すステップＳ１のダイシングによって良品のＭＣＵチップ１を取得し、一方、ステップＳ２のダイシングによって良品のＡＦＥチップ２を取得する。

その後、ステップＳ３−１の第１ダイボンディングと、ステップＳ３−２の第２ダイボンディングを行う。

ダイボンド工程では、吸着用のコレットを用いて各半導体チップを吸着（保持）し、ダイボンドを行うが、まず、ダイパッド３ａの第１辺３ａａ，３ａｂに形成された切り欠き部であるノッチ３ｅを認識して第１領域３ａｅ及び第２領域３ａｆを判別する。

前記判別後、ダイパッド３ａの第１領域３ａｅと第２領域３ａｆに、例えば、ペースト状のダイボンド材を塗布し、その上に半導体チップを載置する。ダイボンド材としては、フィルム状の接着材（ＤＡＦ）を用いてもよい。

第１ダイボンディングでは、例えば、ゴムコレットを用いて厚さの厚いＭＣＵチップ１を吸着保持し、図７の第１領域３ａｅ上に載置して図８に示すようにＭＣＵチップ１からダイパッド３ａへの搭載を行う。その後、第２ダイボンディングでは、同様にゴムコレットによって厚さの薄いＡＦＥチップ２を吸着保持し、図７の第２領域３ａｆ上に載置して図９に示すようにＡＦＥチップ２の搭載を完了する。

なお、ゴムコレットを用いた場合には、各半導体チップの主面の中央付近を吸着保持する。

ただし、吸着コレットは、ゴムコレットに限らず、例えば、半導体チップの周縁部を保持する角錐コレットを用いてもよい。前記角錐コレットを用いる場合には、厚さの薄いＡＦＥチップ２を先にダイホンドし、その後、厚さの厚いＭＣＵチップ１をダイホンドする。

これは、角錐コレットでは半導体チップの周縁部を保持するため、厚いチップからダイボンドすると、薄いチップをダイボンドする際に角錐コレットが厚いチップに当たってしまうという問題が発生する。したがって、この問題が起こらないようにするために薄いチップからダイボンドを行う。

ダイボンド完了後、図６のステップＳ４に示すワイヤボンディングを行う。

ワイヤボンディング工程では、ＭＣＵチップ１の複数のボンディングパッド１ｃのうちの複数の外部用ボンディングパッド１ｃａとこれらに対応する第１リード群３ｂａ及び第２リード群３ｂｂのインナリード３ｂとを、さらにＡＦＥチップ２の複数のボンディングパッド２ｃのうちの複数の外部用ボンディングパッド２ｃａとこれらに対応する第１リード群３ｂａ及び第２リード群３ｂｂのインナリード３ｂとを、複数の外部用ワイヤ５ａを介してそれぞれ電気的に接続するとともに、ＭＣＵチップ１の複数のボンディングパッド１ｃのうちの複数の内部用ボンディングパッド１ｃｂと、ＡＦＥチップ２の複数のボンディングパッド２ｃのうちの複数の内部用ボンディングパッド２ｃｂとを、複数の内部用ワイヤ５ｂを介してそれぞれ電気的に接続する。

なお、ＭＣＵチップ１の複数の内部用ボンディングパッド１ｃｂとＡＦＥチップ２の複数の内部用ボンディングパッド２ｃｂとの電気的な接続、すなわちＭＣＵチップ１とＡＦＥチップ２のチップ間でのワイヤボンディングでは、厚さが厚いＭＣＵチップ１側を１ｓｔボンド（第１ボンド）側とし、厚さが薄いＡＦＥチップ２側を２ｎｄボンド（第２ボンド）側としてワイヤボンディングを行うことが好ましい。

これは、チップ間のワイヤボンディングでは、一般的に狭いパッドピッチのチップ側から打ち降ろしで広いパッドピッチのチップ側に打つ方がワイヤループのループ形状が作り易いため、ＭＣＵチップ１とＡＦＥチップ２間のワイヤボンディングでは、パッドピッチが狭く、かつチップ厚が厚いＭＣＵチップ１を１ｓｔボンド側とするものである。

ここで、チップ間のワイヤボンディングの手順の一例を図１０を用いて説明する。

まず、図１０のステップＳ４−１のワイヤボンディング前に示すように、ダイパッド３ａ上に搭載されたＭＣＵチップ１とＡＦＥチップ２において、ステップＳ４−２のバンプ形成に示すように、厚さの薄いＡＦＥチップ２のボンディングパッド２ｃにキャピラリ９によってボールボンディングを行ってバンプ電極２ｉを形成する。バンプ電極２ｉは、例えば、金ワイヤから形成された金バンプである。

その後、ステップＳ４−３の１ｓｔ側ボンディングに示すように、ＭＣＵチップ１のボンディングパッド１ｃ上にキャピラリ９を配置し、キャピラリ９によってボンディングパッド１ｃにワイヤ５を接続して第１ボンドを行う。

その後、図１１のステップＳ４−４のループ形成に示すように、ＭＣＵチップ１のボンディングパッド１ｃの上方にキャピラリ９を引き上げ、さらにＡＦＥチップ２のボンディングパッド２ｃに向けてキャピラリ９を緩やかに下降させながら移動させてワイヤ５のルーピングを行う。

その後、ステップＳ４−５の２ｎｄ側ボンディングに示すように、ＡＦＥチップ２のボンディングパッド２ｃ上のバンプ電極２ｉにキャピラリ９を着地させてワイヤ５をバンプ電極２ｉに接続して２ｎｄボンドを行う。

これにより、ステップＳ４−６のワイヤボンディング完に示すように、ＭＣＵチップ１側からＡＦＥチップ２側への打ち降ろしのワイヤボンディングを完了する。

このように高い方（ＭＣＵチップ１）から低い方（ＡＦＥチップ２）にワイヤボンディングを行ったことでワイヤループの形状の安定化を図ることができる。

ここで、ＳＯＰ６のワイヤボンディングでは、２ｎｄボンド側（ＡＦＥチップ２側）に予めバンプ電極２ｉを形成しておくため、別の言い方でボンディング順を示すと、ＡＦＥチップ２側に１ｓｔボンドを行い、続いてＭＣＵチップ１側に２ｎｄボンドを行ってから、ＡＦＥチップ２側に３ｒｄボンドを行うことになる。

また、ＳＯＰ６では、図１に示すように、第１パッド群１ｃｃと第２パッド群１ｃｄとの間隔Ｌは、第３パッド群２ｃｃと第４パッド群２ｃｄとの間隔Ｍよりも大きくなっている（Ｌ＞Ｍ）。したがって、チップ間のワイヤボンディングが完了すると、複数の内部用ワイヤ５ｂからなる内部用ワイヤ５ｂ群においては、ダイパッド３ａの第２辺３ａｃ側に向けて開口した状態となる。

なお、ＡＦＥチップ２のボンディングパッド２ｃのピッチが、ＭＣＵチップ１のボンディングパッド１ｃのピッチより狭い場合には、ＡＦＥチップ２側を第１ボンド側とし、ＭＣＵチップ１のボンディングパッド１ｃに予め金バンプを形成しておいて、ＭＣＵチップ１側を第２ボンド側として打ち上げのワイヤボンディングを行ってもよい。

以上のようにチップ間のワイヤボンディングを行うとともに、図１２に示すようにＭＣＵチップ１の各ボンディングパッド１ｃと各インナリード３ｂとを、さらにＡＦＥチップ２の各ボンディングパッド２ｃと各インナリード３ｂとをワイヤ５で接続してワイヤボンディング工程を完了する。

その後、図６のステップＳ５のモールドを行う。

本実施の形態のモールド工程では、スルーゲートモールド方式を用いて行う。このスルーモールド方式について詳細に説明すると、まず、図１３に示すような成形金型１１を準備する。ここで、本実施の形態の成形金型１１は、複数のキャビティ（上型１２と下型１３を合わせることで構成される空間部）１２ａ、１３ａうちの互いに隣り合うキャビティ同士が、この互いに隣り合うキャビティ間に設けられたゲート１２ｂ、１３ｂとエアベント１２ｃ、１３ｃを介して連結している。そして、第１のキャビティ１２ａ、１３ａに連結するゲート１２ｂ、１３ｃを介して第１のキャビティ１２ａ、１３ａ内に供給されたモールド用の樹脂１０が、この第１のキャビティ１２ａ、１３ａの隣に配置された第２のキャビティ１２ａ、１３ａ内に、第１のキャビティ１２ａ、１３ａと第２のキャビティ１２ａ、１３ａとの間に設けられた流路（ここでは、ゲート１２ｂ、１３ｃとエアベント１２ｃ、１３ｃ）を介して供給する方式である。なお、本実施の形態では、ゲートが上型１２と下型１３のそれぞれに形成されているが、これに限定されるものではなく、どちらか一方にのみ形成されていてもよい。但し、樹脂１０の充填性を向上することを考慮すれば、上型１２と下型１３のそれぞれに形成しておくことが好ましい。また、エアベントについても、ゲートと同様に、上型１２または下型１３のどちらか一方にのみ形成されていてもよい。

したがって、スルーモールド方式の成形金型１１は、一対を成す上型１２と下型１３を有しており、樹脂１０が、それぞれのゲート１２ｂ，１３ｂ、キャビティ１２ａ，１３ａ、及びエアベント１２ｃ，１３ｃを一通で通り抜けられるように連通して略直線上に配置されている。

また、成形金型１１において、ゲート１２ｂ（１３ｂ）は、図７に示すリードフレーム３の第１リード群３ｂａと第２リード群３ｂｂの間の領域に配置される。すなわち、ゲート１２ｂ（１３ｂ）は、図１に示す封止体４の平面視での短辺側に相当する、リードフレーム３における平面形状が長方形のダイパッド３ａの短辺（第２辺３ａｃ）側に配置される。

これは、本実施の形態のＳＯＰ６及び成形金型１１では、リード幅（インナリード３ｂの幅）は０．２ｍｍであり、リード間隔（隣り合ったインナリード３ｂの間隔）も０．２ｍｍであり、これに対してゲート１２ｂ（１３ｂ）の幅は１．２ｍｍである。したがって、リード間隔よりゲート幅の方が大きいため、インナリード３ｂ間にはゲート１２ｂ（１３ｂ）は配置できない。すなわち、ダイパッド３ａのインナリード３ｂが配置された長辺側にはゲート１２ｂ（１３ｂ）は配置できず、ダイパッド３ａの短辺（第２辺３ａｃ）側の２本の吊りリード３ｄの間に配置される。言い換えると、ゲート１２ｂ（１３ｂ）は、封止体４の平面視での短辺側の略中央部に相当する、リードフレーム３の箇所に配置される。

以上のようなゲート配置となる成形金型１１において、図１３に示すように、下型１３の上にワイヤボンディング済みのリードフレーム３のダイパッド３ａがキャビティ１３ａ上に位置するようにリードフレーム３を配置する。

この時、キャビティ１３ａに対して樹脂１０の流動方向のゲート１３ｂ側とエアベント１３ｃ側とで、厚さの厚いＭＣＵチップ１がゲート１３ｂ側、厚さの薄いＡＦＥチップ２がエアベント１３ｃ側となるようにリードフレーム３を配置する。

その後、上型１２と下型１３で金型クランプを行い、ＭＣＵチップ１とＡＦＥチップ２を上型１２のキャビティ１２ａで覆った状態とする。

その後、成形金型１１を所定の高温状態として、図１４及び図１５に示すように、図１３のゲート１２ｂ，１３ｂから樹脂１０を供給する。詳細には、図１２に示す長方形のダイパッド３ａの２つの第２辺（短辺）３ａｃ，３ａｄのうちの一方の第２辺３ａｃ側から他方の第２辺３ａｄ側に向かって樹脂１０が流れるように供給する。

さらに言い換えると、厚さの厚いチップ（ＭＣＵチップ１）側から厚さの薄いチップ（ＡＦＥチップ２）側に樹脂１０が流れるように供給する。

なお、ダイパッド３ａの平面形状が円形の場合には、ＭＣＵチップ１側の一方の吊りリード３ｄ側からＡＦＥチップ２側の他方の吊りリード３ｄ側に向けて樹脂１０を供給する。

供給された樹脂１０は、図１６及び図１７に示すように、リード列に略沿ってＡＦＥチップ２に向かって流れてＭＣＵチップ１上とダイパッド３ａの裏面側を充填していく。さらに、ＭＣＵチップ１上を覆った樹脂１０は、図１に示すＭＣＵチップ１の第１パッド群１ｃｃと第２パッド群１ｃｄの間を通ってＭＣＵチップ１とＡＦＥチップ２の間の領域を充填する。

すなわち、図１に示すようにＳＯＰ６では、第１パッド群１ｃｃと第２パッド群１ｃｄの間隔Ｌは、第３パッド群２ｃｃと第４パッド群２ｃｄの間隔Ｍよりも大きく（Ｌ＞Ｍ）なっており、その結果、複数の内部用ワイヤ５ｂからなる内部用ワイヤ５ｂ群の形は、ダイパッド３ａの第２辺３ａｃ側（ゲート１２ｂ側）に向けて広く開口した形となっていて、第２辺３ａｄ側（エアベント１２ｃ側）に向かうほど絞られた形となっている。

これにより、ゲート１２ｂ側からエアベント１２ｃ側に向かって流れる樹脂１０のうちチップ上の中央付近を流れる樹脂１０は、必然的に第１パッド群１ｃｃと第２パッド群１ｃｄの間の開口部を通ってＭＣＵチップ１とＡＦＥチップ２の間の領域に流れ込みこの領域を充填する。

したがって、ＭＣＵチップ１とＡＦＥチップ２の間の領域にボイドが形成されることを低減または防止できる。

樹脂１０は、さらにリード列に略沿ってエアベント１２ｃ（１３ｃ）側に向かって流れて、図１８及び図１９に示すようにＡＦＥチップ２上とダイパッド３ａの裏面側を充填していき、その後、キャビティ１２ａ，１３ａの充填を完了してエアベント１２ｃ，１３ｃに入り込む。

エアベント１２ｃ，１３ｃに入り込んだ樹脂１０は、さらにそのまま流れて次のキャビティ１２ａ，１３ａのゲート１２ｂ，１３ｂを介して次のキャビティ１２ａ，１３ａに流れ込み、同様にして図２０及び図２１に示すように次のキャビティ１２ａ，１３ａへの充填を完了する。

これにより、各キャビティ１２ａ，１３ａにおいて、ダイパッド３ａ、複数のインナリード３ｂ、ＭＣＵチップ１、ＡＦＥチップ２、複数の外部用ワイヤ５ａ（５）及び複数の内部用ワイヤ５ｂ（５）が樹脂１０によって封止される。

本実施の形態のスルーモールドでは、ＳＯＰ６の吊りリード３ｄが長方形のダイパッド３ａの片側で２本ずつであり、成形金型１１のゲート１２ｂ（１３ｂ）が、封止体４の平面視での短辺側の略中央部に相当するリードフレーム３の箇所、すなわち２本の吊りリード３ｄの間に配置されるため、樹脂充填時において、第１リード群３ｂａと接続する複数の外部用ワイヤ５ａ（５）に加わる樹脂圧（樹脂充填圧力）と、第２リード群３ｂｂと接続する複数の外部用ワイヤ５ａ（５）に加わる樹脂圧（樹脂充填圧）をほぼ同じにすることができる。これにより、複数の外部用ワイヤ５ａ（５）のうちのあるワイヤだけが極端に傾いてしまうことを抑制できる。また、本実施の形態では、平面視において第１リード群３ｂａと第２リード群３ｂｂとの間（ほぼ中央部）に設けられたゲート１２ｂ（１３ｂ）の両脇に吊りリード３ｄが配置されているため、ダイパッド３ａの支持強度を向上させることができる。すなわち、樹脂１０がキャビティ（上型と下型を合わせることで構成される空間部）１２ａ、１３ａ内に供給されている際に、ダイパッド３ａが傾くことを抑制できる。

なお、図２７の比較例の半導体パッケージ５０では、太い１本の吊りリード５５が長方形のダイパッド５３の一方の短辺側の中央部に配置されており、これにより、モールド時のゲート位置がダイパッド５３の短辺側の中央部からずれることになるため、樹脂充填におけるばらつきが発生し易い。

これに対して本実施の形態のスルーモールドでは、前述のように複数の外部用ワイヤ５ａ（５）に対して同じ樹脂圧で樹脂１０を充填できるため、樹脂充填のばらつきを抑制することができ、ワイヤ流れを低減することができる。

また、本実施の形態のスルーモールドでは、樹脂１０の流れにおいて、厚さの厚いＭＣＵチップ１側を上流側とし、厚さの薄いＡＦＥチップ２側を下流側としている。一般的に、モールドでの樹脂流れにおいて、ゲートに近い側よりゲートから遠い側の方が樹脂の流速が低下してゲル化が進むため、樹脂が固くなって流れが悪くなりボイドが形成され易い。

しかしながら本実施の形態のスルーモールドでは、前述のように樹脂１０の流れの上流側を厚さが厚いＭＣＵチップ１とし、下流側を厚さが薄いＡＦＥチップ２とすることで、樹脂１０の流れが速い段階では厚いＭＣＵチップ１上の流路が狭い領域に樹脂１０を流し、樹脂１０の流れが遅くなった段階で薄いＡＦＥチップ２上の流路が広い領域を樹脂１０が流れるようにしており、樹脂１０のチップ上での流れの流動性を高めている。言い換えると、上型１２のキャビティ面と下型１３のキャビティ面との間隔を広く（大きく）確保できる、厚さの薄いＡＦＥチップ２側にエアベント１２ｃ，１３ｃを配置することが好ましい。また、前述のように、厚さの大きいＭＣＵチップ１に形成された第１パッド群１ｃｃと第２パッド群１ｃｄの間隔Ｌを、ＭＣＵチップ１よりも厚さの薄いＡＦＥチップ２に形成された第３パッド群２ｃｃと第４パッド群２ｃｄの間隔Ｍよりも大きくした上で、このＭＣＵチップ１側からＡＦＥチップ２側に向かって樹脂を供給することで、互いに隣り合うチップ間の領域への樹脂の充填性をより向上することができる。

さらに、チップ間のワイヤボンディングによる内部用ワイヤ５ｂ群の形を、ゲート１２ｂ側に向けて広く開口した形としていることで、前述の流動性が高められた樹脂１０のチップ間への進入性を向上させることができ、その結果、チップ間の領域でのボイドの発生を抑制（低減）することができる。

また、本実施の形態のＳＯＰ６では、第１リード群３ｂａおよび第２リード群３ｂｂを形成する複数のインナリード３ｂは、平面視において複数のアウタリード３ｃからダイパッド３ａに向かって屈曲しており、その結果、平面視においてインナリード３ｂの延在方向に対して各ワイヤ５を略直線状となるようにワイヤリングすることができ、樹脂１０の流入経路を確保できるとともに、各ワイヤ５のワイヤ長の低減化を図ることができる。

これにより、ワイヤ長が低減化されていることで、モールド時のワイヤ流れの低減化を図ることができる。

一般的に封止体の短辺に相当する方向から樹脂を流した場合、ワイヤ流れが発生し易く、図２７の比較例の半導体パッケージ５０のように各リード５４がダイパッド５３に向かって直線的に延在している形状では、ワイヤ長の低減化が図られていないため、ワイヤ流れが発生し易い。これに対して本実施の形態のＳＯＰ６では、前述のように複数のインナリード３ｂがダイパッド３ａに向かって屈曲した形状となっていることで、ワイヤ長が低減化されているため、モールド時に、封止体４の短辺に相当する方向から樹脂１０を流してもワイヤ流れの低減化を図ることができる。

また、本実施の形態のＳＯＰ６では、図４に示すように、ダイパッド３ａを支持している４本の吊りリード３ｄそれぞれに、ダイパッド３ａの高さを低い位置に下げるように曲げ加工（タブ下げ加工）が施されており、これにより、ワイヤボンディング時の高さを合わせてボンディング性を高めることができるとともに、モールド時のチップ上とダイパッド下の樹脂１０の流れのバランスを良くしてモールド性を向上させることができる。

モールド終了後、図６のステップＳ６に示すマークを行う。ここでは、封止体４の上面に、例えば、レーザー等によって所定のマークを付す。

その後、ステップＳ７に示すタイバーカットを行う。ここでは、モールド後の図７に示すリードフレーム３における隣り合ったアウタリード３ｃ間のタイバー３ｆを切断し、隣り合ったアウタリード３ｃを絶縁する。

その後、ステップＳ８に示す切断・成形を行う。ここでは、各アウタリード３ｃ及び吊りリード３ｄの先端部を切断して枠部３ｈから分離するとともに、各アウタリード３ｃをガルウィング状に曲げ成形する。

これにより、図１に示すＳＯＰ６の組み立て完了となる。なお、図１及び図２に示すように、ＳＯＰ６では、モールド工程により形成された封止体４の側面４ａから第１リード群３ｂａの一部の複数のアウタリード３ｃ及び第２リード群３ｂｂの一部の複数のアウタリード３ｃが突出しており、これら複数のアウタリード３ｃがガルウィング状に形成されている。

次に、本実施の形態の変形例について説明する。

図２２は本発明の実施の形態の第１変形例の半導体装置の構造を封止体を透過して示す平面図、図２３は本発明の実施の形態の第２変形例の半導体装置の構造を封止体を透過して示す平面図、図２４は図２３のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図２５は図２３のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図２６は図２３のＣ−Ｃ線に沿って切断した構造の一例を示す断面図である。

図２２に示す第１変形例の半導体装置は、図１に示すＳＯＰ６と略同様の構造のＳＯＰ１４であり、ＳＯＰ６との相違点は、第１リード群３ｂａと第２リード群３ｂｂのうちの何れか一方もしくは両方の複数のインナリード３ｂにおいて、その平面視で他のインナリード３ｂとは異なった形状の異形リード３ｂｃを有していることである。すなわち、前記実施の形態では、ダイパッド３ａに形成した切り欠き部（ノッチ３ｅ）を用いて各チップの搭載領域を判別（認識）していたが、これに限らず、平面視においてＭＣＵチップ１とＡＦＥチップ２の間、もしくはその近傍に位置するインナリード３ｂの形状を、太さを変える等して他のインナリード３ｂの形状と異なるようにし、各チップの搭載領域を判別（認識）する際、切り欠き部（ノッチ３ｅ）の変わりにこの異形リード３ｂｃを用いてもよい。ここで、本変形例における異形とは、例えば、リード幅を大きくしてもよいし、また狭くしてもよい。

しかしながら、各チップの搭載精度をより向上する上では、各チップの搭載領域のできるだけ近傍に、搭載領域を判別（認識）するための目印（切り欠き部、異形リードなど）を設けておくことが好ましいため、この点を考慮すれば、本変形例よりも前記実施の形態のように、ダイパッド３ａに形成した切り欠き部（ノッチ３ｅ）を用いることが好ましい。

次に、図２３〜図２６に示す第２変形例の半導体装置は、図２４及び図２５に示すように、複数のリード３ｉの一部であるアウタ部３ｋが封止体４の下面４ｂから露出しているＳＯＮ（Small Outline Non-leaded package) １５の場合であり、本実施の形態の半導体装置は、ＳＯＮ１５に適用することも可能である。

ＳＯＮ１５では、各リード３ｉが、封止体４内に埋め込まれるインナ部３ｊと封止体４から露出するアウタ部３ｋとから成り、モールド工程により形成された封止体４の下面４ｂから第１リード群３ｂａのリード３ｉのアウタ部３ｋおよび第２リード群３ｂｂのリード３ｉのアウタ部３ｋが露出している。

さらに、ＳＯＮ１５では、図２４〜図２６に示すように、ダイパッド３ａも封止体４の下面４ｂに露出している。すなわち、ＳＯＮ１５はタブ露出構造であり、リード３ｉの高さとダイパッド３ａの高さが同じ高さとなっている。

なお、第２変形例のＳＯＮ１５の製造方法によって得られる効果については、本実施の形態のＳＯＰ６の製造方法によって得られる効果と同様であるため、その重複説明は省略する。

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、前記実施の形態では、半導体装置（ＳＯＰ６）内に、ＭＣＵチップ１とＡＦＥチップ２が搭載された場合を一例として取り上げて説明したが、これに限定されるものではなく、前記半導体装置が、例えば、ＳＩＰ（System In Package)型のものであり、メモリチップと、このメモリチップを制御するマイコンチップ（コントロールチップ）が搭載されたものであってもよい。

本発明は、複数の半導体チップが平置きで配置されて成る電子装置の組み立てに利用可能である。

１ ＭＣＵチップ（第１半導体チップ）
１ａ 表面（第１表面）
１ｂ 裏面（第１裏面）
１ｃ ボンディングパッド（第１ボンディングパッド）
１ｃａ 外部用ボンディングパッド
１ｃｂ 内部用ボンディングパッド
１ｃｃ 第１パッド群
１ｃｄ 第２パッド群
１ｄ デジタル系内部用インタフェース回路
１ｅ デジタル系外部用インタフェース回路
１ｆ アナログ系内部用インタフェース回路
１ｇ アナログ系外部用インタフェース回路
１ｈ 信号処理回路（他の回路）
１ｊ，１ｋ，１ｍ，１ｎ 辺
２ ＡＦＥチップ（第２半導体チップ）
２ａ 表面（第２表面）
２ｂ 裏面（第２裏面）
２ｃ ボンディングパッド（第２ボンディングパッド）
２ｃａ 外部用ボンディングパッド
２ｃｂ 内部用ボンディングパッド
２ｃｃ 第３パッド群
２ｃｄ 第４パッド群
２ｄ デジタル系内部用インタフェース回路
２ｅ デジタル系外部用インタフェース回路
２ｆ アナログ系内部用インタフェース回路
２ｇ アナログ系外部用インタフェース回路
２ｈ 信号処理回路（他の回路）
２ｉ バンプ電極
２ｊ，２ｋ，２ｍ，２ｎ 辺
３ リードフレーム
３ａ ダイパッド
３ａａ，３ａｂ 第１辺
３ａｃ，３ａｄ 第２辺
３ａｅ 第１領域
３ａｆ 第２領域
３ｂ インナリード（インナ部）
３ｂａ 第１リード群
３ｂｂ 第２リード群
３ｂｃ 異形リード
３ｃ アウタリード（アウタ部）
３ｄ 吊りリード
３ｅ ノッチ（切り欠き部）
３ｆ タイバー
３ｇ デバイス領域
３ｈ 枠部
３ｉ リード
３ｊ インナ部
３ｋ アウタ部
４ 封止体
４ａ 側面
４ｂ 下面
５ ワイヤ
５ａ 外部用ワイヤ
５ｂ 内部用ワイヤ
５ｃ 内部用デジタル系ワイヤ
５ｄ 内部用アナログ系ワイヤ
６ ＳＯＰ（半導体装置）
７ａ リチウムイオン電池セル
７ｂ 制御ＦＥＴ
８ 電池パック
９ キャピラリ
１０ 樹脂
１１ 成形金型
１２ 上型
１２ａ キャビティ
１２ｂ ゲート
１２ｃ エアベント
１３ 下型
１３ａ キャビティ
１３ｂ ゲート
１３ｃ エアベント
１４ ＳＯＰ（半導体装置）
１５ ＳＯＮ（半導体装置）
５０ 半導体パッケージ
５１，５２ 半導体チップ
５３ ダイパッド
５３ａ スリット
５４ リード
５５ 吊りリード
５６ ワイヤ
５７ 封止体

Claims (14)

1. 基材と、
   複数の回路および複数のパッドを有し、前記基材上に搭載された第１半導体チップと、
   を含み、
   前記複数の回路は、第１回路と、第２回路と、前記第１回路と前記第２回路との間に配置された第３回路と、を有し、
   前記第１回路、前記第２回路および前記第３回路は、前記第１半導体チップの第１辺に沿って配置され、
   平面視において、前記複数のパッドは、前記複数の回路の外側に位置し、
   前記複数のパッドは、第１のピッチで配置された複数の第１パッドと、前記第１のピッチで配置された複数の第２パッドと、を有し、
   前記複数の第１パッドから成る第１パッド群と前記複数の第２パッドから成る第２パッド群との間隔は、前記第１のピッチよりも大きく、
   平面視において、前記第３回路の一部は、前記第１パッド群と前記第２パッド群との間に位置しており、
   前記第１回路は、デジタル系のインタフェース回路であり、
   前記第２回路は、アナログ系のインタフェース回路であり、
   前記第３回路は、前記デジタル系のインタフェース回路または前記アナログ系のインタフェース回路以外の回路である、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第３回路は、信号処理回路である。
3. 請求項１に記載の半導体装置において、
   前記複数の第１パッドは、前記第１回路と電気的に接続され、
   前記複数の第２パッドは、前記第２回路と電気的に接続されている。
4. 請求項１に記載の半導体装置において、
   前記第１半導体チップの隣には、第２半導体チップが搭載され、
   前記第２半導体チップの集積度は、前記第１半導体チップの集積度よりも低い。
5. 基材と、
   複数の回路および複数のパッドを有し、前記基材上に搭載された第１半導体チップと、
   を含み、
   前記複数の回路は、第１回路と、第２回路と、前記第１回路と前記第２回路との間に配置された第３回路と、を有し、
   前記第１回路、前記第２回路および前記第３回路は、前記第１半導体チップの第１辺に沿って配置され、
   平面視において、前記複数のパッドは、前記複数の回路の外側に位置し、
   前記複数のパッドは、第１のピッチで配置された複数の第１パッドと、前記第１のピッチで配置された複数の第２パッドと、を有し、
   前記複数の第１パッドから成る第１パッド群と前記複数の第２パッドから成る第２パッド群との間隔は、前記第１のピッチよりも大きく、
   平面視において、前記第３回路の一部は、前記第１パッド群と前記第２パッド群との間に位置しており、
   前記第１半導体チップの隣には、第２半導体チップが搭載され、
   前記第２半導体チップは、複数の回路と、複数のパッドと、を有し、
   前記第２半導体チップの前記複数の回路は、第１回路と、第２回路と、前記第２半導体チップの前記第１回路と前記第２半導体チップの前記第２回路との間に配置された第３回路と、を有し、
   前記第２半導体チップの前記第１回路、前記第２半導体チップの前記第２回路および前記第２半導体チップの前記第３回路は、前記第２半導体チップの第１辺に沿って配置され、
   平面視において、前記第２半導体チップの前記複数のパッドは、前記第２半導体チップの前記複数の回路の外側に位置し、
   前記第２半導体チップの前記複数のパッドは、第２のピッチで配置された複数の第１パッドと、前記第２のピッチで配置された複数の第２パッドと、を有し、
   前記第２半導体チップの前記複数の第１パッドから成る第１パッド群と前記第２半導体チップの前記複数の第２パッドから成る第２パッド群との間隔は、前記第１半導体チップの前記複数の第１パッドから成る前記第１パッド群と前記第１半導体チップの前記複数の第２パッドから成る前記第２パッド群との間隔よりも小さく、
   平面視において、前記第２半導体チップの前記複数のパッドは、前記第２半導体チップの前記第１辺と前記第２半導体チップの前記第１回路、前記第２回路および前記第３回路との間に配置されている、半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第２半導体チップの集積度は、前記第１半導体チップの集積度よりも低い。
7. 請求項６に記載の半導体装置において、
   前記第２半導体チップの前記第１回路は、デジタル系のインタフェース回路であり、
   前記第２半導体チップの前記第２回路は、アナログ系のインタフェース回路であり、
   前記第２半導体チップの前記第３回路は、前記デジタル系のインタフェース回路または前記アナログ系のインタフェース回路以外の回路である。
8. 請求項７に記載の半導体装置において、
   前記第２半導体チップの前記第３回路は、信号処理回路である。
9. 請求項８に記載の半導体装置において、
   前記第２のピッチは、前記第１のピッチよりも小さい。
10. 基材と、
    複数の回路および複数のパッドを有し、前記基材上に搭載された第１半導体チップと、
    を含み、
    前記複数の回路は、第１回路と、第２回路と、前記第１回路と前記第２回路との間に配置された第３回路と、を有し、
    前記第１回路、前記第２回路および前記第３回路は、前記第１半導体チップの第１辺に沿って配置され、
    平面視において、前記複数のパッドは、前記複数の回路の外側に位置し、
    前記複数のパッドは、第１のピッチで配置された複数の第１パッドと、前記第１のピッチで配置された複数の第２パッドと、を有し、
    前記複数の第１パッドから成る第１パッド群と前記複数の第２パッドから成る第２パッド群との間隔は、前記第１のピッチよりも大きく、
    平面視において、前記第３回路の一部は、前記第１パッド群と前記第２パッド群との間に位置しており、
    前記第１半導体チップの隣には、第２半導体チップが搭載され、
    前記第２半導体チップは、複数の回路と、複数のパッドと、を有し、
    前記第２半導体チップの前記複数の回路は、第１回路と、第２回路と、前記第２半導体チップの前記第１回路と前記第２半導体チップの前記第２回路との間に配置された第３回路と、を有し、
    前記第２半導体チップの前記第１回路、前記第２半導体チップの前記第２回路および前記第２半導体チップの前記第３回路は、前記第２半導体チップの第１辺に沿って配置され、
    平面視において、前記第２半導体チップの前記複数のパッドは、前記第２半導体チップの前記複数の回路の外側に位置し、
    前記第２半導体チップの前記複数のパッドは、第２のピッチで配置された複数の第１パッドと、前記第２のピッチで配置された複数の第２パッドと、を有し、
    前記第２半導体チップの前記複数の第１パッドから成る第１パッド群と前記第２半導体チップの前記複数の第２パッドから成る第２パッド群との間隔は、前記第２のピッチとほぼ同じであり、
    平面視において、前記第２半導体チップの前記複数のパッドは、前記第２半導体チップの前記第１辺と前記第２半導体チップの前記第１回路、前記第２回路および前記第３回路との間に配置されている、半導体装置。
11. 請求項１０に記載の半導体装置において、
    前記第２半導体チップの集積度は、前記第１半導体チップの集積度よりも低い。
12. 請求項１１に記載の半導体装置において、
    前記第２半導体チップの前記第１回路は、デジタル系のインタフェース回路であり、
    前記第２半導体チップの前記第２回路は、アナログ系のインタフェース回路であり、
    前記第２半導体チップの前記第３回路は、前記デジタル系のインタフェース回路または前記アナログ系のインタフェース回路以外の回路である。
13. 請求項１２に記載の半導体装置において、
    前記第２半導体チップの前記第３回路は、信号処理回路である。
14. 請求項１３に記載の半導体装置において、
    前記第２のピッチは、前記第１のピッチよりも小さい。

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