JP6259889B1 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP6259889B1
JP6259889B1 JP2016216449A JP2016216449A JP6259889B1 JP 6259889 B1 JP6259889 B1 JP 6259889B1 JP 2016216449 A JP2016216449 A JP 2016216449A JP 2016216449 A JP2016216449 A JP 2016216449A JP 6259889 B1 JP6259889 B1 JP 6259889B1
Authority
JP
Japan
Prior art keywords
power supply
voltage
sense amplifier
memory device
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016216449A
Other languages
English (en)
Other versions
JP2018073449A (ja
Inventor
廣田　彰宏
彰宏 廣田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Powerchip Technology Corp
Original Assignee
Powerchip Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powerchip Technology Corp filed Critical Powerchip Technology Corp
Priority to JP2016216449A priority Critical patent/JP6259889B1/ja
Priority to US15/470,909 priority patent/US9865327B1/en
Priority to TW106110764A priority patent/TWI645405B/zh
Priority to CN201710291998.9A priority patent/CN108022616B/zh
Application granted granted Critical
Publication of JP6259889B1 publication Critical patent/JP6259889B1/ja
Publication of JP2018073449A publication Critical patent/JP2018073449A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5002—Characteristic

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

【課題】オーバードライブ電圧のためのキャパシタ容量を最適化でき、センスアンプの消費電流を軽減する。【解決手段】メモリ素子からデータを読み出すセンスアンプと、第１の期間においてオーバードライブ電圧である第１の電源電圧を第１の電源中間ノードに接続した後、第２の期間においてアレイ電圧である第２の電源電圧を第１の電源中間ノードに接続する第１のスイッチ素子と、第２の電源電圧をセンスアンプの第２の電源中間ノードにセンスアンプの駆動時に接続する第２のスイッチ素子と、オーバードライブ電圧に接続されオーバードライブ電圧を充電する第１のキャパシタとを備え、通常読出又は書込モードと自動リフレッシュモードとで選択的に動作する半導体記憶装置であって、自動リフレッシュモードのときにオンとなる第３のスイッチ素子と、第３の電源電圧を発生して、第３のスイッチ素子を介して第１の電源電圧と並列に印加する電圧発生手段とを備える。【選択図】図５

Description

本発明は、例えばＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体記憶装置に関する。
図１は従来例１に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。図１において、従来例１に係るメモリ回路は、メモリセルＭＣと、センスアンプ３０と、オーバードライブ電圧発生器（以下、ＶＯＤ電圧発生器という。）１１と、アレイ電圧発生器（以下、ＡＲＹ電圧発生器という。）１２と、スイッチ素子１３，１４とを備えて構成される。
図１において、メモリセルＭＣは、メモリ素子を構成するメモリキャパシタＣｃｅｌｌと、選択用ＭＯＳトランジスタＱ１０とを備える。メモリキャパシタＣｃｅｌｌの一端はストレージノードＮｓを介してＭＯＳトランジスタＱ１０のソースに接続され、その他端は所定の電圧ＶＣＰに接続される。ＭＯＳトランジスタＱ１０のゲートはワード線ＷＬに接続され、そのドレインは例えばビット線ＢＬＢに接続される。ここで、ＳＤＲＡＭのメモリ回路において、複数のメモリセルＭＣがワード線ＷＬの方向、及びビット線ＢＬＴ，ＢＬＢの方向で、格子形状で配置されている。
センスアンプ３０は、ＭＯＳトランジスタＱ１，Ｑ２からなる第１のＣＭＯＳインバータと、ＭＯＳトランジスタＱ３，Ｑ４からなる第２のＣＭＯＳインバータとが正帰還ループのフリップフロップを構成するように接続されて形成される。ＭＯＳトランジスタＱ１，Ｑ３の各ソースは電源中間ノードＰ１で接続され、電源中間ノードＰ１は制御信号ＳＷ２でオン又はオフされるスイッチ素子１４（例えばＭＯＳトランジスタで構成される）の接点ｂを介して、電源電圧ＶＤＤを降圧電圧変換してアレイ電圧ＶＡＲＹを発生するアレイ電圧発生器１２に接続される。また、電源中間ノードＰ１はスイッチ素子１４の接点ａを介して容量Ｃ１のキャパシタ１５と、電源電圧ＶＤＤを降圧電圧変換してオーバードライブ電圧ＶＯＤを発生するＶＯＤ電圧発生器１１に接続される。
また、ＭＯＳトランジスタＱ２，Ｑ４の各ソースは電源中間ノードＰ２で接続され、電源中間ノードＰ２は制御信号ＳＷ１（制御信号ＳＷ２の反転信号）でオン又はオフされるスイッチ素子１３（例えばＭＯＳトランジスタで構成される）を介して接地電位ＶＳＳで接地される。
以上のように構成されたセンスアンプ回路においては、センスアンプ３０は２個の電圧ＶＯＤ，ＶＡＲＹを有しており、電源中間ノードＰ１はスイッチ素子１４によりオーバードライブ電圧ＶＯＤと、アレイ電圧ＶＲＡＹとのうちのいずれかに接続することができる。一方、電源中間ノードＰ２はスイッチ素子１３を介して接地電位ＶＳＳに接続することができる。ここで、アレイ電圧ＶＲＡＹはオーバードライブ電圧ＶＯＤよりも低い電圧であって、メモリセルＭＣの信頼性の観点からメモリセルＭＣの記憶ノードＮｓに記憶することができる最大レベルに設定されている。しかし、アレイ電圧ＶＲＡＹはビット線ＢＬとＢＬＢ上の電圧を急速にセンスするには非常に低い。これに対して、オーバードライブ電圧ＶＯＤはアレイ電圧ＶＲＡＹよりも高く設定されており、ビット線ＢＬとＢＬＢ上の電圧を急速にセンスするために必要である。
センスアンプ３０がセンスを開始すると、ワード線電圧ＶＷＬにより選択用ＭＯＳトランジスタＱ１０をオンしてメモリセルＭＣを選択し、メモリキャパシタＣｃｅｌｌのデータ値に対応するストレージノードＮｓの電圧ＶｓをＭＯＳトランジスタＱ１０を介して例えばビット線ＢＬＢに伝搬させる。次いで、電源中間ノードＰ２は接地電位ＶＳＳに接続され、電源中間ノードＰ１はオーバードライブ電圧ＶＯＤに接続される。ここで、電荷はキャパシタ１５に格納されており、急速センスのために設けられている。もしセンスアンプ３０の数が変化した場合であってもキャパシタ１５の容量値は固定されている。
次いで、より高いビット線電圧ＶＢＬがアレイ電圧ＶＲＡＹに漸近して実質的にアレイ電圧ＶＲＡＹになるまで電源中間ノードＰ１はオーバードライブ電圧ＶＯＤに接続する必要がある。その後、より高いビット線電圧ＶＢＬがアレイ電圧ＶＲＡＹを保持するためにアレイ電圧ＶＲＡＹに接続される。このとき活性化されたセンスアンプ３０はビット線ＢＬＢに伝搬したデータ値の電圧ＶＢＬＢを増幅する。
特開２０１１−０８１７５５号公報 米国特許第８３００４８０号明細書 特開２００８−１５９１８８号公報 米国特許出願公開第２００８／０１５６７４明細書
ここで、まず、キャパシタ１５の容量Ｃ１が通常読出／書込モードに対して最適化された場合について以下に説明する。
図２Ａは図１のメモリ回路において通常読出／書込モード（Ｃ１最適化）のときの動作を示すタイミングチャートである。また、図２Ｂは図１のメモリ回路において自動リフレッシュモードのときの動作を示すタイミングチャートである。図２Ａ及び図２Ｂから明らかなように、自動リフレッシュモードでは多数のビット線ＢＬ，ＢＬＢをチャージする必要があるために自動リフレッシュモードにおけるセンス速度は通常読出／書込モードのときよりも遅くなる（５１，５２）。また、自動リフレッシュモードのときの各センスアンプ３０の電流消費量は通常読出／書込モードに比較して大きくなる（５３）。このことは、ビット線ＢＬ，ＢＬＢが半値レベルになる期間がより長くなるためであって、そのときセンスアンプ３０の貫通電流が大きくなるためである。
次いで、キャパシタ１５の容量Ｃ１が自動リフレッシュモードに対して最適化された場合について以下に説明する。
図３Ａは図１のメモリ回路において通常読出／書込モードのときの動作を示すタイミングチャートである。また、図３Ｂは図１のメモリ回路において自動リフレッシュモード（Ｃ１最適化）のときの動作を示すタイミングチャートである。図３Ａ及び図３Ｂから明らかなように、キャパシタ１５の容量Ｃ１は通常読出／書込モードにおいて余分に充電されるために、より高いビット線電圧ＶＢＬが過充電となる（５４）。また、通常読出／書込モードにおいて余分な電荷の放電が必要となり、センスアンプ３０の全体の電流消費量が通常読出／書込モードにおいてより大きくなる（５５）。
以上説明したように、従来例１においては、キャパシタ１５の容量Ｃ１は通常読出／書込モードと自動リフレッシュモードの両方に対して最適化することができず、センスアンプ３０の電流消費量はいずれかのモードでより大きくなるという問題点があった。
次いで、従来例２に係るメモリ回路における問題点について以下に説明する。なお、従来例２に係るメモリ回路も図１のメモリ回路を用いる。
図４Ａは従来例２に係るメモリ回路において消費電流Ｉが事前シミュレーションの評価値よりも大きいときの動作を示すタイミングチャートである。また、図４Ｂは従来例２に係るメモリ回路において消費電流Ｉが事前シミュレーションの評価値よりも小さいときの動作を示すタイミングチャートである。
図４Ａから明らかなように、消費電流Ｉが事前シミュレーションの評価値よりも大きいとき、実際のオーバードライブ電圧ＶＯＤａは元のオーバードライブ電圧ＶＯＤよりも低下し、センスアンプ３０の実際のセンス速度は推定値よりも遅くなる。また、ビット線電圧ＶＢＬ，ＶＢＬＢが半値レベルであるときの期間は長くなるので（ＶＢＬａ，ＶＢＬＢａ）、各センスアンプ３０の消費電流（Ｉａ）は実際のデバイスで大きくなる（５６）。このとき、センスアンプ３０の貫通電流は大きくなる。この場合においては、オーバードライブ電圧ＶＯＤのためのキャパシタ１５の容量Ｃ１をデフォルト値よりも大きくなるように調整する必要がある。
これに対して、図４Ｂから明らかなように、消費電流Ｉが事前シミュレーションの評価値よりも小さいとき、実際のオーバードライブ電圧ＶＯＤａは元のオーバードライブ電圧ＶＯＤよりも高くなり、実際のビット線電圧ＶＢＬ及びアレイ電圧ＶＲＡＹは目標値よりも高くなる（ＶＢＬａ，ＶＡＲＹａ）。また、過充電のビット線電圧ＶＢＬとアレイ電圧ＶＲＡＹにより余剰電荷が放電されるべきであるので、各センスアンプ３０の消費電流（Ｉａ）は実際のデバイスでは大きくなる（５７）。この場合において、オーバードライブ電圧ＶＯＤのためのキャパシタ１５の容量Ｃ１をデフォルト値よりも小さくなるように調整する必要がある。
以上説明したように、従来例１においては、オーバードライブ電圧ＶＯＤのためのキャパシタ１５の容量Ｃ１を通常読出／書込モード及び自動リフレッシュモードの両方において最適化することができず、センスアンプ３０の消費電流が大きくなるという問題点があった。
また、従来例２においては、オーバードライブ電圧ＶＯＤのためのキャパシタ１５の容量Ｃ１が評価値と異なる場合であっても、最適化することができず、センスアンプ３０の消費電流が大きくなるという問題点があった。
本発明の目的は以上の問題点を解決し、オーバードライブ電圧のためのキャパシタの容量値を最適化でき、センスアンプの消費電流を従来技術に比較して軽減できる半導体記憶装置を提供することにある。
第１の発明にかかる半導体記憶装置は、
第１及び第２の電源中間ノードを有し、ワード線及びビット線に接続されたメモリ素子からデータを読み出すセンスアンプと、
前記センスアンプの駆動時の第１の期間においてオーバードライブ電圧である第１の電源電圧を前記センスアンプの第１の電源中間ノードに接続した後、前記センスアンプの駆動時の第２の期間において前記第１の電源電圧よりも低いアレイ電圧である第２の電源電圧を前記センスアンプの第１の電源中間ノードに接続する第１のスイッチ素子と、
所定の第２の電源電圧を前記センスアンプの第２の電源中間ノードに、前記センスアンプの駆動時に接続する第２のスイッチ素子と、
前記オーバードライブ電圧に接続され、当該オーバードライブ電圧を充電する第１のキャパシタとを備え、通常読出又は書込モードと自動リフレッシュモードとで選択的に動作する半導体記憶装置であって、
前記自動リフレッシュモードのときにオンとなる第３のスイッチ素子と、
前記第１の電源電圧と実質的に同一の第３の電源電圧を発生して、前記第３のスイッチ素子を介して前記第１の電源電圧と並列に印加する電圧発生手段とを備えることを特徴とする。
前記半導体記憶装置において、前記第３の電源電圧に接続され、前記第３の電源電圧を充電する第２のキャパシタをさらに備えることを特徴とする。
また、前記半導体記憶装置において、前記自動リフレッシュモードのときに前記半導体記憶装置において活性化されるセンスアンプの数をＡとし、前記通常読出又は書込モードのときに前記半導体記憶装置において活性化されるセンスアンプの数をＮとし、前記第１のキャパシタの容量値をＣ１とし、前記第２のキャパシタの容量値をＣ２としたとき、容量値Ｃ１，Ｃ２は、次式を満たすように
Ａ／Ｎ＝（Ｃ１＋Ｃ２）／Ｃ１
設定されることを特徴とする。
さらに、前記半導体記憶装置において、前記第３のスイッチ素子はＭＯＳトランジスタであることを特徴とする。
またさらに、前記半導体記憶装置において、前記第３のスイッチ素子は前記第２のキャパシタの電荷を十分に放電するための駆動能力を有することを特徴とする。
またさらに、前記半導体記憶装置において、前記第３のスイッチ素子は、所定のモード信号に基づいて、前記自動リフレッシュモードのときにオンとなり、前記通常読出又は書込モードのときにオフとなることを特徴とする。
第２の発明に係る半導体記憶装置は、
第１及び第２の電源中間ノードを有し、ワード線及びビット線に接続されたメモリ素子からデータを読み出すセンスアンプと、
前記センスアンプの駆動時の第１の期間においてオーバードライブ電圧である第１の電源電圧を前記センスアンプの第１の電源中間ノードに接続した後、前記センスアンプの駆動時の第１の期間において前記第１の電源電圧よりも低いアレイ電圧である第２の電源電圧を前記第１の電源中間ノードに接続する第１のスイッチ素子と、
所定の第２の電源電圧を前記センスアンプの第２の電源中間ノードに、前記センスアンプの駆動時に接続する第２のスイッチ素子と、
前記オーバードライブ電圧に接続され、当該オーバードライブ電圧を充電する第１のキャパシタとを備える半導体記憶装置であって、
前記第１のキャパシタに接続された一端を有する複数の第３のスイッチ素子と、
前記複数の第３のスイッチ素子の他端にそれぞれ接続された複数の第２のキャパシタと、
前記複数の第３のスイッチ素子のオン又はオフを制御する複数の制御信号を発生する制御回路とを備えることを特徴とする。
前記半導体記憶装置において、前記複数の第３のスイッチ素子はそれぞれＭＯＳトランジスタであることを特徴とする。
また、前記半導体記憶装置において、前記第３のスイッチ素子は前記複数の第２のキャパシタの電荷を十分に充電し又は放電するための駆動能力を有することを特徴とする。
さらに、前記半導体記憶装置において、前記制御回路は、複数のヒューズを含み、所定のヒューズを切断して前記複数の制御信号である複数のヒューズ信号を前記複数の第３のスイッチ素子に出力することを特徴とする。
またさらに、前記半導体記憶装置において、前記制御回路は、前記半導体記憶装置の内部テスト時において、前記複数の制御信号である複数の内部テスト信号を前記複数の第３のスイッチ素子に出力することを特徴とする。
またさらに、前記半導体記憶装置において、前記複数の第２のキャパシタの容量値は互いに同一又は互いに異なるように設定されることを特徴とする。
従って、本発明に係る半導体記憶装置によれば、オーバードライブ電圧のためのキャパシタの容量値を最適化でき、センスアンプの消費電流を従来技術に比較して軽減できる。
従来例１に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。 図１のメモリ回路において通常読出／書込モード（Ｃ１最適化）のときの動作を示すタイミングチャートである。 図１のメモリ回路において自動リフレッシュモードのときの動作を示すタイミングチャートである。 図１のメモリ回路において通常読出／書込モードのときの動作を示すタイミングチャートである。 図１のメモリ回路において自動リフレッシュモード（Ｃ１最適化）のときの動作を示すタイミングチャートである。 従来例２に係るメモリ回路において消費電流Ｉが事前シミュレーションの評価値よりも大きいときの動作を示すタイミングチャートである。 従来例２に係るメモリ回路において消費電流Ｉが事前シミュレーションの評価値よりも小さいときの動作を示すタイミングチャートである。 実施形態１に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。 図５のメモリ回路において通常読出／書込モード（Ｃ１最適化）のときの動作を示すタイミングチャートである。 図５のメモリ回路において自動リフレッシュモードのときの動作を示すタイミングチャートである。 実施形態２に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。 実施形態３に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
実施形態１．
一般的に、活性化されたセンスアンプ３０の数は、通常の読出／書込モードとリフレッシュモードの間で異なっており、オーバードライブ電圧ＶＯＤのためのキャパシタ１５の容量Ｃ１の適切な値は両方のモードの間で異なっている必要があり、この知見に基づいて、実施形態１では、両方のモードで自動的にオーバードライブ電圧ＶＯＤのためのキャパシタ１５の容量Ｃ１の最適化を行うことを特徴としている。
図５は実施形態１に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。図５において、実施形態１に係るメモリ回路は、図１の従来例１に係るメモリ回路に比較して、電圧発生回路２０をさらに備えたことを特徴とする。
図５において、メモリセルＭＣは、メモリ素子を構成するメモリキャパシタＣｃｅｌｌと、選択用ＭＯＳトランジスタＱ１０とを備える。メモリキャパシタＣｃｅｌｌの一端はストレージノードＮｓを介してＭＯＳトランジスタＱ１０のソースに接続され、その他端は所定の電圧ＶＣＰに接続される。ＭＯＳトランジスタＱ１０のゲートはワード線ＷＬに接続され、そのドレインは例えばビット線ＢＬＢに接続される。ここで、ＳＤＲＡＭのメモリ回路において、複数のメモリセルＭＣがワード線ＷＬの方向、及びビット線ＢＬＴ，ＢＬＢの方向で、格子形状で配置されている。
センスアンプ３０は、ＭＯＳトランジスタＱ１，Ｑ２からなる第１のＣＭＯＳインバータと、ＭＯＳトランジスタＱ３，Ｑ４からなる第２のＣＭＯＳインバータとが正帰還ループのフリップフロップを構成するように接続されて形成される。ＭＯＳトランジスタＱ１，Ｑ３の各ソースは電源中間ノードＰ１で接続され、電源中間ノードＰ１は制御信号ＳＷ２でオン又はオフされるスイッチ素子１４（例えばＭＯＳトランジスタで構成される）の接点ｂを介して、電源電圧ＶＤＤを降圧電圧変換してアレイ電圧ＶＡＲＹを発生するアレイ電圧発生器１２に接続される。また、電源中間ノードＰ１はスイッチ素子１４の接点ａを介して容量Ｃ１のキャパシタ１５と、電源電圧ＶＤＤを降圧電圧変換してオーバードライブ電圧ＶＯＤを発生するＶＯＤ電圧発生器１１に接続される。
また、ＭＯＳトランジスタＱ２，Ｑ４の各ソースは電源中間ノードＰ２で接続され、電源中間ノードＰ２は制御信号ＳＷ１（制御信号ＳＷ２の反転信号）でオン又はオフされるスイッチ素子１３（例えばＭＯＳトランジスタで構成される）を介して接地電位ＶＳＳで接地される。
さらに、電圧発生回路２０は、ＶＯＤ２電圧発生器２１と、容量Ｃ２のキャパシタ６１と、スイッチ素子であるＭＯＳトランジスタＱ１１と、インバータ３１とを備えて構成される。図５において、モード信号ＴＣＢＲは、通常読出／書込モードにおいてローレベルになり、自動リフレッシュモードにおいてハイレベルになる信号であり、インバータ３１を介してＭＯＳトランジスタＱ１１のゲートに印加される。ここで、ＭＯＳトランジスタＱ１１はキャパシタ６１の電荷を放電するために十分な駆動能力を有する。ここで、ＭＯＳトランジスタＱ１１は通常読出／書込モードにおいてオフとなり、自動リフレッシュモードにおいてオンとなる。ＶＯＤ２電圧発生器２１は電源電圧ＶＤＤを所定のオーバードライブ電圧ＶＯＤ２（オーバードライブ電圧ＶＯＤ２は実質的にオーバードライブ電圧ＶＯＤに等しい）に降圧電圧変換して、他端が接地されたキャパシタ６１、ＭＯＳトランジスタＱ１１及びキャパシタ１５を介してスイッチ素子１４の接点ａに印加される。従って、電圧発生回路２０は、自動リフレッシュモードにおいてのみ、キャパシタ６１に充電したオーバードライブ電圧ＶＯＤ２をオーバードライブ電圧ＶＯＤに対して並列に印加することになる。
なお、実施形態１では、オーバードライブ電圧ＶＯＤのためのキャパシタ１５の容量Ｃ１については、事前シミュレーションにおいて、通常読出／書込モードにおいて最適値に設定しておく。また、容量Ｃ１，Ｃ２は、両方の動作モードにおいて、１つのセンスアンプ３０のための容量値を設定する必要があり、次式のように設定することが好ましい。
Figure 0006259889
ここで、Ａは自動リフレッシュモードにおいてＳＤＲＡＭの１つのメモリバンクにおける活性化されるセンスアンプ３０の数である。また、Ｎは通常読出／書込モードにおいてＳＤＲＡＭの１つのメモリバンクにおける活性化されるセンスアンプ３０の数である。
図６Ａは図５のメモリ回路において通常読出／書込モード（Ｃ１最適化）のときの動作を示すタイミングチャートである。図６Ａから明らかなように、通常読出／書込モードにおいては、オーバードライブ電圧ＶＯＤ２は印加されず、キャパシタ１５の容量Ｃ１のみでオーバードライブ電圧ＶＯＤを充電するので、センスアンプ３０は最適な動作となり、消費電流Ｉは増加しない。
図６Ｂは図５のメモリ回路において自動リフレッシュモードのときの動作を示すタイミングチャートである。図６Ｂから明らかなように、自動リフレッシュモードにおいては、オーバードライブ電圧ＶＯＤ２が印加されるので、キャパシタ１５の容量Ｃ１とキャパシタ６１の容量Ｃ２でオーバードライブ電圧ＶＯＤ，ＶＯＤ２を充電するので、自動リフレッシュモードであってもセンスアンプ３０は最適な動作となり、消費電流Ｉは増加しない。
以上説明したように、実施形態１によれば、両方の動作モードにおいて実質的に同一のセンス速度を達成することができ、消費電流も両方の動作モードにおいて低減される。従って、オーバードライブ電圧のための容量を両方の動作モードで最適化される。
以上の実施形態１において、電源中間ノードＰ２はスイッチ素子１３を介して接地されているが、本発明はこれに限らず、アレイ電圧ＶＲＡＹよりも低い電源電圧に接続されてもよい。
実施形態２．
図７は実施形態２に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。
従来例２を参照して上述したように、必要なオーバードライブ電圧のための容量は事前シミュレーションの評価値から異なっている可能性があり、センス速度が速くなったときに消費電流を低減するオーバードライブ電圧のための容量を最適化する必要がある。しかし、従来例２のように一般的な方法では当該容量は固定されかつ容易に変更することができないという問題点があった。この問題点を解決するために、図７において、実施形態２に係るメモリ回路は、図１のメモリ回路に比較して、容量調整回路７０及びヒューズ回路７１をさらに備えたことを特徴とする。実施形態２では、ヒューズ回路７１のヒューズを切断することにより、オーバードライブ電圧のための容量をトリミングする方法を用いる。以下、実施形態２の回路構成については、図５の回路構成との相違点について説明する。
図７において、容量調整回路７０は、オーバードライブ電圧ＶＯＤのためのキャパシタ６１，６２，６３，６４，…と、スイッチ素子であるＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４，…と、インバータ３１，３２，３３，３４，…と、ヒューズ回路７１とを備えて構成される。ここで、キャパシタ６１，６２，６３，６４，…はそれぞれ容量Ｃ２１，Ｃ２２，Ｃ２３，Ｃ２４，…を有する。ここで、容量Ｃ２１，Ｃ２２，Ｃ２３，Ｃ２４，…は互いに同一の容量値であってもよいし、互いに異なる容量値であってもよく、後者の場合において、例えば次式のように設定される。
Ｃ２１＝Ｃ０
Ｃ２２＝２Ｃ０
Ｃ２３＝４Ｃ０
Ｃ２４＝８Ｃ０
…
ヒューズ回路７１は、複数のヒューズを含み、事前シミュレーションにおいて得られた最適な容量評価値からＣ１を減算した容量値をキャパシタ６１，６２，６３，６４，…に割り当てて設定し、これに基づいて、対応するヒューズを切断して対応するヒューズ信号ＦＵ＿ＣＡＰ＜０＞，ＦＵ＿ＣＡＰ＜１＞，ＦＵ＿ＣＡＰ＜２＞，ＦＵ＿ＣＡＰ＜３＞，…をハイレベルとすることで、対応するＭＯＳトランジスタＱ１１〜Ｑ１４をオンして、対応するキャパシタ６１〜６４をキャパシタ１５に対して並列に接続するので、オーバードライブ電圧ＶＯＤのための容量値を調整することができる。
ここで、ヒューズ信号ＦＵ＿ＣＡＰ＜０＞，ＦＵ＿ＣＡＰ＜１＞，ＦＵ＿ＣＡＰ＜２＞，ＦＵ＿ＣＡＰ＜３＞，…は、容量調整回路７０の容量値を制御する制御信号の一形態であり、ヒューズ回路７１は容量調整回路７０の容量値を制御する制御回路の一形態である。さらに、ＭＯＳトランジスタＱ１１〜Ｑ１４はキャパシタ６１〜６４の電荷を充電し又は放電するために十分な駆動能力を有する。
以上説明したように、本実施形態によれば、容量調整回路７０を備えたので、オーバードライブ電圧ＶＯＤのための容量値を調整することができ、例えば事前シミュレーションにおいて得られた最適な容量評価値に基づいてオーバードライブ電圧ＶＯＤのための容量値を調整することで最適な当該容量値を設定することができる。これにより、オーバードライブ電圧のための容量値を、従来技術に比較して簡単に実際のデバイスのためにトリミングすることができる。
実施形態３．
図８は実施形態３に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。図８において、実施形態３に係るメモリ回路は、図７の実施形態２に係るメモリ回路に比較して、ヒューズ回路７１に代えて内部テスタ回路７２を備えたことを特徴とする。以下、当該相違点について説明する。
図８において、内部テスタ回路７２は当該ＳＤＲＡＭの内部テストにおいて内部テスト信号ＴＥ＿ＣＡＰ＜０＞，ＴＥ＿ＣＡＰ＜１＞，ＴＥ＿ＣＡＰ＜２＞，ＴＥ＿ＣＡＰ＜３＞，…を順次所定の順序でハイレベルとすることで、対応するＭＯＳトランジスタＱ１１〜Ｑ１４をオンして、対応するキャパシタ６１〜６４をキャパシタ１５に対して並列に接続するので、オーバードライブ電圧ＶＯＤのための容量値を調整することができる。ここで、内部テスタ回路７２は例えばセンスアンプ３０のセンス速度を最大にしかつ消費電流を最小にするように、実際のデバイスにおいてオーバードライブ電圧のための容量を最適化することができる。
なお、内部テスト信号ＴＥ＿ＣＡＰ＜０＞，ＴＥ＿ＣＡＰ＜１＞，ＴＥ＿ＣＡＰ＜２＞，ＴＥ＿ＣＡＰ＜３＞，…は、容量調整回路７０の容量値を制御する制御信号の一形態である。また、内部テスタ回路７２は容量調整回路７０の容量値を制御する制御回路の一形態である。
本願発明と引用文献との相違点．
本願発明と引用文献１〜４との相違点配下の通りである。
（１）引用文献１〜２との相違点．
引用文献１〜２においては、センスアンプを用いる半導体装置において、オーバードライブ電圧を生成する昇圧回路を設けたことによる消費電力の増加を低減するための半導体装置が開示されている。ここで、センスアンプを有し外部電源電圧が供給される半導体装置は、センスアンプに接続する駆動信号配線と、外部電源電圧からこの外部電源電圧よりも高い第１の電圧を生成する昇圧回路と、外部電源電圧を降圧して第２の電圧を生成する降圧回路と、を有する。外部アクセスを伴う通常動作時においてセンスアンプにセンス動作をさせる場合に、センス動作の初期には第１の電圧を駆動信号配線に印加しその後は第２の電圧を駆動信号配線に印加し、その一方で、外部アクセスを伴わないリフレッシュ動作時には、昇圧回路の動作を停止させて、センス動作の初期の段階から第２の電圧を駆動信号配線に印加するようにする。
すなわち、引用文献１〜２において、オーバードライブ電圧のための容量値は固定であることが開示されている。しかしながら、本願発明の特徴である、通常読出又は書込モードと自動リフレッシュモードとで当該容量値を変化させること、並びに、当該容量値を最適化するように調整することは開示も示唆もない。
（２）引用文献３〜４との相違点．
引用文献３〜４においては、センスアンプのセンス動作の動作初期において、チャージシェア方式のオーバードライブを行う場合に、アレイ電圧を大きくし、また、オーバードライブ電圧用の容量素子の容量を小さくできるようにする半導体メモリ装置が開示されている。当該半導体メモリ装置は、オーバードライブ電圧ＶＯＤを発生する第１の内部電源発生回路と、アレイ電圧ＶＡＲＹを発生する第２の内部電源発生回路とを設け、センス動作の開始時点から第１の時間が経過するまでのオーバードライブ期間において第１の内部電源発生回路がセンスアンプに接続され、第１の時間の経過後には第２の内部電源発生回路がセンスアンプに接続されるようにする。第１の内部電源発生回路は、センス動作の開始に先立って動作状態とされ、容量素子の充電が終わった後に非動作のフローティング状態とされる。
すなわち、引用文献３〜４において、オーバードライブ電圧のための容量値は固定であることが開示されている。しかしながら、本願発明の特徴である、通常読出又は書込モードと自動リフレッシュモードとで当該容量値を変化させること、並びに、当該容量値を最適化するように調整することは開示も示唆もない。
以上詳述したように、本発明に係る半導体記憶装置によれば、オーバードライブ電圧のためのキャパシタの容量値を最適化でき、センスアンプの消費電流を従来技術に比較して軽減できる。特に本発明（実施形態２、３）はＳＤＲＡＭのメモリ回路に限定されず、フラッシュメモリ、ＳＲＡＭなどのセンスアンプを備えた半導体記憶装置に適用することができる。
１１…ＶＯＤ電圧発生器、
１２…アレイ電圧発生器（ＡＲＡＹ電圧発生器）、
１３，１４…スイッチ素子、
１５…キャパシタ、
２０…電圧発生回路、
２１…ＶＯＤ２電圧発生器、
３０…センスアンプ、
３１〜３４…インバータ、
６１〜６４…キャパシタ、
７０…容量調整回路、
７１…ヒューズ回路、
７２…内部テスタ回路、
Ｃｃｅｌｌ…メモリキャパシタ、
ＭＣ…メモリセル、
Ｐ１，Ｐ２…電源中間ノード、
Ｑ１〜Ｑ１０，Ｑ１１〜Ｑ１４…ＭＯＳトランジスタ。

Claims (6)

  1. 第１及び第２の電源中間ノードを有し、ワード線及びビット線に接続されたメモリ素子からデータを読み出すセンスアンプと、
    前記センスアンプの駆動時の第１の期間においてオーバードライブ電圧である第１の電源電圧を前記センスアンプの第１の電源中間ノードに接続した後、前記センスアンプの駆動時の第２の期間において前記第１の電源電圧よりも低いアレイ電圧である第２の電源電圧を前記センスアンプの第１の電源中間ノードに接続する第１のスイッチ素子と、
    所定の第２の電源電圧を前記センスアンプの第２の電源中間ノードに、前記センスアンプの駆動時に接続する第２のスイッチ素子と、
    前記オーバードライブ電圧に接続され、当該オーバードライブ電圧を充電する第１のキャパシタとを備え、通常読出又は書込モードと自動リフレッシュモードとで選択的に動作する半導体記憶装置であって、
    前記自動リフレッシュモードのときにオンとなる第３のスイッチ素子と、
    前記第１の電源電圧と実質的に同一の第３の電源電圧を発生して、前記第３のスイッチ素子を介して前記第１の電源電圧と並列に印加する電圧発生手段とを備えることを特徴とする半導体記憶装置。
  2. 前記第３の電源電圧に接続され、前記第３の電源電圧を充電する第２のキャパシタをさらに備えることを特徴とする請求項１記載の半導体記憶装置。
  3. 前記自動リフレッシュモードのときに前記半導体記憶装置において活性化されるセンスアンプの数をＡとし、前記通常読出又は書込モードのときに前記半導体記憶装置において活性化されるセンスアンプの数をＮとし、前記第１のキャパシタの容量値をＣ１とし、前記第２のキャパシタの容量値をＣ２としたとき、容量値Ｃ１，Ｃ２は、次式を満たすように
    Ａ／Ｎ＝（Ｃ１＋Ｃ２）／Ｃ１
    設定されることを特徴とする請求項２記載の半導体記憶装置。
  4. 前記第３のスイッチ素子はＭＯＳトランジスタであることを特徴とする請求項１〜３のうちのいずれか１つに記載の半導体記憶装置。
  5. 前記第３のスイッチ素子は前記第２のキャパシタの電荷を十分に放電するための駆動能力を有することを特徴とする請求項２又は３記載の半導体記憶装置。
  6. 前記第３のスイッチ素子は、所定のモード信号に基づいて、前記自動リフレッシュモードのときにオンとなり、前記通常読出又は書込モードのときにオフとなることを特徴とする請求項１〜５のうちのいずれか１つに記載の半導体記憶装置。
JP2016216449A 2016-11-04 2016-11-04 半導体記憶装置 Active JP6259889B1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2016216449A JP6259889B1 (ja) 2016-11-04 2016-11-04 半導体記憶装置
US15/470,909 US9865327B1 (en) 2016-11-04 2017-03-28 Semiconductor memory apparatus
TW106110764A TWI645405B (zh) 2016-11-04 2017-03-30 半導體記憶裝置
CN201710291998.9A CN108022616B (zh) 2016-11-04 2017-04-28 半导体存储器装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016216449A JP6259889B1 (ja) 2016-11-04 2016-11-04 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP6259889B1 true JP6259889B1 (ja) 2018-01-10
JP2018073449A JP2018073449A (ja) 2018-05-10

Family

ID=60812724

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016216449A Active JP6259889B1 (ja) 2016-11-04 2016-11-04 半導体記憶装置

Country Status (4)

Country Link
US (1) US9865327B1 (ja)
JP (1) JP6259889B1 (ja)
CN (1) CN108022616B (ja)
TW (1) TWI645405B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116580735A (zh) * 2023-07-12 2023-08-11 长鑫存储技术有限公司 单端感测放大器以及存储器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000011649A (ja) * 1998-06-26 2000-01-14 Mitsubishi Electric Corp 半導体装置
JP2000348488A (ja) * 1999-06-08 2000-12-15 Mitsubishi Electric Corp 半導体記憶装置
JP2002074960A (ja) * 2000-08-24 2002-03-15 Toshiba Microelectronics Corp 半導体記憶装置
JP2002230975A (ja) * 2001-02-05 2002-08-16 Mitsubishi Electric Corp 半導体記憶装置
JP2007149312A (ja) * 2005-10-28 2007-06-14 Elpida Memory Inc 半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100541661C (zh) * 2005-10-28 2009-09-16 尔必达存储器股份有限公司 半导体存储装置
US7815670B2 (en) 2006-07-11 2010-10-19 Boston Scientific Scimed, Inc. Method of loading a medical endoprosthesis through the side wall of an elongate member
JP2008159188A (ja) * 2006-12-25 2008-07-10 Elpida Memory Inc 半導体記憶装置
JP5688870B2 (ja) * 2007-07-11 2015-03-25 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
US8391078B2 (en) * 2008-02-12 2013-03-05 Chip Memory Technology, Inc. Method and apparatus of operating a non-volatile DRAM
JP2011081855A (ja) * 2009-10-05 2011-04-21 Elpida Memory Inc 半導体装置
JP2011081755A (ja) 2009-10-11 2011-04-21 Oki Electric Industry Co Ltd 自動取引装置、ホストコンピュータ、自動取引システム及び自動取引装置の振込動作方法
US8929165B2 (en) * 2011-12-21 2015-01-06 Samsung Electronics Co., Ltd. Memory device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000011649A (ja) * 1998-06-26 2000-01-14 Mitsubishi Electric Corp 半導体装置
JP2000348488A (ja) * 1999-06-08 2000-12-15 Mitsubishi Electric Corp 半導体記憶装置
JP2002074960A (ja) * 2000-08-24 2002-03-15 Toshiba Microelectronics Corp 半導体記憶装置
JP2002230975A (ja) * 2001-02-05 2002-08-16 Mitsubishi Electric Corp 半導体記憶装置
JP2007149312A (ja) * 2005-10-28 2007-06-14 Elpida Memory Inc 半導体記憶装置
US20080159034A1 (en) * 2005-10-28 2008-07-03 Elpida Memory, Inc. Method for controlling a semiconductor apparatus

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116580735A (zh) * 2023-07-12 2023-08-11 长鑫存储技术有限公司 单端感测放大器以及存储器
CN116580735B (zh) * 2023-07-12 2023-12-01 长鑫存储技术有限公司 单端感测放大器以及存储器

Also Published As

Publication number Publication date
TW201830395A (zh) 2018-08-16
CN108022616B (zh) 2020-06-09
JP2018073449A (ja) 2018-05-10
US9865327B1 (en) 2018-01-09
TWI645405B (zh) 2018-12-21
CN108022616A (zh) 2018-05-11

Similar Documents

Publication Publication Date Title
US20200160903A1 (en) Semiconductor memory device
US7339847B2 (en) BLEQ driving circuit in semiconductor memory device
JP4922932B2 (ja) 半導体装置およびその制御方法
US6392944B1 (en) Semiconductor memory device capable of performing stable sensing operation even under low power supply voltage environment
JP2007179664A (ja) 強誘電体メモリ装置
US7336555B2 (en) Refresh control circuit of pseudo SRAM
US7911863B2 (en) Semiconductor device and DRAM controller
JP2000195268A (ja) 半導体記憶装置
JP2018133118A (ja) 半導体装置
JP2008159188A (ja) 半導体記憶装置
JPH11250665A (ja) 半導体集積回路
US20110249523A1 (en) Semiconductor memory device with a sense amplifier controller for maintaining the connection of a previously selected memory cell array
JP6259889B1 (ja) 半導体記憶装置
US20100002493A1 (en) Semiconductor storage device
JPWO2002039456A1 (ja) 半導体記憶装置及びその制御方法
KR100438237B1 (ko) 테스트 회로를 갖는 반도체 집적 회로
US7102425B2 (en) High voltage generation circuit
US7808853B2 (en) Semiconductor memory device and method with a changeable substrate potential
US7203099B2 (en) Semiconductor memory device for low power condition
US6879197B2 (en) Apparatus for generating driving voltage for sense amplifier in a memory device
JPH0935476A (ja) 可変プレート電圧発生回路を具備する半導体メモリ装置
US8514644B2 (en) Bit line sense amplifier control circuit and semiconductor memory apparatus having the same
JP4368994B2 (ja) 半導体装置
US7864598B2 (en) Dynamic random access memory device suppressing need for voltage-boosting current consumption
JP2851786B2 (ja) 半導体メモリ

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171121

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171211

R150 Certificate of patent or registration of utility model

Ref document number: 6259889

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250