TW201830395A - 半導體記憶裝置 - Google Patents

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Abstract

半導體記憶裝置，於通常讀出或寫入模式與自動再新模式中進行選擇動作，包括：感測放大器，自記憶元件讀出資料；第1開關元件，於第1期間，在將作為過驅動電壓的第1電源電壓連接於第1電源中間節點後，於第2期間，將作為陣列電壓的第2電源電壓連接於第1電源中間節點；第2開關元件，於感測放大器的驅動時將第4電源電壓連接於感測放大器的第2電源中間節點；第1電容器，連接於過驅動電壓且對過驅動電壓進行充電；第3開關元件，於自動再新模式時導通；及電壓產生部件，產生第3電源電壓並經由第3開關元件與第1電源電壓並聯地施加。

Description

半導體記憶裝置
本發明是有關於一種例如同步動態隨機存取記憶體（Synchronous Dynamic Random Access Memory，SDRAM）等半導體記憶裝置。
圖1是表示習知例1的SDRAM的記憶電路的構成例的電路圖。於圖1中，習知例1的記憶電路是包括記憶胞元MC、感測放大器（sense amplifier）SA30、過驅動電壓產生器（overdrive voltage generator，以下稱為VOD電壓產生器）11、陣列電壓產生器（array voltage generator，以下稱為VARY電壓產生器）12、開關元件13、開關元件14及具有電容C1的電容器15而構成。
於圖1中，記憶胞元MC包括構成記憶元件的記憶電容器（memory capacitor）Ccell及選擇用金屬氧化物半導體（Metal Oxide Semiconductor，MOS）電晶體Q10。記憶電容器Ccell的一端經由儲存節點Ns而連接於MOS電晶體Q10的源極，其另一端連接於規定的電壓VCP。MOS電晶體Q10的閘極連接於字元線WL，其汲極連接於例如位元線BLB。此處，於SDRAM的記憶電路中，在字元線WL的方向、及位元線BL、位元線BLB的方向上以格子形狀配置有多個記憶胞元MC。
感測放大器SA30是將包含MOS電晶體Q1、MOS電晶體Q2的第1互補金屬氧化物半導體（Complementary Metal Oxide Semiconductor，CMOS）反相器、及包含MOS電晶體Q3、MOS電晶體Q4的第2 CMOS反相器以構成正反饋回路的正反器（flip-flop）的方式連接而形成。MOS電晶體Q1、MOS電晶體Q3的各源極於電源中間節點P1連接，且電源中間節點P1經由藉由控制信號SW2導通或斷開的開關元件14（例如包含MOS電晶體）的接點b而連接於對電源電壓VDD進行降壓電壓轉換而產生陣列電壓VARY的陣列電壓產生器12。另外，電源中間節點P1經由開關元件14的接點a而與電容C1的電容器15、以及對電源電壓VDD進行降壓電壓轉換而產生過驅動電壓VOD的VOD電壓產生器11連接。
另外，MOS電晶體Q2、MOS電晶體Q4的各源極於電源中間節點P2連接，且電源中間節點P2經由藉由控制信號SW1（控制信號SW2的反轉信號）導通或斷開的開關元件13（例如包含MOS電晶體）而於接地電位VSS接地。
於如以上般構成的感測放大器電路中，感測放大器SA30具有兩個電壓VOD、電壓VARY，電源中間節點P1可藉由開關元件14而連接於過驅動電壓VOD、陣列電壓VARY中的任一個。另一方面，電源中間節點P2可經由開關元件13而連接於接地電位VSS。此處，陣列電壓VARY為比過驅動電壓VOD低的電壓，且就記憶胞元MC的可靠性的觀點而言，可設定為記憶胞元MC的儲存節點Ns中可記憶的最大位準。然而，對於快速地感測位元線BL與位元線BLB上的電壓而言陣列電壓VARY非常低。相對於此，必須將過驅動電壓VOD設定得高於陣列電壓VARY而用於快速地感測位元線BL與位元線BLB上的電壓。
若感測放大器SA30開始感測，則藉由字元線WL而使選擇用MOS電晶體Q10導通而選擇記憶胞元MC，並經由MOS電晶體Q10使與記憶電容器Ccell的資料值對應的儲存節點Ns的電壓Vns傳遞至例如位元線BLB。繼而，電源中間節點P2連接於接地電位VSS，電源中間節點P1連接於過驅動電壓VOD。此處，電荷被保存於電容器15中且為了進行快速感測而設置。即便於感測放大器SA30的數量發生變化的情況下，電容器15的電容值亦經固定。
繼而，自更高的位元線電壓VBL逐漸接近陣列電壓VARY而直至實質上成為陣列電壓VARY為止，電源中間節點P1必須連接於過驅動電壓VOD。其後，更高的位元線電壓VBL為了保持陣列電壓VARY而連接於陣列電壓VARY。此時經啟動的感測放大器SA30放大傳遞至位元線BLB的資料值的電壓VBLB。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2011-081755號公報 [專利文獻2]美國專利第8300480號說明書 [專利文獻3]日本專利特開2008-159188號公報 [專利文獻4]美國專利申請公開第2008/015674號說明書 [發明所欲解決之課題]
此處，首先於以下對將電容器15的電容C1相對於通常讀出/寫入模式而最適化的情況進行說明。
圖2A是表示圖1的記憶電路中通常讀出/寫入模式（C1最適化）時的動作的時序圖。另外，圖2B是表示圖1的記憶電路中自動再新模式時的動作的時序圖。如根據圖2A及圖2B而明確所示，於自動再新模式中，需要對多根位元線BL、位元線BLB進行充電（charge），因此自動再新模式中的感測速度較通常讀出/寫入模式時變慢（51，52）。另外，自動再新模式時的各感測放大器SA30的電流消耗量與通常讀出/寫入模式相比而變大（53）。其原因在於：位元線BL、位元線BLB成為半值位準的期間進一步變長，並且此時感測放大器SA30的貫通電流變大。
繼而，於以下對將電容器15的電容C1相對於自動再新模式而最適化的情況進行說明。
圖3A是表示圖1的記憶電路中通常讀出/寫入模式時的動作的時序圖。另外，圖3B是表示圖1的記憶電路中自動再新模式（C1最適化）時的動作的時序圖。如根據圖3A及圖3B而明確所示，電容器15的電容C1於通常讀出/寫入模式中被過量充電，因此更高的位元線電壓VBL成為過充電（54）。另外，於通常讀出/寫入模式中需要對過量的電荷放電，感測放大器SA30整體的電流消耗量於通常讀出/寫入模式中進一步變大（55）。
如以上所說明般，於習知例1中存在如下問題點：電容器15的電容C1無法相對於通常讀出/寫入模式及自動再新模式兩者而最適化，感測放大器SA30的電流消耗量於任一模式中均進一步變大。
繼而，於以下對習知例2的記憶電路中的問題點進行說明。再者，習知例2的記憶電路亦使用圖1的記憶電路。
圖4A是表示習知例2的記憶電路中消耗電流I大於事前模擬的評價值時的動作的時序圖。另外，圖4B是表示習知例2的記憶電路中消耗電流I小於事前模擬的評價值時的動作的時序圖。
如根據圖4A而明確所示，於消耗電流I大於事前模擬的評價值時，實際的過驅動電壓VODa較原來的過驅動電壓VOD降低，感測放大器SA30的實際的感測速度較推測值變慢。另外，位元線電壓VBL、位元線電壓VBLB為半值位準時的期間變長（VBLa、VBLBa），因此各感測放大器SA30的消耗電流（Ia）於實際的器件中變大（56）。此時，感測放大器SA30的貫通電流變大。於該情況下，以大於預設（default）值的方式調整用於過驅動電壓VOD的電容器15的電容C1。
相對於此，如根據圖4B而明確所示，於消耗電流I小於事前模擬的評價值時，實際的過驅動電壓VODa較原來的過驅動電壓VOD變高，實際的位元線電壓VBL及陣列電壓VARY較目標值變高（VBLa、VARYa）。另外，應藉由過充電的位元線電壓VBL與陣列電壓VARY對剩餘電荷進行放電，因此各感測放大器SA30的消耗電流（Ia）於實際的器件中變大（57）。於該情況下，以小於預設值的方式調整用於過驅動電壓VOD的電容器15的電容C1。
如以上所說明般，於習知例2中存在如下問題點：無法於通常讀出/寫入模式及自動再新模式兩者中將用於過驅動電壓VOD的電容器15的電容C1最適化，感測放大器SA30的消耗電流變大。
另外，於習知例2中亦存在如下問題點：於用於過驅動電壓VOD的電容器15的電容C1與評價值不同的情況下，亦無法最適化，感測放大器SA30的消耗電流變大。
本發明的目的在於解決以上問題點並提供一種可使得用於過驅動電壓的電容器的電容值最適化且與現有技術相比可減輕感測放大器的消耗電流的半導體記憶裝置。 [解決課題之手段]
第1發明的半導體記憶裝置為如下半導體記憶裝置，於通常讀出或寫入模式與自動再新模式中進行選擇動作，包括： 感測放大器，具有第1電源中間節點及第2電源中間節點，且自連接於字元線及位元線的記憶元件讀出資料； 第1開關元件，於所述感測放大器驅動時的第1期間，在將作為過驅動電壓的第1電源電壓連接於所述感測放大器的第1電源中間節點後，於所述感測放大器驅動時的第2期間，將比所述第1電源電壓低的作為陣列電壓的第2電源電壓連接於所述感測放大器的第1電源中間節點； 第2開關元件，於所述感測放大器的驅動時將規定的第4電源電壓連接於所述感測放大器的第2電源中間節點； 第1電容器，連接於所述過驅動電壓且對所述過驅動電壓進行充電； 第3開關元件，於所述自動再新模式時導通；以及 電壓產生部件，產生與所述第1電源電壓實質上相同的第3電源電壓並經由所述第3開關元件與所述第1電源電壓並聯地施加。
於所述半導體記憶裝置中，更包括第2電容器，第2電容器連接於所述第3電源電壓且對所述第3電源電壓進行充電。
另外，於所述半導體記憶裝置中，其中將在所述自動再新模式時所述半導體記憶裝置中經啟動的感測放大器的數量設為A、將在所述通常讀出或寫入模式時所述半導體記憶裝置中經啟動的感測放大器的數量設為N、將所述第1電容器的電容值設為C1、將所述第2電容器的電容值設為C2時，以滿足下式的方式設定電容值C1、C2， A/N=（C1+C2）/C1。
進而，於所述半導體記憶裝置中，其中所述第3開關元件為MOS電晶體。
再進而，於所述半導體記憶裝置中，其中所述第3開關元件具有用於對所述第2電容器的電荷充分進行放電的驅動能力。
再進而，於所述半導體記憶裝置中，其中基於規定的模式信號所述第3開關元件於所述自動再新模式時導通，且於所述通常讀出或寫入模式時斷開。
第2發明的半導體記憶裝置為如下半導體記憶裝置，包括： 感測放大器，具有第1電源中間節點及第2電源中間節點，且自連接於字元線及位元線的記憶元件讀出資料； 第1開關元件，於所述感測放大器驅動時的第1期間，在將作為過驅動電壓的第1電源電壓連接於所述感測放大器的第1電源中間節點後，於所述感測放大器驅動時的第1期間，將比所述第1電源電壓低的作為陣列電壓的第2電源電壓連接於所述第1電源中間節點； 第2開關元件，於所述感測放大器的驅動時將規定的第4電源電壓連接於所述感測放大器的第2電源中間節點； 第1電容器，連接於所述過驅動電壓且對所述過驅動電壓進行充電； 多個第3開關元件，具有連接於所述第1電容器的一端； 多個第2電容器，分別連接於所述多個第3開關元件的另一端；以及 控制電路，產生控制所述多個第3開關元件的導通或斷開的多個控制信號。
於所述半導體記憶裝置中，其中所述多個第3開關元件分別為MOS電晶體。
另外，於所述半導體記憶裝置中，其中所述第3開關元件具有用於對所述多個第2電容器的電荷充分進行充電或放電的驅動能力。
進而，於所述半導體記憶裝置中，其中所述控制電路包含多根熔絲並且切斷規定的熔絲而將作為所述多個控制信號的多個熔絲信號輸出至所述多個第3開關元件。
再進而，於所述半導體記憶裝置中，其中於所述半導體記憶裝置的內部測試時，所述控制電路將作為所述多個控制信號的多個內部測試信號輸出至所述多個第3開關元件。
再進而，於所述半導體記憶裝置中，其中以彼此相同或彼此不同的方式設定所述多個第2電容器的電容值。 [發明的效果]
因此，根據本發明的半導體記憶裝置，可使得用於過驅動電壓的電容器的電容值最適化且與現有技術相比可減輕感測放大器的消耗電流。
以下，參照圖式對本發明的實施形態進行說明。再者，於以下的各實施形態中，對於同樣的構成要素標注相同的符號。
實施形態1. 通常，經啟動的感測放大器SA30的數量必須於通常的讀出/寫入模式與再新模式之間不同，且用於過驅動電壓VOD的電容器15的電容C1的適當的值必須於兩個模式之間不同，基於該見解，實施形態1的特徵在於：在兩個模式中自動地進行用於過驅動電壓VOD的電容器15的電容C1的最適化。
圖5是表示實施形態1的SDRAM的記憶電路的構成例的電路圖。於圖5中，與圖1的習知例1的記憶電路相比，實施形態1的記憶電路的特徵在於更包括電壓產生電路20。
於圖5中，記憶胞元MC包括構成記憶元件的記憶電容器Ccell及選擇用MOS電晶體Q10。記憶電容器Ccell的一端經由儲存節點Ns而連接於MOS電晶體Q10的源極，其另一端連接於規定的電壓VCP。MOS電晶體Q10的閘極連接於字元線WL，其汲極連接於例如位元線BLB。此處，於SDRAM的記憶電路中，在字元線WL的方向、及位元線BL、位元線BLB的方向上以格子形狀配置有多個記憶胞元MC。
感測放大器SA30是將包含MOS電晶體Q1、MOS電晶體Q2的第1CMOS反相器、及包含MOS電晶體Q3、MOS電晶體Q4的第2CMOS反相器以構成正反饋回路的正反器的方式連接而形成。MOS電晶體Q1、MOS電晶體Q3的各源極於電源中間節點P1連接，且電源中間節點P1經由藉由控制信號SW2導通或斷開的開關元件14（例如包含MOS電晶體）的接點b而連接於對電源電壓VDD進行降壓電壓轉換而產生陣列電壓VARY的陣列電壓產生器12。另外，電源中間節點P1經由開關元件14的接點a而與電容C1的電容器15、以及對電源電壓VDD進行降壓電壓轉換而產生過驅動電壓VOD的VOD電壓產生器11連接。
另外，MOS電晶體Q2、MOS電晶體Q4的各源極於電源中間節點P2連接，且電源中間節點P2經由藉由控制信號SW1（控制信號SW2的反轉信號）導通或斷開的開關元件13（例如包含MOS電晶體）而於接地電位VSS接地。
進而，電壓產生電路20是包括VOD2電壓產生器21、電容C2的電容器61、作為開關元件的MOS電晶體Q11、以及反相器31而構成。於圖5中，模式信號TCBR為於通常讀出/寫入模式中成為低位準且於自動再新模式中成為高位準的信號，經由反相器31而被施加至MOS電晶體Q11的閘極。此處，MOS電晶體Q11具有用於對電容器61的電荷進行放電的充分的驅動能力。此處，MOS電晶體Q11於通常讀出/寫入模式中斷開，於自動再新模式中導通。VOD2電壓產生器21將電源電壓VDD降壓電壓轉換為規定的過驅動電壓VOD2（過驅動電壓VOD2實質上等於過驅動電壓VOD），並經由另一端接地的電容器61、MOS電晶體Q11及電容器15而施加至開關元件14的接點a。因此，電壓產生電路20僅於自動再新模式中對過驅動電壓VOD並聯地施加充電至電容器61的過驅動電壓VOD2。
再者，實施形態1中，關於用於過驅動電壓VOD的電容器15的電容C1，於事前模擬中，於通常讀出/寫入模式中預先設定為最適值。另外，於兩個動作模式中，電容C1、電容C2必須設定用於1個感測放大器SA30的電容值，較佳為如下式般進行設定。
此處，A為於自動再新模式中SDRAM的1個記憶庫（memory bank）中的經啟動的感測放大器SA30的數量。另外，N為於通常讀出/寫入模式中SDRAM的1個記憶庫中的經啟動的感測放大器SA30的數量。
圖6A是表示圖5的記憶電路中通常讀出/寫入模式（C1最適化）時的動作的時序圖。如根據圖6A而明確所示，於通常讀出/寫入模式中並不施加過驅動電壓VOD2，而僅藉由電容器15的電容C1對過驅動電壓VOD進行充電，因此感測放大器SA30為最適的動作，消耗電流I並不增加。
圖6B是表示圖5的記憶電路中自動再新模式時的動作的時序圖。如根據圖6B而明確所示，於自動再新模式中施加過驅動電壓VOD2，從而藉由電容器15的電容C1及電容器61的電容C2對過驅動電壓VOD、過驅動電壓VOD2進行充電，因此，即便為自動再新模式，感測放大器SA30亦為最適的動作，消耗電流I亦不增加。
如以上所說明般，根據實施形態1，於兩個動作模式中可達成實質上相同的感測速度，消耗電流亦於兩個動作模式中降低。因此，於兩個動作模式中可使得用於過驅動電壓的電容最適化。
於以上的實施形態1中，電源中間節點P2經由開關元件13而接地，但本發明並不限定於此，亦可連接於低於陣列電壓VARY的電源電壓。
實施形態2. 圖7是表示實施形態2的SDRAM的記憶電路的構成例的電路圖。
參照習知例2，如所述般，必要的用於過驅動電壓的電容有與事前模擬的評價值不同的可能性，於感測速度變快時，需要使降低消耗電流的用於過驅動電壓的電容最適化。然而，如習知例2般，於通常的方法中，存在該電容經固定而無法容易地變更的問題點。為了解決該問題點，於圖7中，與圖1的記憶電路相比，實施形態2的記憶電路的特徵在於進而包括電容調整電路70及熔絲電路71。於實施形態2中，使用藉由切斷熔絲電路71的熔絲而調整（trimming）用於過驅動電壓的電容的方法。以下，關於實施形態2的電路構成，針對與圖5的電路構成的不同點進行說明。
於圖7中，電容調整電路70是包括用於過驅動電壓VOD的電容器61、電容器62、電容器63、電容器64…、作為開關元件的MOS電晶體Q11、MOS電晶體Q12、MOS電晶體Q13、MOS電晶體Q14…、反相器31、反相器32、反相器33、反相器34…、及熔絲電路71而構成。此處，電容器61、電容器62、電容器63、電容器64…分別具有電容C21、電容C22、電容C23、電容C24…。此處，電容C21、電容C22、電容C23、電容C24…可為彼此相同的電容值，亦可為彼此不同的電容值，於後者的情況下，例如如下式般進行設定。
C21=C0 C22=2C0 C23=4C0 C24=8C0 …
熔絲電路71包含多根熔絲，針對電容器61、電容器62、電容器63、電容器64…分配並設定自於事前模擬中所獲得的最適的電容評價值減去C1而得的電容值，基於此，切斷對應的熔絲並將對應的熔絲信號FU_CAP＜0＞、熔絲信號FU_CAP＜1＞、熔絲信號FU_CAP＜2＞、熔絲信號FU_CAP＜3＞、…設為高位準，藉此使對應的MOS電晶體Q11～MOS電晶體Q14導通並將對應的電容器61～電容器64並聯地連接於電容器15，因此可調整用於過驅動電壓VOD的電容值。
此處，熔絲信號FU_CAP＜0＞、熔絲信號FU_CAP＜1＞、熔絲信號FU_CAP＜2＞、熔絲信號FU_CAP＜3＞、…為控制電容調整電路70的電容值的控制信號的一形態，熔絲電路71為控制電容調整電路70的電容值的控制電路的一形態。進而，MOS電晶體Q11～MOS電晶體Q14具有用於對電容器61～電容器64的電荷進行充電或放電的充分的驅動能力。
如以上所說明般，根據本實施形態，因具備電容調整電路70而可調整用於過驅動電壓VOD的電容值，例如基於事前模擬中所獲得的最適的電容評價值而調整用於過驅動電壓VOD的電容值，藉此可設定最適的該電容值。藉此，與現有技術相比，可針對實際的器件而簡單地調整（trimming）用於過驅動電壓的電容值。
實施形態3. 圖8是表示實施形態3的SDRAM的記憶電路的構成例的電路圖。於圖8中，與圖7的實施形態2的記憶電路相比，實施形態3的記憶電路的特徵在於代替熔絲電路71而包括內部測試電路72。以下，對該不同點進行說明。
於圖8中，內部測試電路72於該SDRAM的內部測試中將內部測試信號TE_CAP＜0＞、內部測試信號TE_CAP＜1＞、內部測試信號TE_CAP＜2＞、內部測試信號TE_CAP＜3＞、…依序按照規定的順序設為高位準，藉此使對應的MOS電晶體Q11～MOS電晶體Q14導通，並將對應的電容器61～電容器64並聯地連接於電容器15，因此可調整用於過驅動電壓VOD的電容值。此處，內部測試電路72例如以使感測放大器SA30的感測速度最大且使消耗電流最小的方式於實際的器件中使得用於過驅動電壓的電容最適化。
再者，內部測試信號TE_CAP＜0＞、內部測試信號TE_CAP＜1＞、內部測試信號TE_CAP＜2＞、內部測試信號TE_CAP＜3＞、…為控制電容調整電路70的電容值的控制信號的一形態。另外，內部測試電路72為控制電容調整電路70的電容值的控制電路的一形態。
本申請案發明與引用文獻的不同點. 本申請案發明與引用文獻1～引用文獻4的不同點為如以下所述。
（1）與引用文獻1～引用文獻2的不同點. 於引用文獻1～引用文獻2中，揭示有如下半導體裝置：於使用感測放大器的半導體裝置中，藉由設置生成過驅動電壓的升壓電路而用於降低消耗電力的增加。此處，具有感測放大器且供給有外部電源電壓的半導體裝置具有連接於感測放大器的驅動信號配線、由外部電源電壓生成高於該外部電源電壓的第1電壓的升壓電路、以及將外部電源電壓降壓而生成第2電壓的降壓電路。於伴隨外部存取的通常動作時，使感測放大器進行感測動作的情況下，於感測動作的初期將第1電壓施加至驅動信號配線，其後將第2電壓施加至驅動信號配線，另一方面，於並不伴隨外部存取的再新動作時，使升壓電路的動作停止，以自感測動作的初期階段將第2電壓施加至驅動信號配線。
即，於引用文獻1～引用文獻2中，揭示有用於過驅動電壓的電容值為固定。然而，並未揭示與教示作為本申請案發明的特徵的於通常讀出或寫入模式及自動再新模式中使該電容值變化、以及以使該電容值最適化的方式進行調整。
（2）與引用文獻3～引用文獻4的不同點. 於引用文獻3～引用文獻4中，揭示有如下半導體記憶裝置：於感測放大器的感測動作的動作初期，於進行電荷分享（charge share）方式的過驅動的情況下，可增大陣列電壓且可減小過驅動電壓用的電容元件的電容。該半導體記憶裝置設有產生過驅動電壓VOD的第1內部電源產生電路、及產生陣列電壓VARY的第2內部電源產生電路，且於自感測動作的開始時點起至經過第1時間為止的過驅動期間內，第1內部電源產生電路連接於感測放大器，且於第1時間經過後第2內部電源產生電路連接於感測放大器。第1內部電源產生電路先於感測動作的開始而被設為動作狀態，於電容元件的充電結束後被設為非動作的浮動（floating）狀態。
即，於引用文獻3～引用文獻4中，揭示有用於過驅動電壓的電容值為固定。然而，並未揭示與教示作為本申請案發明的特徵的於通常讀出或寫入模式及自動再新模式中使該電容值變化、以及以使該電容值最適化的方式進行調整。 [產業上之可利用性]
如以上所詳細敘述般，根據本發明的半導體記憶裝置，可使得用於過驅動電壓的電容器的電容值最適化，且與現有技術相比可減輕感測放大器的消耗電流。尤其本發明（實施形態2、實施形態3）並不限定於SDRAM的記憶電路，可應用於包括快閃記憶體、靜態隨機存取記憶體（Static Random Access Memory，SRAM）等感測放大器的半導體記憶裝置中。
11‧‧‧VOD電壓產生器
12‧‧‧陣列電壓產生器（VARY電壓產生器）
13、14‧‧‧開關元件
15‧‧‧電容器
20‧‧‧電壓產生電路
21‧‧‧VOD2電壓產生器
31～34‧‧‧反相器
51、52‧‧‧感測速度變慢
53‧‧‧電流消耗量變大
54‧‧‧成為過充電
55‧‧‧電流消耗量進一步變大
56‧‧‧消耗電流於實際的器件中變大
57‧‧‧消耗電流於實際的器件中變大
61～64‧‧‧電容器
70‧‧‧電容調整電路
71‧‧‧熔絲電路
72‧‧‧內部測試電路
a、b‧‧‧接點
BL、BLB‧‧‧位元線
C1、C2、C21～C24‧‧‧電容
Ccell‧‧‧記憶電容器
FU_CAP＜0＞、FU_CAP＜1＞、FU_CAP＜2＞、FU_CAP＜3＞‧‧‧熔絲信號
I、Ia‧‧‧消耗電流
MC‧‧‧記憶胞元
Ns‧‧‧儲存節點
P1、P2‧‧‧電源中間節點
Q1～Q10、Q11～Q14‧‧‧MOS電晶體
SA30‧‧‧感測放大器
SW1、SW2‧‧‧控制信號
TCBR‧‧‧模式信號
TE_CAP＜0＞、TE_CAP＜1＞、TE_CAP＜2＞、TE_CAP＜3＞‧‧‧內部測試信號
VARY‧‧‧陣列電壓
VBL、VBLa‧‧‧位元線電壓
VBLB、VBLBa‧‧‧資料值的電壓/位元線電壓
VCP‧‧‧規定的電壓
VDD‧‧‧電源電壓
Vns‧‧‧電壓
VOD、VOD2‧‧‧過驅動電壓
VODa‧‧‧實際的過驅動電壓
VSS‧‧‧接地電位
VWL‧‧‧字元線電壓
WL‧‧‧字元線
圖1是表示習知例1的SDRAM的記憶電路的構成例的電路圖。 圖2A是表示圖1的記憶電路中通常讀出/寫入模式（C1最適化）時的動作的時序圖。 圖2B是表示圖1的記憶電路中自動再新模式時的動作的時序圖。 圖3A是表示圖1的記憶電路中通常讀出/寫入模式時的動作的時序圖。 圖3B是表示圖1的記憶電路中自動再新模式（C1最適化）時的動作的時序圖。 圖4A是表示習知例2的記憶電路中消耗電流I大於事前模擬的評價值時的動作的時序圖。 圖4B是表示習知例2的記憶電路中消耗電流I小於事前模擬的評價值時的動作的時序圖。 圖5是表示實施形態1的SDRAM的記憶電路的構成例的電路圖。 圖6A是表示圖5的記憶電路中通常讀出/寫入模式（C1最適化）時的動作的時序圖。 圖6B是表示圖5的記憶電路中自動再新模式時的動作的時序圖。 圖7是表示實施形態2的SDRAM的記憶電路的構成例的電路圖。 圖8是表示實施形態3的SDRAM的記憶電路的構成例的電路圖。

Claims (12)

  1. 一種半導體記憶裝置，於通常讀出或寫入模式與自動再新模式中進行選擇動作，包括： 感測放大器，具有第1電源中間節點及第2電源中間節點，且自連接於字元線及位元線的記憶元件讀出資料； 第1開關元件，於所述感測放大器驅動時的第1期間，在將作為過驅動電壓的第1電源電壓連接於所述感測放大器的所述第1電源中間節點後，於所述感測放大器驅動時的第2期間，將比所述第1電源電壓低的作為陣列電壓的第2電源電壓連接於所述感測放大器的所述第1電源中間節點； 第2開關元件，於所述感測放大器的驅動時將規定的第4電源電壓連接於所述感測放大器的所述第2電源中間節點； 第1電容器，連接於所述過驅動電壓且對所述過驅動電壓進行充電； 第3開關元件，於所述自動再新模式時導通；以及 電壓產生部件，產生與所述第1電源電壓實質上相同的第3電源電壓並經由所述第3開關元件與所述第1電源電壓並聯地施加。
  2. 如申請專利範圍第1項所述的半導體記憶裝置，更包括第2電容器，所述第2電容器連接於所述第3電源電壓且對所述第3電源電壓進行充電。
  3. 如申請專利範圍第2項所述的半導體記憶裝置，其中將在所述自動再新模式時所述半導體記憶裝置中經啟動的感測放大器的數量設為A、將在所述通常讀出或寫入模式時所述半導體記憶裝置中經啟動的感測放大器的數量設為N、將所述第1電容器的電容值設為C1、將所述第2電容器的電容值設為C2時，以滿足下式的方式設定電容值C1、C2， A/N=（C1+C2）/C1。
  4. 如申請專利範圍第1項所述的半導體記憶裝置，其中所述第3開關元件為金屬氧化物半導體電晶體。
  5. 如申請專利範圍第2項所述的半導體記憶裝置，其中所述第3開關元件具有用於對所述第2電容器的電荷充分進行放電的驅動能力。
  6. 如申請專利範圍第1項所述的半導體記憶裝置，其中基於規定的模式信號所述第3開關元件於所述自動再新模式時導通，且於所述通常讀出或寫入模式時斷開。
  7. 一種半導體記憶裝置，包括： 感測放大器，具有第1電源中間節點及第2電源中間節點，且自連接於字元線及位元線的記憶元件讀出資料； 第1開關元件，於所述感測放大器驅動時的第1期間，在將作為過驅動電壓的第1電源電壓連接於所述感測放大器的所述第1電源中間節點後，於所述感測放大器驅動時的第1期間，將比所述第1電源電壓低的作為陣列電壓的第2電源電壓連接於所述第1電源中間節點； 第2開關元件，於所述感測放大器的驅動時將規定的第4電源電壓連接於所述感測放大器的所述第2電源中間節點； 第1電容器，連接於所述過驅動電壓且對所述過驅動電壓進行充電； 多個第3開關元件，具有連接於所述第1電容器的一端； 多個第2電容器，分別連接於所述多個第3開關元件的另一端；以及 控制電路，產生控制所述多個第3開關元件的導通或斷開的多個控制信號。
  8. 如申請專利範圍第7項所述的半導體記憶裝置，其中所述多個第3開關元件分別為金屬氧化物半導體電晶體。
  9. 如申請專利範圍第7項所述的半導體記憶裝置，其中所述第3開關元件具有用於對所述多個第2電容器的電荷充分進行充電或放電的驅動能力。
  10. 如申請專利範圍第7項所述的半導體記憶裝置，其中所述控制電路包含多根熔絲並且切斷規定的所述熔絲而將作為所述多個控制信號的多個熔絲信號輸出至所述多個第3開關元件。
  11. 如申請專利範圍第7項所述的半導體記憶裝置，其中於所述半導體記憶裝置的內部測試時，所述控制電路將作為所述多個控制信號的多個內部測試信號輸出至所述多個第3開關元件。
  12. 如申請專利範圍第7項所述的半導體記憶裝置，其中以彼此相同或彼此不同的方式設定所述多個第2電容器的電容值。
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