TW202025156A - 記憶體裝置 - Google Patents

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阿圖爾 卡多奇
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Abstract

一種記憶體裝置包含記憶體單元陣列、連接到記憶體單元的位元線以及電源電壓輸入端子，電源電壓輸入端子配置成接收處於第一電壓準位的電源電壓以在第一電壓準位下操作記憶體單元。位元線預充電電路具有配置成接收處於第一電壓準位的電源電壓的輸入端子，且位元線預充電電路配置成將位元線預充電到低於第一電壓準位的第二電壓準位。

Description

記憶體裝置
本發明實施例是有關於一種記憶體裝置。
一種常見類型的積體電路記憶體是靜態隨機存取記憶體（static random access memory，SRAM）裝置。典型的SRAM記憶體裝置具有記憶體單元陣列。每個記憶體單元使用連接於上部參考電位與下部參考電位（通常為接地）之間的六個電晶體，從而使得兩個儲存節點中的一個可由待儲存的資訊佔據，其中互補資訊儲存在另一儲存節點處。舉例來說，一個典型的SRAM記憶體單元佈置包含六個電晶體。SRAM單元中的每個位元儲存於電晶體中的四個電晶體上，其形成兩個交叉耦接的反相器。另外兩個電晶體連接到記憶體單元字線以通過選擇性地將單元連接到其位元線而在讀取和寫入操作期間控制對記憶體單元的存取。舉例來說，在讀取操作中，將記憶體單元位元線預充電到預定義閥值電壓。當啟用字線時，連接到位元線的感測放大器感測並輸出所儲存的資訊。
本申請的一些實施例提供一種記憶體裝置，包括：記憶體單元陣列；位元線，連接到所述記憶體單元；電源電壓輸入端子，配置成接收處於第一電壓準位的電源電壓以在所述第一電壓準位下操作所述記憶體單元；位元線預充電電路，具有配置成接收處於所述第一電壓準位的所述電源電壓的輸入端子，其中所述位元線預充電電路配置成選擇低於所述第一電壓準位的第二電壓準位以及將所述位元線預充電到所述第二電壓準位。
以下公開提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述元件和佈置的特定實例以簡化本公開。當然，這些只是實例且並不意欲為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵和第二特徵直接接觸地形成的實施例，且還可包含額外特徵可在第一特徵與第二特徵之間形成，使得第一特徵和第二特徵可不直接接觸的實施例。另外，本公開可以在各種實例中重複參考標號和/或字母。這種重複是出於簡化和清楚的目的，且本身並不規定所論述的各種實施例和/或配置之間的關係。
此外，空間相對術語，例如“在…下方”、“在…之下”、“在…下部”、“在…上方”、“在…上部”以及類似物可為易於描述而在本文中使用以描述一個元件或特徵與另一元件或特徵的關係，如圖中所示出。除圖中所描繪的取向之外，空間上相對的術語意圖涵蓋在使用或操作中的裝置的不同取向。設備可以其它方式定向（旋轉90度或處於其它取向），且本文中所使用的空間相對描述詞同樣可相應地進行解釋。
圖1是根據本公開的各方面的記憶體裝置100的實例的框圖。在圖1的所示實施例中，記憶體裝置100包含記憶體單元陣列110、可變位元線預充電電路120、預充電控制器122、輸入/輸出（input/output，IO）電路102以及字線驅動器104。記憶體陣列110包含多個記憶體單元，且位元線和字線連接到陣列110的記憶體單元。一般來說，接收記憶體位址且將字線位址提供給字線驅動器104，所述字線驅動器產生輸出到記憶體單元陣列110的字線的字線信號。可變位元線預充電電路120連接到CVDD電壓端子，且配置成回應於預充電控制電路122將陣列110的位元線預充電到低於CVDD電壓準位的電壓準位VBLPCH。
儘管，在圖1的所示實施例中，出於說明的目的將每個元件繪示為單獨的區塊，但在一些其它實施例中，圖1中繪示的元件中的一些或全部可集成在一起。舉例來說，記憶體單元陣列110可包含嵌入式可變位元線預充電電路120。記憶體單元陣列具有配置成接收電源電壓CVDD和接地或VSS電壓的電壓端子。
圖2說明圖1中繪示的記憶體單元陣列110的記憶體單元200的實例。記憶體單元200連接到字線202和互補位元線BL 203和BLB 204。記憶體單元200包含PMOS電晶體208a-b和NMOS電晶體206a-d。電晶體208a和206c彼此耦接且定位於電源電壓CVDD 204與接地之間以形成反相器。類似地，電晶體208b和206d耦接在CVDD 220和接地之間以形成第二反相器。
兩個反相器彼此交叉耦接。存取電晶體206a將第一反相器的輸出端連接到位元線BL 203。類似地，存取電晶體206b將第二反相器的輸出端連接到反相位元線（bit line bar）204。字線202連接至存取電晶體206a和存取電晶體206b的閘極控制件以回應於圖1中繪示的字線驅動器104在讀取/寫入操作期間選擇性地將反相器的輸出端耦接到位元線203、204。在讀取操作期間，反相器驅動位元線203、反相器驅動位元線204處的互補電壓準位。
記憶體單元200的交叉耦接反相器提供標示邏輯值0和邏輯值1的兩個穩定電壓狀態。金屬-氧化物半導體場效應電晶體（Metal-Oxide Semiconductor Field Effect Transistor，MOSFET）通常用作記憶體單元200中的電晶體。在一些實施例中，多於或少於6個的電晶體可用於實施記憶體單元200。如下文將進一步所論述，將可變位元線預充電電路120連接到位元線203、204且提供對位元線預充電值的控制。
圖3是記憶體裝置100的其它方面。在一些實施例中，記憶體單元陣列110包含以列-行配置佈置的多個記憶體單元200，其中每一列具有位元線203和反相位元線204，且每一行具有字線202。更確切地說，每一列的位元線203、位元線204分別地耦接到安置於所述列中的多個記憶體單元200，且在所述列中的每一個記憶體單元200佈置於不同行上且耦接到相應（不同）字線202。也就是說，記憶體單元陣列110的每個記憶體單元200耦接到記憶體單元陣列110的一列的位元線203、記憶體單元陣列110的一列的反相位元線204以及記憶體單元陣列110的一行的字線202。在一些實施例中，位元線203和反相位元線204垂直地平行佈置且字線202水平地平行佈置（即，垂直於位元線203、位元線204）。記憶體單元200中的每一個連接到CVDD電壓端子和VSS電壓端子。
為提高記憶體單元穩定性且提高單中繼資料存取速度，通常將記憶體單元位元線預充電到預定準位。在存取單中繼資料之前，位元線預充電可以通過以預定電壓準位對位元線進行預充電來增加單中繼資料（1,0）的存取時間，所述預定電壓準位通常為電源電壓準位CVDD。當字線202 WL接通以存取記憶體陣列110的所需單元200時，預充電電壓準位應足夠高以提供符合要求的單元穩定性（即，維持單元狀態而不翻轉）。
如上文所提到，先前實施方案通常使用等於單元電壓準位CVDD的預充電電壓準位（“VBLPCH”）。然而，當字線202啟動時，即使VBLPCH處於較低電壓準位，記憶體單元200通常是穩定的。在本公開中，其中當字線202啟動時記憶體單元存取仍然是穩定的最低VBLPCH電壓準位被稱作VBLPCH_stable。
因此，VBLPCH可能比CVDD少一些量。由於以低於CVDD的VBLPCH準位對位元線預充電是可接受的，所以將位元線預充電到CVDD（或明顯高於VBLPCH_stable）使用比必需更多的有效功率。在本文公開的一些實例中，VBLPCH比CVDD少300 mV，但VBLPCH與CVDD之間的其它電壓差在本公開的範圍內。
根據本公開的各方面，各種實例利用在VBLPCH_stable與CVDD之間的範圍內的VBLPCH準位對記憶體陣列110的位元線203、位元線204進行預充電，因此通過使用較少有效功率對位元線進行預充電節省了整體記憶體裝置100的功率。
此外，在一些實例中，VBLPCH電壓準位選擇性地改變以提高位元線203、位元線204的預充電速度。舉例來說，對於一些初始預定時間段，連接位元線203、位元線204以接收CVDD電壓準位，使得位元線203、位元線204快速地開始升高到VBLPCH準位。然而，在位元線203、位元線204達到完全CVDD準位之前，將位元線連接到較低電壓準位，使得位元線203、位元線204預充電到較低VBLPCH準位。因此，位元線203、位元線204快速地充電持續預定時間段，同時連接到CVDD電壓準位，但接著連接到較低VBLPCH準位。由於位元線預充電到較低電壓準位，但基於與較高CVDD電壓的連接而快速地充電，所以位元線203、位元線204可比預充電到完全CVDD電壓準位時更快的預充電。
因此，如上文所提到，將記憶體單元200連接到CVDD電壓端子以便在CVDD準位下操作。可變位元線預充電電路120也耦接到CVDD端子，且配置成將位元線202、位元線203預充電到VBLPCH準位，所述VBLPCH準位低於CVDD電壓準位。更確切地說，預充電電晶體320具有連接到反相位元線預充電（bit line precharge bar）BLPCHB線310的閘極端子。當BLPCHB信號變低時，預充電電晶體320接通以將位元線203、位元線204連接到通過可變位元線預充電電路120輸出的VBLPCHG信號。
在一些實例中，可變位元線預充電電路120配置成選擇性地將位元線203、位元線204直接地連接到CVDD端子持續預定時間段。舉例來說，在開始預充電操作時，可連接位元線203、位元線204到以接收CVDD電壓，以提高預充電速度。
圖4是記憶體裝置100的實例的其它方面，包含可變位元線預充電電路120的實施例。在圖4中繪示的實例中，位元線預充電電路120包含配置成選擇性地改變VBLPCH電壓準位的多個電源頭。在所示實例中，預充電電路120包含四個電源頭400、401、402、403。在其它實施例中，可採用更多或更少的電源頭。電源頭400、電源頭401、電源頭402、電源頭403中的每一個包含開關410、開關411、開關412、開關413，所述開關配置成選擇性地將多個位元線連接到電源電壓端子CVDD。在所示實施例中，開關410、開關411、開關412、開關413為PMOS電晶體，所述PMOS電晶體具有配置成例如從圖1中繪示的預充電控制器122中接收控制信號的閘極端子。在圖4的實例中，電晶體410、電晶體411、電晶體412、電晶體413的閘極端子連接到微調位元線控制線312，以接收相應微調位元線預充電控制信號TBLPCH>0:3>。
在圖4的實例中，第四電源頭403的開關413配置成選擇性地將位元線203、位元線204直接地連接到CVDD端子，使得CVDD電壓準位施加到位元線203、位元線204，例如以用於高速操作。此外，其它電源頭400、電源頭401、電源頭402包含連接到相應開關410、開關411、開關412的相應微調裝置420、微調裝置421、微調裝置422。操作這些開關410、開關411、開關412以通過微調裝置420、微調裝置421、微調裝置422選擇性地將位元線203、位元線204連接到CVDD端子。以這種方式，較低電壓準位施加到位元線203、位元線204，使得將位元線203、位元線204預充電到VBLPCH電壓準位，所述VBLPCH電壓準位低於CVDD。
在一些實施例中，將開關致動（例如通過預充電控制器122）持續預定時間段，使得各個電源頭400、電源頭401、電源頭402、電源頭403選擇性地將CVDD電壓連接到VBLCH輸出端子以實現VBLCH電壓準位。舉例來說，可以操作第四電源頭403的開關413持續第一預定時間段以首先將較高電壓準位施加到位元線203、位元線204以實現更快的預充電。在電源頭400、電源頭401、電源頭402的開關410、開關411、開關中的一個或多個之前斷開開關413，使得通過預充電電路120輸出小於CVDD的電壓準位。
在所示實施例中，微調裝置420、微調裝置421、微調裝置422為二極體。更確切地說，在一些實施例中，微調裝置420、微調裝置421、微調裝置422為二極體連接的PMOS電晶體。此外，在一些實施方案中，採用不同類型的二極體。舉例來說，電壓閥數值型別可在二極體420、二極體421、二極體422當中不同，其中採用一個或多個不同電壓閥值二極體。取決於特定要求，一個或多個標準閥值電壓（Standard Threshold Voltage，SVT）、低閥值電壓（Low Threshold Voltage，LVT）和/或超低閥值電壓（Ultra Low Threshold Voltage，ULVT）裝置可以各種組合使用。
圖5是與記憶體裝置100的操作相關聯的各種波形。結合圖4參看圖5，圖5繪示字線202上的字線信號510、BLPCHB線310上輸出的反向位元線預充電BLPCHB信號512、位元線信號514、反相位元線信號516、第四電源頭403的微調位元線控制線312上的TBLPCH>3>信號518以及第一電源頭400的微調位元線控制線312上的TBLPCH>0>信號520的波形。TBLPCH>0>信號控制電晶體410以通過二極體420選擇性地將VBLPCH線連接到CVDD電壓，因此向VBLPCH線提供低於CVDD的電壓。為簡單起見，圖5僅分別地示出TBLPCH>0>的波形518和和TBLPCH>3>信號的波形520。應理解TBLPCH>1:2>信號中的一個多個也將適用於實現所需預充電電壓準位。
在字線確證信號510變低之後，BLPCHB信號512變低以開始位元線預充電。回應於BLPCHB信號512變低，TBLPCH>0>信號518和TBLPCH>3>信號520變低以接通電晶體410、電晶體413，從而將位元線203、位元線204連接到CVDD電壓端子。TBLPCH>3>信號接通電晶體413以將位元線203、位元線204直接地連接到完全CVDD電壓以供對位元線203、位元線204快速預充電，如由對應位元線波形514、位元線波形516所繪示。應注意，TBLPCH>3>信號520保持較低僅持續預定時間，使得CVDD電壓僅施加到位元線203、位元線204持續有限時間段。TBLPCH>0>信號518保持較低以通過微調裝置420將位元線203、位元線204連接到CVDD電壓端子，使得根據需要施加較低預充電電壓，以實現所需的低於如圖5中所繪示的CVDD電壓準位524的VBLPCH電壓準位522。
圖6是根據所公開實施例的實例預充電方法600的各方面的流程圖。方法600在操作610處開始。在操作612處，將例如CVDD的電源電壓直接地連接到記憶體陣列110的位元線203、位元線204持續預定時間段，如在決策框614中所確定。如上文所提到，在圖4中繪示的實例中，這可通過確證TBLPCH>3>信號啟動電晶體413持續第一預定時間段以將位元線203、位元線204直接地連接到CVDD電壓端子持續第一預定時間段來實現。在第一預定時間段結束時，位元線203、位元線204例如通過TBLPCH>3>信號變高而在操作616處與CVDD端子斷開連接。
在操作620處，通過一個或多個微調裝置420、421、422將電源電壓CVDD連接到記憶體陣列110的位元線203、位元線204持續第二預定時間段，如在決策框622中所確定。這可以通過確證TBLPCH>0:2>信號中的一個或多個啟動所需電晶體410、411、412持續第二預定時間段以通過微調裝置420、微調裝置421、微調裝置422將位元線203、位元線204連接到CVDD電壓端子以使得比CVDD更低的電壓施加到位元線203、位元線204持續第二預定時間段來實現。在第二預定時間段結束時，TBLPCH>0:2>信號變高以在操作624處從預充電電壓斷開位元線203、位元線204，從而使得位元線203、位元線204以小於電源電壓CVDD的預充電電壓VBLPCH預充電。
在一些實例中通過位元單元穩定性來確定VBLPCH的電壓準位。圖7是用於確定VBLPCH準位的方法700的實例。在操作710處，VBLPCH初始地設定在CVDD準位下。在操作712處操作記憶體單元200以測試單元在電流VBLPCH準位下的穩定性。在決策框714中如果單元是穩定的（其不“翻轉”輸出值），那麼在操作716處將VBLPCH準位降低一些預定量且重複所述方法。在決策框714中如果單元翻轉或換句話說確定為不穩定，那麼VBLPCH_stable準位已確定。如上文所提到，VBLPCH_stable準位為其中單元不穩定或翻轉的電壓準位。在操作720處，將VBLPCH_stable電壓準位增加預定量以將VBLPCH電壓準位設定處於高於其中單元不穩定的VBLPCH_stable準位的預定量。換句話說，將VBLPCH準位設定處於其中單元不翻轉或穩定的準位下。
在一些實例中，其中重複隨機抽樣的各種測試演算法（例如蒙地卡羅（monte-carlo）測試）用於檢查單元翻轉。如果陣列110的記憶體單元200不翻轉，那麼VBLPCH降低10 mV且重複分析。在其它實施方案中，VBLPCH降低5-15 mV。一旦觀測到記憶體單元翻轉，則VBLPCH_stable電壓增加20 mV以設定VBLPCH電壓準位高於其中觀測到翻轉的準位。在其它實例中，VBLPCH_stable電壓增加10-30 mV；其它值在本公開的範圍內。
因此，本公開的各方面提供在更低電壓下的位元線預充電，從而節省記憶體裝置的電力使用，同時允許快速預充電。所公開的實施例包含具有帶連接到記憶體單元的位元線的記憶體單元陣列的記憶體裝置。電源電壓輸入端子配置成接收處於第一電壓準位的電源電壓以在第一電壓準位下操作記憶體單元。位元線預充電電路具有配置成接收處於第一電壓準位的電源電壓的輸入端子。位元線預充電電路配置成將位元線預充電到低於第一電壓準位的第二電壓準位。
根據本發明的一些實施例，其中所述位元線預充電電路配置成選擇性地將所述多個位元線直接地連接到所述電源電壓端子持續一預定時間段。
根據本發明的一些實施例，其中所述位元線預充電電路包含配置成選擇性地改變所述第二電壓準位的多個電源頭。
根據本發明的一些實施例，其中所述電源頭中的每一個包含配置成選擇性地將所述多個位元線連接到所述電源電壓端子的開關。
根據本發明的一些實施例，其中所述多個電源頭包含具有配置成選擇性地將所述多個位元線直接地連接到所述電源電壓端子的第一開關的第一電源頭，以及其中所述多個電源頭包含具有微調裝置以及第二開關的第二電源頭，所述第二開關配置成通過所述微調裝置選擇性地將所述多個位元線連接到所述電源電壓端子。
根據本發明的一些實施例，所述的記憶體裝置，其另外包括預充電控制器，所述預充電控制器配置成致動所述第一開關以選擇性地將所述多個位元線直接地連接到所述電源電壓端子持續第一預定時間段，以及致動所述第二開關以通過所述微調裝置選擇性地將所述多個位元線連接到所述電源電壓端子持續短於所述第一預定時間段的第二預定時間段。
根據本發明的一些實施例，所述的記憶體裝置，其另外包括多個所述第二電源頭。
根據本發明的一些實施例，其中所述電源頭的所述開關包含PMOS電晶體。
根據本發明的一些實施例，其中所述微調裝置包含二極體。
根據本發明的一些實施例，其中所述二極體包括二極體連接的PMOS電晶體。
根據其它所公開實施例，位元線預充電電路包含配置成接收處於第一電壓準位的電源電壓的輸入端子。輸出端子配置成將預充電電壓輸出到記憶體陣列的多個位元線。第一電源頭具有配置成選擇性地將輸出端子連接到輸入端子的第一開關，且第二電源頭具有微調裝置和配置成通過微調裝置選擇性地將輸出端子連接到輸入端子的第二開關。
根據本發明的一些實施例，一種位元線預充電電路，包括：輸入端子，配置成接收處於第一電壓準位的電源電壓；輸出端子，配置成將預充電電壓輸出到記憶體陣列的多個位元線；第一電源頭，具有配置成選擇性地將所述輸出端子連接到所述輸入端子的第一開關；以及第二電源頭，具有微調裝置以及配置成通過所述微調裝置選擇性地將所述輸出端子連接到所述輸入端子的第二開關。
根據本發明的一些實施例，所述的預充電電路，另外包括多個所述第二電源頭。
根據本發明的一些實施例，所述的預充電電路，另外包括預充電控制器，所述預充電控制器配置成致動所述第一開關以選擇性地將所述輸出端子直接地連接到所述輸入端子持續第一預定時間段，以及致動所述第二開關以通過所述微調裝置選擇性地將所述輸出端子連接到所述輸入端子持續短於所述第一預定時間段的第二預定時間段。
根據本發明的一些實施例，其中所述微調裝置包含二極體連接的電晶體。
根據本發明的一些實施例，其中所述第一開關以及所述第二開關各自包含PMOS電晶體。
根據又其它所公開實施例，用於對記憶體陣列的位元線進行預充電的方法包含將電源電壓連接到記憶體陣列的多個位元線持續第一預定時間段。電源電壓通過微調裝置連接到位元線持續短於第一預定時間段的第二預定時間段，以便以小於電源電壓的預充電電壓對位元線進行預充電。
根據本發明的一些實施例，一種用於對記憶體陣列的位元線進行預充電的方法，包括：將電源電壓連接到記憶體陣列的多個位元線持續第一預定時間段；以及通過微調裝置將所述電源電壓連接到所述位元線持續短於所述第一預定時間段的第二預定時間段，以便以小於所述電源電壓的預充電電壓對所述位元線進行預充電。
根據本發明的一些實施例，所述的預充電方法，另外包括通過確定其中所述記憶體陣列的記憶體單元的操作是穩定的電壓準位來設定所述預充電電壓。
根據本發明的一些實施例，其中確定其中所述記憶體陣列的記憶體單元的操作是穩定的所述電壓準位包含在逐漸更低的電壓準位下操作所述記憶體陣列直到偵測到所述記憶體陣列的不穩定性。
根據本發明的一些實施例，其中確定所述記憶體陣列的記憶體單元的操作是穩定的所述電壓準位包含將其中所述記憶體陣列不穩定的所述電壓準位增加一預定量。
根據本發明的一些實施例，其中將所述電源電壓連接到所述多個位元線包含操作連接於所述電源電壓與所述位元線之間的多個開關以選擇性地將所述電源電壓連接到所述多個位元線。
前文概述若干實施例的特徵以使得本領域的技術人員可更好地理解本公開的各方面。所屬領域的技術人員應瞭解，其可以易於使用本公開作為設計或修改用於進行本文中所介紹的實施例的相同目的和/或獲得相同優勢的其它製程和結構的基礎。所屬領域的技術人員還應認識到，此類等效構造並不脫離本公開的精神和範圍，且其可在不脫離本公開的精神和範圍的情況下在本文中進行各種改變、替代和更改。
100:記憶體裝置 102:輸入/輸出 104:字線驅動器 110:記憶體單元陣列 120:可變位元線預充電 122:預充電控制電路 200:靜態隨機存取記憶體單元 202:字線 203:位元線BL 204:位元線BLB/反相位元線/電源電壓CVDD 206a:NMOS電晶體/存取電晶體 206b:NMOS電晶體/存取電晶體 206c:NMOS電晶體/存取電晶體 206d:NMOS電晶體/存取電晶體 208a:PMOS電晶體 208b:PMOS電晶體 310:BLPCHB線 312:微調位元線控制線 320:預充電電晶體 400:電源頭 401:電源頭 402:電源頭 403:電源頭 410:開關/電晶體 411:開關/電晶體 412:開關/電晶體 413:開關/電晶體 420:微調裝置/二極體 421:微調裝置/二極體 422:微調裝置/二極體 510:字線信號 512:BLPCHB信號 514:位元線信號/位元線波形 516:反相位元線信號/位元線波形 518:信號/波形 520:信號/波形 522:VBLPCH電壓準位 524:CVDD電壓準位 600:方法 610:操作 612:操作 614:決策框 616:操作 620:操作 622:決策框 624:操作 700:方法 710:操作 712:操作 714:決策框 716:操作 720:操作 BLPCHB:信號 CVDD:電壓準位 TBLPCH:信號 VBLPCH:電壓準位 VBLPCHG:信號 VSS:電壓 WL:字線
當結合附圖閱讀時從以下詳細描述中會最好地理解本公開的各方面。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，為了論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是根據一些實施例的記憶體裝置的實例的框圖。 圖2是根據一些實施例的圖1中繪示的記憶體裝置的靜態隨機存取記憶體（SRAM）單元的實例的電路圖。 圖3是根據一些實施例的圖1中繪示的記憶體裝置的其它方面的電路圖。 圖4是根據一些實施例的圖3中繪示的記憶體裝置的其它方面的電路圖。 圖5是根據一些實施例的圖4中繪示的記憶體裝置的波形的實例的時序圖。 圖6是根據一些實施例的位元線預充電方法的實例的流程圖。 圖7是根據一些實施例的另一種方法的實例的流程圖。
100:記憶體裝置
102:輸入/輸出
104:字線驅動器
110:記憶體單元陣列
120:可變位元線預充電
122:預充電控制電路
CVDD:電壓準位
VBLPCH:電壓準位
VSS:電壓

Claims (1)

  1. 一種記憶體裝置，包括： 記憶體單元陣列； 位元線，連接到所述記憶體單元； 電源電壓輸入端子，配置成接收處於第一電壓準位的電源電壓以在所述第一電壓準位下操作所述記憶體單元； 位元線預充電電路，具有配置成接收處於所述第一電壓準位的所述電源電壓的輸入端子，其中所述位元線預充電電路配置成選擇低於所述第一電壓準位的第二電壓準位以及將所述位元線預充電到所述第二電壓準位。
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