TWI591630B - 用於驅動資料線之牽引裝置 - Google Patents

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TWI591630B
TWI591630B TW105102320A TW105102320A TWI591630B TW I591630 B TWI591630 B TW I591630B TW 105102320 A TW105102320 A TW 105102320A TW 105102320 A TW105102320 A TW 105102320A TW I591630 B TWI591630 B TW I591630B
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黃家恩
李政宏
林耕慶
楊榮平
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台灣積體電路製造股份有限公司
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Description

用於驅動資料線之牽引裝置
靜態隨機存取記憶體(SRAM)為使用雙穩態鎖存電路來儲存資料之一類型的半導體記憶體。SRAM可用於保留資料，但在記憶體未被供電時最終失去資料的習知意義上保持為揮發性的。SRAM電路包括複數個SRAM記憶體胞元。存在若干類型之SRAM記憶體胞元，例如，6電晶體(6T)SRAM或雙埠8電晶體(8T)SRAM。通常，SRAM記憶體胞元中之電晶體中的至少兩者由對應控制線控制，該控制線亦被稱為「字線」且用作開關以選擇性地耦接SRAM記憶體胞元之雙穩態鎖存電路與亦被稱作「位元線」及「位元線列」或「位元線」及「互補位元線」的兩根資料線。
雖然經由對應資料線將資料寫入至記憶體胞元，但在一些情況下，虛設讀取在對應字線已使得所選擇記憶體胞元的開關在將待寫入資料施加至資料線之前接通時發生。因此，先前儲存於所選擇記憶體胞元中的資料經傳送至對應資料線，且一些場合中的寫入驅動器需要以覆寫或翻轉資料線上的邏輯值以便成功地執行寫入操作。當SRAM電路經設計成以低電力供電電壓操作時，SRAM記憶體胞元的寫入容限及操作速度受許多因素限制，該等因素包括在寫入操作期間由虛設讀取強加的覆寫資料線上之邏輯值的能力。
100‧‧‧記憶體電路
110‧‧‧SRAM記憶體胞元陣列
112‧‧‧記憶體胞元
120‧‧‧列驅動電路
130‧‧‧行驅動電路
140‧‧‧控制電路
200‧‧‧實例行驅動電路
210‧‧‧預充電電路
212‧‧‧P型電晶體
214‧‧‧P型電晶體
216‧‧‧P型電晶體
220‧‧‧感測放大器
230‧‧‧寫入驅動器
232‧‧‧牽引裝置
232a‧‧‧P型電晶體
232b‧‧‧P型電晶體
234‧‧‧牽引裝置
234a‧‧‧P型電晶體
234b‧‧‧P型電晶體
236‧‧‧牽引裝置/N型電晶體
238‧‧‧牽引裝置/N型電晶體
240‧‧‧控制電路
242‧‧‧「反或」(NOR)閘
244‧‧‧NOR閘
302‧‧‧波形
304‧‧‧波形
306‧‧‧波形
308‧‧‧波形
312‧‧‧波形
314‧‧‧波形
322‧‧‧波形
324‧‧‧波形
326‧‧‧波形
328‧‧‧波形
332‧‧‧波形
334‧‧‧波形
400‧‧‧實例行驅動電路
430‧‧‧寫入驅動器
432‧‧‧牽引裝置
432a‧‧‧P型電晶體
432b‧‧‧P型電晶體
434‧‧‧牽引裝置
434a‧‧‧P型電晶體
434b‧‧‧P型電晶體
500‧‧‧實例控制電路
542‧‧‧NOR閘
544‧‧‧NOR閘
600‧‧‧實例行驅動電路
610‧‧‧預充電電路
612‧‧‧N型電晶體
614‧‧‧N型電晶
616‧‧‧N型電晶
620‧‧‧感測放大器
630‧‧‧寫入驅動器
632‧‧‧牽引裝置
632a‧‧‧N型電晶體
632b‧‧‧N型電晶體
634‧‧‧牽引裝置
634a‧‧‧N型電晶體
634b‧‧‧N型電晶體
636‧‧‧牽引裝置/P型電晶體
638‧‧‧牽引裝置/P型電晶體
640‧‧‧控制電路
642‧‧‧「反及」(NAND)閘
644‧‧‧NAND閘
700‧‧‧實例行驅動電路
730‧‧‧寫入驅動器
732‧‧‧牽引裝置
732a‧‧‧N型電晶體
732b‧‧‧N型電晶體
734‧‧‧牽引裝置
734a‧‧‧N型電晶體
734b‧‧‧N型電晶體
800‧‧‧實例控制電路
842‧‧‧NAND閘
844‧‧‧NAND閘
900‧‧‧操作行驅動電路之方法
1000A‧‧‧實例佈局設計
1000B‧‧‧實例佈局設計
1002‧‧‧主動區佈局圖案
1004‧‧‧主動區佈局圖案
1006‧‧‧主動區佈局圖案
1008‧‧‧主動區佈局圖案
1012‧‧‧多晶矽佈局圖案
1014‧‧‧多晶矽佈局圖案
1016‧‧‧多晶矽佈局圖案
1018‧‧‧多晶矽佈局圖案
1022‧‧‧多晶矽切割佈局圖案
1024‧‧‧多晶矽切割佈局圖案
1026‧‧‧多晶矽切割佈局圖案
1032‧‧‧導電佈局圖案
1034‧‧‧導電佈局圖案
1036‧‧‧導電佈局圖案
1038‧‧‧導電佈局圖案
1042‧‧‧電晶體
1044‧‧‧電晶體
1046‧‧‧電晶體
1048‧‧‧電晶體
1052‧‧‧多晶矽佈局圖案
1054‧‧‧多晶矽佈局圖案
1056‧‧‧多晶矽佈局圖案
1058‧‧‧多晶矽佈局圖案
1062‧‧‧電晶體
1064‧‧‧電晶體
1066‧‧‧電晶體
1068‧‧‧電晶體
1100A‧‧‧實例佈局設計
1100B‧‧‧實例佈局設計
1142‧‧‧電晶體
1144‧‧‧電晶體
1146‧‧‧電晶體
1148‧‧‧電晶體
1162‧‧‧電晶體
1164‧‧‧電晶體
1166‧‧‧電晶體
1168‧‧‧電晶體
BL‧‧‧位元線
BL[0：N]‧‧‧位元線
BLB‧‧‧互補位元線
BLB[0：N]‧‧‧互補位元線
NVCH‧‧‧節點
NVDD‧‧‧電壓節點
NVDDM‧‧‧電壓節點
NVSS‧‧‧電壓節點
NVSSM‧‧‧電壓節點
WL[0：M]‧‧‧字線
當結合附圖研讀時，自以下實施方式最好地理解本發明之態 樣。應注意，根據業界中的標準慣例，各種構件未按比例繪製。實際上，為論述清楚起見，可任意增加或減小各種構件之尺寸。
圖1為根據一或多項實施例之記憶體電路的示意圖。
圖2為根據一或多項實施例的可用於圖1之記憶體電路中之實例行驅動電路之一部分的示意圖。
圖3A為根據一或多項實施例的在無虛設讀取發生情況下執行寫入操作時圖1及圖2中之各種訊號的時序圖。
圖3B為根據一或多項實施例的在虛設讀取發生情況下執行寫入操作時圖1及圖2中之各種訊號的時序圖。
圖4為根據一或多項實施例的可用於圖1之記憶體電路中之另一實例行驅動電路之一部分的示意圖。
圖5為根據一或多項實施例的可用於圖2或圖4之行驅動電路中之另一實例控制電路的示意圖。
圖6為根據一或多項實施例的可用於圖1之記憶體電路中之另一實例行驅動電路之一部分的示意圖。
圖7為根據一或多項實施例的可用於圖1之記憶體電路中之另一實例行驅動電路之一部分的示意圖。
圖8為根據一或多項實施例的可用於圖6或圖7之行驅動電路中之另一實例控制電路的示意圖。
圖9為根據一些實施例之操作行驅動電路之方法的流程圖。
圖10A為根據一些實施例的基於圖2之行驅動電路實施的行驅動電路之實例佈局設計之一部分的佈局圖。
圖10B為根據一些實施例的基於圖2之行驅動電路實施之行驅動電路的另一實例佈局設計之一部分的佈局圖。
圖11A為根據一些實施例的基於圖4之行驅動電路實施的行驅動電路之實例佈局設計之一部分的佈局圖。
圖11B為根據一些實施例的基於圖4之行驅動電路實施之行驅動電路的另一實例佈局設計之一部分的佈局圖。
以下揭示內容提供用於實施本發明之不同構件的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本發明。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一構件形成在第二構件之上或上可包括第一構件及第二構件直接接觸地形成之實施例，且亦可包括額外構件可在第一構件與第二構件之間形成使得第一構件及第二構件可不直接接觸之實施例。另外，本發明可在各種實例中重複參考編號及/或字母。此重複係出於簡化及清楚之目的且本身並不指示所論述之各種實施例及/或組態之間的關係。
另外，諸如「在......下」、「在......下面」、「之下」、「之上」、「上方」及類似者的空間相對術語本文中可出於易於描述之目的而使用以描述如諸圖中所說明的一個元件或構件對於另一元件或構件的關係。
除諸圖中所描繪之定向以外，空間相對術語意欲涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述詞同樣可相應地進行解釋。
根據本發明之一些實施例，對應於一對資料線(具體言之位元線及互補位元線)之行驅動電路的兩個牽引裝置具有交叉耦接之組態。牽引裝置中的一者在寫入操作期間可基於待寫入資料而撤銷啟動以便在驅動電路正將邏輯值施加至資料線時避免或最小化電流對抗。在一些實施例中，兩個牽引裝置亦充當資料線之各種控制訊號與電壓擺動之間的位準移位器。
圖1為根據一或多項實施例之記憶體電路100的示意圖。記憶體 電路100已在促進理解本發明的情況下簡化。一般熟習此項技術者將瞭解，在一些實施例中，變化或額外之電氣組件可結合記憶體電路100一起實施。
記憶體電路100為SRAM電路，其包括SRAM記憶體胞元陣列110、經由複數個字線WL[0：M]與SRAM記憶體胞元陣列耦接的列驅動電路120及經由複數個資料線與SRAM記憶體胞元陣列110耦接的行驅動電路130，該複數個資料線包括位元線BL[0：N]及對應互補位元線(亦稱作位元線列)BLB[0：N]，其中「M」及「N」為正整數。記憶體電路100亦包括控制電路140，其與列驅動電路120及行驅動電路130耦接且經組態以控制該列驅動電路及該行驅動電路。
SRAM記憶體胞元陣列110具有可用於儲存資料之複數個記憶體胞元112。每一記憶體胞元112包含充當儲存單元之雙穩態鎖存電路及與儲存單元耦接的兩個開關。又，每一記憶體胞元112與字線WL[0：M]中之一者、位元線BL[0：N]中之一者及互補位元線BLB[0：N]中之對應一者耦接。當記憶體胞元112經選擇以被存取時，對應字線上之字線訊號經啟動以使得記憶體胞元之開關電耦接儲存單元與對應位元線。在一些實施例中，控制電路140接收所選擇記憶體胞元112之位址ADD及時脈訊號CLK，且產生適當訊號以經由列驅動電路120及行驅動電路130來存取所選擇記憶體胞元112。舉例而言，使得列驅動電路120根據所接收位址啟動字線WL[0：M]中之一者，且使得行驅動電路130基於所接收位址識別一對位元線及互補位元線(例如，該BL[0]及BLB[0])且使用所識別對之位元線BL[0]及互補位元線BLB[0]讀取或寫入資料。
圖2為根據一或多項實施例之實例行驅動電路200之一部分的示意圖。在一些實施例中，行驅動電路200可用作行驅動電路130(圖1)。
行驅動電路200包括位元線BL、互補位元線BLB、與位元線BL及BLB耦接之預充電電路210、與位元線BL及BLB耦接的感測放大器220，及與位元線BL及BLB耦接的寫入驅動器230。在一些實施例中，位元線BL及BLB為對應於一對與記憶體胞元112(圖1)之行耦接的位元線BL[0：N]及BLB[0：N]的資料線。
預充電電路210經組態以回應於預充電控制訊號BLEQB而將位元線BL及BLB充電至預充電電壓VCH。預充電電路210包括P型電晶體212、214及216。電晶體212耦接於位元線BL與BLB之間；電晶體214耦接於位元線BL與節點NVCH之間；且電晶體216耦接於位元線BLB與節點NVCH之間。電晶體212、214及216之閘極經組態以接收預充電控制訊號BLEQB。節點NVCH經組態以載送預充電電壓VCH。
感測放大器220經組態以在讀取操作期間偵測並放大位元線BL與BLB之間的電壓差。寫入驅動器230經組態以回應於寫入資料訊號WC及WT在寫入操作期間將位元線BL及BLB設定於不同電壓位準。在一些實施例中，寫入驅動器230之一部分經組態以在讀取操作期間與感測放大器220一起工作。在一些實施例中，感測放大器220在讀取操作期間在無寫入驅動器230輔助情況下操作。關於感測放大器220及使用感測放大器220執行讀取操作之一些細節在本發明中被省略，以便避免使寫入驅動器230之說明不必要地混淆。
寫入驅動器230包括牽引裝置232、234、236及238以及控制電路240。寫入驅動器230亦包括各種電壓節點NVDD、NVDDM及NVSS。節點NVDD經組態以載送供電電壓VDD。節點NVDDM經組態以載送另一供電電壓VDDM。節點NVSS經組態以載送參考電壓VSS。在一些實施例中，電壓VDD之電壓位準及電壓VDDM之電壓位準大於電壓VSS之電壓位準。在一些實施例中，電壓VDD之電壓位準不同於電壓VDDM之電壓位準。在一些實施例中，電壓節點NVCH與電壓節點 NVDD耦接，且電壓VDD之電壓位準與電壓VCH之電壓位準相同。
牽引裝置232耦接於位元線BL與電壓節點NVDD之間。牽引裝置232經組態以回應於第一控制訊號DHT經啟動或撤銷啟動。舉例而言，當第一控制訊號DHT為邏輯高時，撤銷啟動牽引裝置232；當第一控制訊號DHT為邏輯低時，啟動牽引裝置232。牽引裝置232亦經組態以在牽引裝置232經啟動時基於位元線BLB處之訊號而朝向供電電壓VDD之電壓位準牽引位元線BL處的訊號。舉例而言，當牽引裝置232經啟動且位元線BLB處之訊號為邏輯低時，牽引裝置232朝向供電電壓VDD的電壓位準牽引訊號。
牽引裝置232包括在節點NVDD與位元線BL之間串聯地耦接的P型電晶體232a及232b。電晶體232a之源極與節點NVDD耦接。電晶體232a之汲極與電晶體232b之源極耦接。電晶體232b之汲極與位元線BL耦接。電晶體232a之閘極與位元線BLB耦接。電晶體232b之閘極經組態以接收控制訊號DHT。
牽引裝置234耦接於位元線BLB與電壓節點NVDD之間。牽引裝置234經組態而以類似於牽引裝置232之操作的方式基於控制訊號DHT回應於第二控制訊號DHC而經啟動或撤銷啟動。牽引裝置234亦經組態而以類似於牽引裝置232之基於位元線BLB處的訊號之操作的方式而在牽引裝置234經啟動時基於位元線BL處的訊號朝向供電電壓VDD之電壓位準牽引位元線BLB處的訊號。
牽引裝置234包括在節點NVDD與位元線BLB之間串聯地耦接的P型電晶體234a及234b。電晶體234a之源極與節點NVDD耦接。電晶體234a之汲極與電晶體234b之源極耦接。電晶體234b之汲極與位元線BLB耦接。電晶體234a之閘極與位元線BL耦接。電晶體234b之閘極經組態以接收控制訊號DHC。
牽引裝置236耦接於位元線BL與電壓節點NVSS之間。牽引裝置 236經組態以基於控制訊號DHT朝向參考電壓VSS之電壓位準牽引位元線BL處的訊號。牽引裝置236為N型電晶體。電晶體236之源極與節點NVSS耦接。電晶體236之汲極與位元線BL耦接。電晶體236之閘極經組態以接收控制訊號DHT。
牽引裝置238耦接於位元線BLB與電壓節點NVSS之間。牽引裝置238經組態以基於控制訊號DHC朝向參考電壓VSS之電壓位準牽引位元線BLB處的訊號。牽引裝置238為N型電晶體。電晶體238之源極與節點NVSS耦接。電晶體238之汲極與位元線BLB耦接。電晶體238之閘極經組態以接收控制訊號DHC。
控制電路240與牽引裝置232、234、236及238耦接。控制電路240經組態以基於互補寫入資料訊號WC及寫入控制訊號WPGB產生第一控制訊號DHT。控制電路240亦經組態以基於寫入資料訊號WT及寫入控制訊號WPGB產生第二控制訊號DHC。在一些實施例中，在寫入操作期間，訊號WT及WC彼此邏輯地互補，且對應於待經由位元線BL及DLB寫入至記憶體胞元的資料。在一些實施例中，寫入控制訊號WPGB在位元線BL及BLB經選擇用於執行寫入操作時為邏輯低，且在位元線BL及BLB並未經選擇用於執行寫入操作時為邏輯高。
控制電路240包括「反或」(NOR)閘242及244。NOR閘242包括經組態以分別接收訊號WC及WPGB的兩個輸入端子。NOR閘242亦包括與電晶體232b及236之閘極耦接且經組態以輸出訊號DHT的輸出端子。NOR閘244包括經組態以分別接收訊號WT及WPGB的兩個輸入端子。NOR閘244亦包括與電晶體234b及238之閘極耦接且經組態以輸出訊號DHC的輸出端子。
此外，NOR閘242及244與節點NVDDM耦接，且經組態以輸出具有自VDDM至VSS之第一電壓擺動的控制訊號DHC及DHT。另一方面，位元線BL及BLB經由各種牽引裝置232、234、236及238朝向 VDD或VSS牽引，且因此具有自VDD至VSS的第二電壓擺動。因此，當供電電壓VDD之電壓位準不同於供電電壓VDDM之電壓位準時，第一電壓擺動亦不同於第二電壓擺動。在此情況下，牽引裝置232、234、236及238亦充當位準移位器以適應具有不同電壓擺動的訊號。
圖3A為根據一或多項實施例的在無虛設讀取發生情況下執行寫入操作時圖1及圖2中之各種訊號的時序圖。波形302對應於時脈訊號CLK。波形304對應於字線訊號WL[0：M]中之一字線上的字線訊號WL。波形306對應於位元線BL處之訊號，且波形308對應於位元線BLB處的訊號。波形312對應於控制訊號DHT，且波形314對應於控制訊號DHC。
在圖3A中，在時刻Ta之前，位元線BL及BLB上之訊號在描繪於圖3A中之實施例中由預充電電路210預充電至電壓VCH或電壓VDD。寫入資料訊號WT及WC設定為邏輯高值，及/或寫入控制訊號WPGB設定為邏輯高值。因此，控制訊號DHT及DHC為邏輯低。
在時刻Ta處，回應於時脈訊號CLK之上升邊緣，控制電路120使得字線訊號WL自邏輯低轉變至邏輯高。因此，所選擇記憶體胞元112之開關接通以將所選擇記憶體胞元112之儲存單元與位元線BL及BLB耦接。在時刻Tb處，在儲存單元可將先前儲存之資料實際上傳送至位元線BL及BLB之前，寫入資料訊號WT設定為邏輯高，寫入資料訊號WC設定為邏輯低，且寫入控制訊號WPGB設定為邏輯低。因此，控制訊號DHT為邏輯高，且控制訊號DHC為邏輯低。因此，控制訊號DHT接通電晶體236以將位元線BL上的訊號牽引至邏輯低。控制訊號DHT亦關斷電晶體232b或將電晶體232b設定於高電阻狀態以撤銷啟動牽引裝置232。同時，控制訊號DHC關斷電晶體238且接通電晶體234b以啟動牽引裝置234。位元線BLB處之訊號因此經由牽引裝置234經牽引及/或保持於邏輯高。
在時刻Tc處，控制電路120使得字線訊號WL自邏輯高轉變至邏輯低。回應於字線訊號WL之下降邊緣，在時刻Tc之後，位元線BL及BLB上之訊號由預充電電路210重設為電壓VCH或電壓VDD，且控制訊號DHT及DHC重設為邏輯低。
圖3B為根據一或多項實施例的在虛設讀取發生情況下執行寫入操作時圖1及圖2中之各種訊號的時序圖。波形322對應於時脈訊號CLK。波形324對應於字線訊號WL[0：M]中之一字線上的字線訊號WL。波形326對應於位元線BL處之訊號，且波形328對應於位元線BLB處的訊號。波形332對應於控制訊號DHT，且波形334對應於控制訊號DHC。
在圖3B中，在時刻Te之前，位元線BL及BLB上之訊號在描繪於圖3B中之實施例中由預充電電路210預充電至電壓VCH或電壓VDD。寫入資料訊號WT及WC設定為邏輯高，及/或寫入控制訊號WPGB設定為邏輯高。因此，控制訊號DHT及DHC為邏輯低。
在時刻Te處，回應於時脈訊號CLK之上升邊緣，控制電路120使得字線訊號WL自邏輯低轉變至邏輯高。因此，所選擇記憶體胞元112之開關接通以將所選擇記憶體胞元112之儲存單元與位元線BL及BLB耦接。在時刻Tf處，控制訊號DHT及DHC回應於寫入資料訊號WT及WC及/或寫入控制訊號WPGB而尚不改變。所選擇記憶體胞元之儲存單元將先前所儲存資料傳送至位元線及BLB，諸如在描繪於圖3B中的實施例中設定位元線BL為邏輯高且設定位元線BLB為邏輯低。虛設讀取對於位元線BL及BLB發生。
在時刻Tg處，寫入資料訊號WT設定為邏輯高，寫入資料訊號WC設定為邏輯低，且寫入控制訊號WPGB設定為邏輯低。因此，控制訊號DHT為邏輯高，且控制訊號DHC為邏輯低。因此，控制訊號DHT接通電晶體236以朝向邏輯低牽引位元下線BL上的訊號。控制訊 號DHT亦關斷電晶體232b或將電晶體232b設定於高電阻狀態以撤銷啟動牽引裝置232。同時，控制訊號DHC關斷電晶體238且接通電晶體234b以啟動牽引裝置234。位元線BLB處之訊號因此經由牽引裝置234朝向邏輯高牽引。在時刻Th處，牽引裝置232及238能夠引起位元線BL及BLB上之訊號之邏輯值的轉變。牽引裝置234藉由關斷電晶體234a或是的電晶體234a形成高電阻路徑而由控制訊號DHC撤銷啟動。牽引裝置234因此實際上充當位元線BLB與節點NVDD之間的開路或高電阻路徑。牽引裝置234因此避免或最小化相對於牽引裝置238的電流競爭，儘管時刻Tf與Tg之間位元線BL處的訊號傾向於使得牽引裝置234的電晶體234a具有相對於牽引裝置238的電流對抗。
在時刻Ti處，控制電路120使得字線訊號WL自邏輯高轉變至邏輯低。回應於字線訊號WL之下降邊緣，在時刻Tc之後，位元線BL及BLB上之訊號由預充電電路210重設為電壓VCH或電壓VDD，且控制訊號DHT及DHC重設為邏輯低。
與並不撤銷啟動牽引裝置232及234中之一者的行驅動電路相比較，藉由撤銷啟動將引起對寫入資料之邏輯值之電流對抗的牽引裝置232及234中的一者，行驅動電路200能夠更快地克服或翻轉位元線BL及BLB處的虛設讀取。又，描繪於圖2中之組態並不需要訊號DHC及DHT以具有與位元線BL及BLB上之訊號相同的電壓擺動。因此，在一些實施例中，當訊號DHC及DHT之電壓擺動及位元線BL及BLB上之訊號的電壓擺動不同時，牽引裝置232及234亦充當位準移位器，且忽略額外位準移位器。
說明於圖3A及圖3B中的各種邏輯值作為實例引入。在一些實施例中，各種訊號之與揭示於此文獻中之原理相符的其他邏輯值如對於一般熟習相干技術者將正常地發生一般而預期到。
圖4為根據一或多項實施例的另一實例行驅動電路400之一部分 的示意圖。圖4中之相同或類似於圖2中之彼等組件的組件被給予相同參考編號或標記，且因此省略其詳細描述。
行驅動電路400包括位元線BL及BLB、與位元線BL及BLB耦接之預充電電路210、與位元線BL及BLB耦接之感測放大器220及與位元線BL及BLB耦接的寫入驅動器430。在一些實施例中，位元線BL及BLB為對應於一對與圖1中之記憶體胞元112之行耦接的位元線BL[0：N]及BLB[0：N]的資料線。
與圖2中之寫入驅動器230相比較，寫入驅動器430用牽引裝置432替換牽引裝置232，且用牽引裝置434替換牽引裝置234。牽引裝置432及434經組態以執行類似於牽引裝置232及234之彼等功能的功能。
牽引裝置432包括在節點NVDD與位元線BL之間串聯地耦接的P型電晶體432a及432b。電晶體432b之源極與節點NVDD耦接。電晶體432b之汲極與電晶體432a之源極耦接。電晶體432a之汲極與位元線BL耦接。電晶體432a之閘極與位元線BLB耦接。電晶體432b之閘極經組態以接收控制訊號DHT。
牽引裝置434包括在節點NVDD與位元線BLB之間串聯地耦接的P型電晶體434a及434b。電晶體434b之源極與節點NVDD耦接。電晶體434b之汲極與電晶體434a之源極耦接。電晶體434a之汲極與位元線BLB耦接。電晶體434a之閘極與位元線BL耦接。電晶體434b之閘極經組態以接收控制訊號DHC。
圖5為根據一或多項實施例之另一實例控制電路500的示意圖。在一些實施例中，控制電路500可用於替換圖2或圖4中的控制電路240。圖5中之相同或類似於圖2或圖4中之彼等組件的組件被給予相同參考編號或標記，且引起省略其詳細描述。
控制電路500經組態以基於互補寫入資料訊號WC、寫入控制訊號WPGB及行選擇訊號Y_SELB而產生第一控制訊號DHT。控制電路 500亦經組態以基於寫入資料訊號WT、寫入控制訊號WPGB及行選擇訊號Y_SELB而產生第二控制訊號DHC。在一些實施例中，行選擇訊號Y_SELB在位元線BL及BLB經選擇以待存取時為邏輯低值，且在位元線BL及BLB並未經選擇以被存取時為邏輯高。
控制電路500包括NOR閘542及544。NOR閘542包括經組態以分別接收WC、WPGB及Y_SELB的三個輸入端子。NOR閘542亦包括經組態以輸出訊號DHT的輸出端子。NOR閘544包括經組態以分別接收訊號WT、WPGB及Y_SELB的三個輸入端子。NOR閘544亦包括經組態以輸出訊號DHC的輸出端子。此外，NOR閘542及544與節點NVDDM耦接，且經組態以輸出具有自VDDM至VSS之電壓擺動的控制訊號DHC及DHT。
圖6為根據一或多項實施例的另一實例行驅動電路600之一部分的示意圖。在一些實施例中，行驅動電路600可用於圖1中之行驅動電路130。圖6中之相同或類似於圖2中之彼等組件的組件被給出相同參考編號或標記。
行驅動電路600包括位元線BL、互補位元線BLB、與位元線BL及BLB耦接之預充電電路610、與位元線BL及BLB耦接的感測放大器620，及與位元線BL及BLB耦接的寫入驅動器630。在一些實施例中，位元線BL及BLB為對應於一對與圖1中之記憶體胞元112之行耦接的位元線BL[0：N]及BLB[0：N]的資料線。
預充電電路610經組態以回應於預充電控制訊號BLEQ而使位元線BL及BLB充電至預充電電壓VCH。預充電電路610包括N型電晶體612、614及616。電晶體612耦接於位元線BL與BLB之間；電晶體614耦接於位元線BL與節點NVCH之間；且電晶體616耦接於位元線BLB與節點NVCH之間。電晶體612、614及616之閘極經組態以接收預充電控制訊號BLEQ。節點NVCH經組態以載送預充電電壓VCH。
感測放大器620經組態以在讀取操作期間偵測並放大位元線BL與BLB之間的電壓差。寫入驅動器630經組態以回應於寫入資料訊號WC及WT在寫入操作期間將位元線BL及BLB設定於不同電壓位準。在一些實施例中，寫入驅動器630之一部分經組態以在讀取操作期間與感測放大器620一起工作。在一些實施例中，感測放大器620在讀取操作期間在無寫入驅動器630輔助情況下操作。
寫入驅動器630包括牽引裝置632、634、636及638以及控制電路640。寫入驅動器630亦包括各種電壓節點NVDD、NVSS及NVSSM。節點NVDD經組態以載送供電電壓VDD。節點NVSS經組態以載送參考電壓VSS。節點NVSSM經組態以載送另一參考電壓VSSM。在一些實施例中，電壓VDD之電壓位準大於電壓VSS的電壓位準及電壓VSSM之電壓位準。在一些實施例中，電壓VSS之電壓位準與電壓VSSM的電壓位準不同。在一些實施例中，電壓節點NVCH與電壓節點NVSS耦接，且電壓VSS之電壓位準及電壓VCH的電壓位準相同。
牽引裝置632耦接於位元線BL與電壓節點NVSS之間。牽引裝置632經組態以回應於控制訊號DHT經啟動或撤銷啟動。舉例而言，當控制訊號DHC為邏輯低時，撤銷啟動牽引裝置632；當控制訊號DHC為邏輯高時，啟動牽引裝置632。牽引裝置632亦經組態以在牽引裝置632經啟動時基於位元線BLB處之訊號而朝向參考電壓VSS之電壓位準牽引位元線BL處的訊號。舉例而言，當牽引裝置632經啟動且位元線BLB處之訊號為邏輯高時，牽引裝置632朝向參考電壓VSS的電壓位準牽引訊號。
牽引裝置532包括在節點NVSS與位元線BL之間串聯地耦接的N型電晶體632a及632b。電晶體632a之源極與節點NVSS耦接。電晶體632a之汲極與電晶體632b之源極耦接。電晶體632b之汲極與位元線BL耦接。電晶體632a之閘極與位元線BLB耦接。電晶體632b之閘極經 組態以接收控制訊號DHC。
牽引裝置634耦接於位元線BLB與電壓節點NVSS之間。牽引裝置634經組態而以類似於牽引裝置632基於控制訊號DHC之操作的方式回應於控制訊號DHT而經啟動或撤銷啟動。牽引裝置634亦經組態而在牽引裝置634以類似於牽引裝置632基於位元線BLB處之訊號之操作的方式經啟動時基於位元線BL處的訊號而朝向參考電壓VSS之電壓位準牽引位元線BLB處的訊號。
牽引裝置634包括在節點NVSS與位元線BLB之間串聯地耦接的N型電晶體634a及634b。電晶體634a之源極與節點NVSS耦接。電晶體634a之汲極與電晶體634b之源極耦接。電晶體634b之汲極與位元線BLB耦接。電晶體634a之閘極與位元線BL耦接。電晶體634b之閘極經組態以接收控制訊號DHT。
牽引裝置636耦接於位元線BL與電壓節點NVDD之間。牽引裝置636經組態以基於控制訊號DHC朝向供電電壓VDD之電壓位準牽引位元線BL處的訊號。牽引裝置636為P型電晶體。電晶體636之源極與節點NVDD耦接。電晶體636之汲極與位元線BL耦接。電晶體636之閘極經組態以接收控制訊號DHC。
牽引裝置638耦接於位元線BLB與電壓節點NVDD之間。牽引裝置638經組態以基於控制訊號DHT朝向供電電壓VDD之電壓位準牽引位元線BLB處的訊號。牽引裝置638為P型電晶體。電晶體638之源極與節點NVDD耦接。電晶體638之汲極與位元線BLB耦接。電晶體638之閘極經組態以接收控制訊號DHT。
控制電路640與牽引裝置632、634、636及638耦接。控制電路640經組態以基於互補寫入資料訊號WC及寫入控制訊號WPG產生控制訊號DHT。控制電路640亦經組態以基於寫入資料訊號WT及寫入控制訊號WPG產生控制訊號DHC。在一些實施例中，寫入控制訊號 WPG在位元線BL及BLB經選擇用於執行寫入操作時為邏輯高，且在位元線BL及BLB並未經選擇用於執行寫入操作時為邏輯低。
控制電路640包括「反及」(NAND)閘642及644。NAND閘642包括經組態以分別接收訊號WT及WPG的兩個輸入端子。NAND閘642亦包括與電晶體632b及636之閘極耦接且經組態以輸出訊號DHC的輸出端子。NAND閘644包括經組態以分別接收訊號WC及WPG的兩個輸入端子。NAND閘644亦包括與電晶體634b及638之閘極耦接且經組態以輸出訊號DHT的輸出端子。
此外，NAND閘642及644與節點NVSSM耦接，且經組態以輸出具有自VDD至VSSM之第三電壓擺動的控制訊號DHC及DHT。另一方面，位元線BL及BLB經由各種牽引裝置632、634、636及638朝向VDD或VSS牽引，且因此具有自VDD至VSSM的第四電壓擺動。因此，當參考電壓VSS之電壓位準不同於參考電壓VSSM之電壓位準時，第三電壓擺動亦不同於第四電壓擺動。在此情況下，牽引裝置632、634、636及638亦充當位準移位器以適應具有不同電壓擺動的訊號。
在一些實施例中，行驅動電路600為行驅動電路200的邏輯互補之變化。行驅動電路600之操作類似於行驅動電路200之操作，唯各種訊號之邏輯值的反轉外。因此，省略行驅動電路600之詳細描述。
圖7為根據一或多項實施例的另一實例行驅動電路700之一部分的示意圖。圖7中之相同或類似於圖6中之彼等組件的組件被給予相同參考編號或標記，且因此省略其詳細描述。
行驅動電路700包括位元線BL及BLB、與位元線BL及BLB耦接之預充電電路610、與位元線BL及BLB耦接之感測放大器620及與位元線BL及BLB耦接的寫入驅動器730。在一些實施例中，位元線BL及BLB為對應於一對與圖1中之記憶體胞元112之行耦接的位元線BL[0： N]及BLB[0：N]的資料線。
與圖6中之寫入驅動器630相比較，寫入驅動器730用牽引裝置732替換牽引裝置632，且用牽引裝置734替換牽引裝置634。牽引裝置732及734經組態以執行類似於牽引裝置632及634之彼等功能的功能。
牽引裝置732包括在節點NVSS與位元線BL之間串聯地耦接的N型電晶體732a及732b。電晶體732b之源極與節點NVSS耦接。電晶體732b之汲極與電晶體732a之源極耦接。電晶體732a之汲極與位元線BL耦接。電晶體732a之閘極與位元線BLB耦接。電晶體732b之閘極經組態以接收控制訊號DHC。
牽引裝置734包括在節點NVSS與位元線BLB之間串聯地耦接的N型電晶體734a及734b。電晶體734b之源極與節點NVSS耦接。電晶體734b之汲極與電晶體734a之源極耦接。電晶體734a之汲極與位元線BLB耦接。電晶體734a之閘極與位元線BL耦接。電晶體734b之閘極經組態以接收控制訊號DHT。
圖8為根據一或多項實施例之另一實例控制電路800的示意圖。在一些實施例中，控制電路800可用於替換圖6或圖7中的控制電路640。圖8中之相同或類似於圖6或圖7中之彼等組件的組件被給予相同參考編號或標記，且因此省略其詳細描述。
控制電路800經組態以基於互補寫入資料訊號WC、寫入控制訊號WPG及行選擇訊號Y_SEL而產生控制訊號DHT。控制電路800亦經組態以基於寫入資料訊號WT、寫入控制訊號WPG及行選擇訊號Y_SEL而產生控制訊號DHC。在一些實施例中，行選擇訊號Y_SEL在位元線BL及BLB經選擇以待存取時為邏輯高，且在位元線BL及BLB並未經選擇以被存取時為邏輯低。
控制電路800包括NAND閘842及844。NAND閘842包括經組態以分別接收訊號WT、WPG及Y_SEL的三個輸入端子。NAND閘842亦包 括經組態以輸出訊號DHC的輸出端子。NAND閘844包括經組態以分別接收訊號WC、WPG及Y_SEL的三個輸入端子。NAND閘844亦包括經組態以輸出訊號DHT的輸出端子。此外，NAND閘842及844與節點NVSSM耦接，且經組態以輸出具有自VDD至VSSM之電壓擺動的控制訊號DHC及DHT。
圖9為根據一些實施例之操作行驅動電路之方法900的流程圖。在本發明中，方法900基於方法行驅動電路200來說明。應理解，額外操作可在描繪於圖9中的方法900之前、期間及/或之後執行，且一些其他處理程序可僅在本文中簡潔地描述。在一些實施例中，方法900對應於操作如結合圖1至圖8所說明之行驅動電路200、400、600或700。
處理程序以操作910開始，其中諸如位元線BL之第一資料線及諸如互補位元線BLB之第二資料線由預充電電路210充電至預充電電壓VCH。
處理程序行進至操作920，其中第一控制訊號DHT及第二控制訊號DHC由控制電路回應於第一寫入資料訊號WT、第二寫入資料訊號WC及寫入控制訊號WPGB或行選擇訊號Y_SELB中之一或多者而產生。
處理程序行進至操作930，其中基於控制訊號DHT及DHC，第一牽引裝置232或第二牽引裝置234中之一牽引裝置經啟動，且第一牽引裝置232或第二牽引裝置234中之另一牽引裝置經撤銷啟動。
處理程序行進至操作940，其中資料線BL或BLB中與經啟動牽引裝置232或234相關聯的對應資料線處之訊號由經啟動牽引裝置232或234基於控制訊號DHT及DHC牽引至電壓VDD。
處理程序行進至操作940，其中基於控制訊號DHT及DHC，第三牽引裝置236或第四牽引裝置238中之一牽引裝置經啟動，且第三牽引 裝置236或第四牽引裝置238中之另一牽引裝置經撤銷啟動。
處理程序行進至操作960，其中資料線BL或BLB中與經啟動牽引裝置236或238相關聯的另一資料線處之訊號由經啟動牽引裝置236或238基於控制訊號DHT及DHC牽引至電壓VSS。
處理程序行進至操作970，其中回應於諸如字線訊號WL之重設訊號的下降邊緣而將控制訊號DHT及DHC設定為邏輯低。因此，回應於重設訊號WL，第一牽引裝置232及第二牽引裝置234皆經啟動。在一些實施例中，省略操作970。
圖10A為根據一些實施例的基於圖2中之電路實施的行驅動電路之實例佈局設計1000A之一部分的佈局圖。
佈局設計1000A包括分佈於兩個區I及II中的各種佈局圖案。區I及區II各自對應於置放個別行之記憶體胞元。佈局設計1000A包括：沿著行方向Y延伸之主動區佈局圖案1002及1004；沿著列方向X延伸之複數個多晶矽佈局圖案1012、1014、1016及1018；沿著方向Y延伸的複數個多晶矽切割佈局圖案1022、1024及1026；沿著方向Y延伸的複數個導電佈局圖案1032、1034、1036及1038；及複數個通路插塞佈局圖案V0。
主動區佈局圖案1002及1004可用於形成所得記憶體電路中的主動區。多晶矽佈局圖案1012、1014、1016及1018可用於在所得記憶體電路中形成多晶矽條帶，該等多晶矽條帶將基於多晶矽切割佈局圖案1022、1024及1026而經局部修整。導電佈局圖案1032、1034、1036及1038可用於在所得記憶體電路中形成諸如位元線及互補位元線的資料線。通路插塞佈局圖案V0可用於形成連接各種資料線與對應多晶矽條帶的通路插塞。
主動區與佈局圖案1002，多晶矽佈局圖案1012、1014、1016及1018之一部分以及導電佈局圖案1032及1034中之一部分係在區I中， 且適合於形成用於一行記憶體胞元之對應於圖2中之牽引裝置232及234的牽引裝置。主動區佈局圖案1004，多晶矽佈局圖案1012、1014、1016及1018之一部分以及導電佈局圖案1036及1038的一部分係在區II中且適合於形成用於另一行記憶體胞元之對應於圖2中之牽引裝置232及234的牽引裝置。佈局設計1000A之其他佈局圖案未展示於圖10A中以便避免不必要地混淆佈局設計1000A的說明。
舉例而言，在圖10A之區I中，多晶矽佈局圖案1014及主動區佈局圖案1002對應於電晶體1042，該電晶體對應於圖2中的電晶體232a。多晶矽佈局圖案1012及主動區佈局圖案1002對應於電晶體1044，該電晶體對應於電晶體232b。多晶矽佈局圖案1016及主動區佈局圖案1002對應於電晶體1046，該電晶體對應於電晶體234a。多晶矽佈局圖案1018及主動區佈局圖案1002對應於電晶體1048，該電晶體對應於電晶體234b。在一些實施例中，電晶體1042、1044、1046及1048中之每一電晶體及所得電晶體電路中之記憶體胞元的個別電晶體具有相同大小。
在圖10A之區II中，各種佈局圖案以類似於區I中之彼等的方式配置，且省略其詳細描述。
圖10B為根據一些實施例的基於圖2之電路實施之行驅動電路的另一實例佈局設計1000B之一部分的佈局圖。圖10B中之相同或類似於圖10A中之彼等組件的組件被給予相同或類似參考編號或標記，且因此省略其詳細描述。
與佈局設計1000A相比較，佈局設計1000B進一步包括主動區佈局圖案1006及1008以及多晶矽佈局圖案1052、1054、1056及1058。又，多晶矽切割佈局圖案1024在佈局設計1000B被省略。佈局設計1000B包括分佈於區I、II、III及IV中之各種佈局圖案。區I及區II各自對應於置放個別行之記憶體胞元。區III對應於形成用於與區I相關聯 之行的牽引裝置232及234，且區IV對應於形成用於與區II相關聯之行的牽引裝置232及234。
主動區佈局圖案1002及1004，多晶矽佈局圖案1012、1014、1016及1018之一部分以及導電佈局圖案1032及1034中之一部分係在區III中，且適合於形成用於一行記憶體胞元之對應於牽引裝置232及234的牽引裝置。主動區佈局圖案1006及1008，多晶矽佈局圖案1052、1054、1056及1058之一部分以及導電佈局圖案1036及1038的一部分係在區IV中且適合於形成用於另一行記憶體胞元的對應於牽引裝置232及234的牽引裝置。佈局設計1000B之其他佈局圖案未展示於圖10B中以便避免不必要地混淆佈局設計1000B的說明。
舉例而言，在圖10B之區III中，多晶矽佈局圖案1014及主動區佈局圖案1002及1004對應於電晶體1062，該電晶體對應於圖2中的電晶體232a。多晶矽佈局圖案1012及主動區佈局圖案1002及1004對應於電晶體1064，該電晶體對應於電晶體232b。多晶矽佈局圖案1018及主動區佈局圖案1002及1004對應於電晶體1066，該電晶體對應於電晶體234a。多晶矽佈局圖案1016及主動區佈局圖案1002及1004對應於電晶體1068，該電晶體對應於電晶體234b。在一些實施例中，電晶體1062、1064、1066及1068中之每一電晶體具有為所得記憶體電路中之記憶體胞元之個別電晶體之大小兩倍的有效大小。
在圖10B之區IV中，各種佈局圖案以類似於區III中之彼等的方式配置，且省略其詳細描述。
圖11A為根據一些實施例的基於圖4中之電路實施的行驅動電路之實例佈局設計1100A之一部分的佈局圖。圖11A中之相同或類似於圖10A中之彼等組件的組件被給予相同或類似參考編號或標記，且因此省略其詳細描述。
與佈局設計1000A相比較，在圖11A之區I中，多晶矽佈局圖案 1012及主動區佈局圖案1002對應於電晶體1142，該電晶體對應於圖4中之電晶體432a。多晶矽佈局圖案1014及主動區佈局圖案1002對應於電晶體1144，該電晶體對應於電晶體432b。多晶矽佈局圖案1018及主動區佈局圖案1002對應於電晶體1146，該電晶體對應於電晶體434a。多晶矽佈局圖案1016及主動區佈局圖案1002對應於電晶體1148，該電晶體對應於電晶體434b。在一些實施例中，電晶體1042、1044、1046及1048中之每一電晶體及所得電晶體電路中之記憶體胞元的個別電晶體具有相同大小。
在圖11A之區II中，各種佈局圖案以類似於區I中之彼等的方式配置，且省略其詳細描述。
圖11B為根據一些實施例的基於圖4中之電路實施之行驅動電路的另一實例佈局設計1100B之一部分的佈局圖。圖11B中之相同或類似於圖10B中之彼等組件的組件被給予相同或類似參考編號或標記，且因此省略其詳細描述。
與佈局設計1000B相比較，在圖11B之區III中，多晶矽佈局圖案1012及主動區佈局圖案1002及1004對應於電晶體1162，該電晶體對應於圖4中之電晶體432a。多晶矽佈局圖案1014及主動區佈局圖案1002及1004對應於電晶體1164，該電晶體對應於電晶體432b。多晶矽佈局圖案1018及主動區佈局圖案1002及1004對應於電晶體1166，該電晶體對應於電晶體434a。多晶矽佈局圖案1016及主動區佈局圖案1002及1004對應於電晶體1168，該電晶體對應於電晶體434b。在一些實施例中，電晶體1162、1164、1166及1168中之每一電晶體具有為所得記憶體電路中之記憶體胞元之個別電晶體之大小兩倍的有效大小。
在圖10B之區IV中，各種佈局圖案以類似於區III中之彼等的方式配置，且省略其詳細描述。
根據一項實施例，一種電路包括一第一資料線、一第二資料 線、一第一牽引裝置、一第二牽引裝置、一第三牽引裝置及一第四牽引裝置。第一牽引裝置是在第一資料線與第一電壓之間。第一牽引裝置經組態以回應於一第一控制訊號而啟動或撤銷啟動；且經組態以在該第一牽引裝置經啟動時基於第二資料線處的第二訊號朝向第一電壓的電壓位準而牽引第一資料線處的第一訊號。第二牽引裝置是在第二資料線與第一電壓之間。第二牽引裝置經組態以回應於第二控制訊號而啟動或撤銷啟動；且經組態以在第二牽引裝置經啟動時基於第一資料線處的第一訊號而朝向第一電壓的電壓位準而牽引第二資料線處的第二訊號。第三牽引裝置是在第一資料線與第二電壓之間。第三牽引裝置經組態以基於第一控制訊號朝向第二電壓之電壓位準牽引第一資料線處的第一訊號。第四牽引裝置是在第二資料線與第二電壓之間。第四牽引裝置經組態以基於該第二控制訊號朝向第二電壓之電壓位準牽引第二資料線處的第二訊號。
根據另一實施例，一種電路包括第一資料線、第二資料線、經組態以載送第一電壓之第一電壓節點、經組態以載送第二電壓之第二電壓節點及控制電路。電路亦包括串聯地耦接於第一電壓節點與第一資料線之間的第一電晶體及第二電晶體，以及串聯地耦接於第一電壓節點與第二資料線之間的第三電晶體及第四電晶體。第一電晶體之閘極與第二資料線耦接，且第二電晶體之閘極與控制電路耦接。第三電晶體之閘極與第一資料線耦接，且第四電晶體之閘極與控制電路耦接。電路亦包括耦接於第二電壓節點與第一資料線之間的第五電晶體，及耦接於第二電壓節點與第二資料線之間的第六電晶體。第五電晶體之閘極與控制電路耦接。第六電晶體之閘極與控制電路耦接。
根據另一實施例，一種驅動第一資料線與第二資料線的方法包括將第一資料線及第二資料線充電至預定電壓位準。回應於第一寫入資料訊號、第二寫入資料訊號及寫入控制訊號或行選擇訊號中的一或 多者，第一牽引裝置或第二牽引裝置中之一牽引裝置經啟動，且第一牽引裝置或第二牽引裝置中之另一牽引裝置經撤銷啟動。第一牽引裝置是在第一資料線與經組態以載送第一電壓的第一電壓節點之間，且第二牽引裝置是在第二資料線與第一電壓節點之間。將第一資料線或第二資料線中對應於經啟動牽引裝置之一資料線處的訊號牽引至第一電壓的電壓位準。將第一資料線或第二資料線中對應於經撤銷啟動牽引裝置之另一資料線處的訊號牽引至第二電壓的電壓位準。
前文概述若干實施例之構件，使得熟習此項技術者可較好地理解本發明之態樣。熟習此項技術者應理解，其可易於使用本發明作為設計或修改用於進行本文中所引入之實施例的相同用途及/或達成相同優點的其他處理程序及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本發明之精神及範疇，且其可在不脫離本發明之精神及範疇的情況下在本文中進行各種改變、替代及更改。
200‧‧‧實例行驅動電路
210‧‧‧預充電電路
212‧‧‧P型電晶體
214‧‧‧P型電晶體
216‧‧‧P型電晶體
220‧‧‧感測放大器
230‧‧‧寫入驅動器
232‧‧‧牽引裝置
232a‧‧‧P型電晶體
232b‧‧‧P型電晶體
234‧‧‧牽引裝置
234a‧‧‧P型電晶體
234b‧‧‧P型電晶體
236‧‧‧牽引裝置/N型電晶體
238‧‧‧牽引裝置/N型電晶體
240‧‧‧控制電路
242‧‧‧「反或」(NOR)閘
244‧‧‧NOR閘
BL‧‧‧位元線
BLB‧‧‧互補位元線
NVCH‧‧‧節點
NVDD‧‧‧電壓節點
NVDDM‧‧‧電壓節點
NVSS‧‧‧電壓節點

Claims (10)

  1. 一種電路，其包含：一第一資料線；一第二資料線；一第一牽引裝置，其耦接至該第一資料線及一第一電壓，該第一牽引裝置經組態以：回應於一第一控制訊號而啟動或撤銷啟動；及在該第一牽引裝置經啟動時基於該第二資料線處之一第二訊號朝向該第一電壓之一電壓位準牽引該第一資料線處的一第一訊號；一第二牽引裝置，其耦接至該第二資料線及該第一電壓，該第二牽引裝置經組態以：回應於一第二控制訊號而啟動或撤銷啟動；及在該第二牽引裝置經啟動時基於該第一資料線處之該第一訊號朝向該第一電壓之該電壓位準牽引該第二資料線處的一第二訊號；一第三牽引裝置，其耦接至該第一資料線及一第二電壓，該第三牽引裝置經組態以基於該第一控制訊號朝向該第二電壓之一電壓位準牽引該第一資料線處的該第一訊號；及一第四牽引裝置，其耦接至該第二資料線及該第二電壓，該第四牽引裝置經組態以基於該第二控制訊號朝向該第二電壓之該電壓位準牽引該第二資料線處的該第二訊號。
  2. 如請求項1之電路，其進一步包含：一控制電路，其經組態以基於至少一寫入控制訊號及一第一寫入資料訊號而產生該 第一控制訊號；及基於至少該寫入控制訊號及一第二資料寫入訊號而產生該第二控制訊號。
  3. 如請求項2之電路，其中該控制電路經組態以產生該第一控制訊號及該第二控制訊號，使得該第一控制訊號或該第二控制訊號的一第一電壓擺動不同於自該第一電壓之該電壓位準至該第二電壓之該電壓位準的一第二電壓擺動。
  4. 如請求項2之電路，其中該控制電路經進一步組態以：基於一行選擇訊號產生該第一控制訊號；及基於該行選擇訊號產生該第二控制訊號。
  5. 如請求項1之電路，其進一步包含：一預充電電路，其經組態以將該第一資料線及該第二資料線充電至一預定電壓位準。
  6. 如請求項5之電路，其中該預充電電路經組態以接收該第一電壓並使用該第一電壓之該電壓位準作為該預定電壓位準。
  7. 一種電路，其包含：一第一資料線；一第二資料線；一第一電壓節點，其經組態以載送一第一電壓；一第二電壓節點，其經組態以載送一第二電壓；一控制電路；一第一電晶體及一第二電晶體，其串聯地耦接於該第一電壓節點與該第一資料線之間；一第三電晶體及一第四電晶體，其串聯地耦接於該第一電壓 節點與該第二資料線之間；一第五電晶體，其耦接於該第二電壓節點與該第一資料線之間，該第五電晶體之一閘極與該控制電路耦接；及一第六電晶體，其耦接於該第二電壓節點與該第二資料線之間，該第六電晶體之一閘極與該控制電路耦接。
  8. 如請求項7之電路，其中該控制電路包含：一第一邏輯閘，其具有與該第二電晶體之該閘極及該第五電晶體之該閘極耦接的一輸出端，該第一邏輯閘經組態以接收一寫入控制訊號及一第一寫入資料訊號；一第二邏輯閘，其具有與該第二電晶體之該閘極及該第五電晶體之該閘極耦接的一輸出端，該第二邏輯閘經組態以接收該寫入控制訊號及一第二寫入資料訊號；且該第一邏輯閘及該第二邏輯閘皆為NOR閘或皆為NAND閘。
  9. 如請求項8之電路，其中該控制電路經組態以產生在該第一邏輯閘之該輸出端處的該第一控制訊號及在該第二邏輯閘之該輸出端處的一第二控制訊號；且該控制電路經組態，使得該第一控制訊號或該第二控制訊號之一第一電壓擺動不同於自該第一電壓之一電壓位準至該第二電壓之一電壓位準的一第二電壓擺動。
  10. 一種驅動一第一資料線及一第二資料線之方法，該方法包含：將該第一資料線與該第二資料線充電至一預定電壓位準；回應於一第一寫入資料訊號、一第二寫入資料訊號及一寫入控制訊號或一行選擇訊號中之一或多者，啟動一第一牽引裝置或一第二牽引裝置中之一牽引裝置且撤銷啟動該第一牽引裝置或該第二牽引裝置之另一牽引裝 置，該第一牽引裝置係在該第一資料線與經組態以載送一第一電壓之一第一電壓節點之間，且該第二牽引裝置係在該第二資料線與該第一電壓節點之間；將該第一資料線或該第二資料線中對應於該經啟動牽引裝置之一資料線處的一訊號牽引至該第一電壓之一電壓位準；及將該第一資料線或該第二資料線中對應於該經撤銷啟動牽引裝置之另一資料線處的一訊號牽引至一第二電壓之一電壓位準。
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