TWI714660B - 半導體裝置及其模擬sram操作之方法 - Google Patents

半導體裝置及其模擬sram操作之方法 Download PDF

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Abstract

在一些實施例中，一種半導體裝置包含靜態隨機存取記憶體(SRAM)單元、模擬器及抑制裝置。由字線啟用之該SRAM單元包含由第一p型金屬氧化物半導體(PMOS)電晶體及第一n型金屬氧化物半導體(NMOS)電晶體形成之第一反相器且在該第一反相器之輸出處儲存第一資料。該模擬器經組態以模擬按照該PMOS電晶體在驅動強度方面弱於該第一NMOS電晶體之條件操作之該第一反相器。該抑制裝置經組態以回應於該模擬器之輸出處之電壓而選擇性地抑制該字線之電壓位準。

Description

半導體裝置及其模擬SRAM操作之方法
本揭露係關於半導體裝置。
例如筆記型電腦之現代電子裝置包括用於儲存資訊之各種記憶體。記憶體電路包含兩個主要類別：揮發性記憶體及非揮發性記憶體。揮發性記憶體包含亦可劃分為以下兩個子類別之隨機存取記憶體(RAM)：靜態隨機存取記憶體(SRAM)及動態隨機存取記憶體(DRAM)。
一些實施例具有以下特徵及/或優點之一者或組合。在一些實施例中，半導體裝置包含模擬反相器及電壓產生器。模擬反相器經組態以模擬按照第一反相器之第一PMOS電晶體在驅動強度方面弱於第一反相器之第一NMOS電晶體之條件操作之SRAM單元之第一反相器。第一反相器在第一反相器之輸出處儲存第一資料。第一PMOS電晶體經組態以使第一反相器之輸出處之電壓朝向供應電壓上拉。電壓產生器經組態以回應於第一邏輯位準而提供階躍電壓給模擬反相器。階躍電壓係供應電壓之預定百分比。
在一些實施例中，半導體裝置包含SRAM單元、模擬器及抑制裝 置。由字線啟用之SRAM單元包含由第一PMOS電晶體及第一NMOS電晶體形成之第一反相器，且在第一反相器之輸出處儲存第一資料。模擬器經組態以模擬按照PMOS電晶體在驅動強度方面弱於第一NMOS電晶體之條件操作之第一反相器。抑制裝置經組態以回應於模擬器之輸出處之電壓而選擇性地抑制字線之電壓位準。
在一些實施例中，方法包含以下操作。提供供應電壓給電壓產生器。電壓產生器模擬按照開關電晶體在驅動強度方面強於第一NMOS電晶體之條件操作之SRAM單元之開關電晶體及SRAM單元之第一反相器之第一NMOS電晶體。SRAM單元之開關電晶體及SRAM單元之第一反相器之第一NMOS電晶體按照開關電晶體在驅動強度方面強於第一NMOS電晶體之條件操作。開關電晶體經組態以由字線啟用。第一反相器係由第一PMOS電晶體及第一NMOS電晶體形成，且在第一反相器之輸出處儲存第一資料。電壓產生器提供階躍電壓給模擬反相器之輸入。階躍電壓係供應電壓之預定百分比。模擬反相器模擬按照第二反相器之第二PMOS電晶體在驅動強度方面弱於第二反相器之第二NMOS電晶體之條件操作之SRAM單元之第二反相器。第二反相器在第二反相器之輸出處儲存第二資料。回應於模擬反相器之輸出處之電壓而選擇性地抑制字線之電壓位準。
1:靜態隨機存取記憶體(SRAM)陣列
2:半導體裝置
3:半導體裝置
4:半導體裝置
5:半導體裝置
6:半導體裝置
8:半導體裝置
9:半導體裝置
10:半導體裝置
12:靜態隨機存取記憶體(SRAM)單元
20:模擬器
22:抑制裝置
24:靜態隨機存取記憶體(SRAM)單元
30:模擬器
32:電壓產生器
34:模擬反相器
40:模擬器
44:模擬反相器
50:模擬器
52:電壓產生器
60:模擬器
62:電壓產生器
80:模擬器
82:電壓產生器
90:模擬器
100:模擬器裝置
141至14n:模擬器
201:模擬器
202:模擬器
203:模擬器
210:多數邏輯
900:反相器
1100:操作
1102:操作
1104:操作
1106:操作
1108:操作
BL:位元線
/BL:反相位元線
EN:啟用信號
/EN:啟用反相信號
GND:參考電壓
M1:低側電晶體
M2:高側電晶體
M3:第二電阻式電晶體
M4:電晶體
M5:電晶體
M6:電晶體
M11:電晶體
M12:電晶體
M13:電晶體
M14:電晶體
M15:電晶體
M16:電晶體
Mc:電晶體
MS1:電晶體
MS2:第一電阻式電晶體
MY:第二反相器之輸出
MZ:第一反相器之輸出
n0:節點
n1:節點
n2:節點
P1:點
P2:點
S1:曲線
S2:曲線
S3:曲線
S4:曲線
S5:曲線
S6:曲線
Vc:電壓
VDD:供應電壓
Vs:階躍電壓
WL:字線
在結合隨附圖式閱讀時根據以下詳述最佳地理解本發明之態樣。應注意，根據標準行業慣例，各種特徵不一定按比例繪製。實際上，為了使論述清楚，可任意增大或減小各種特徵之尺寸。
圖1係根據一些實施例之SRAM陣列之圖式。
圖2係根據一些實施例之半導體裝置之圖式。
圖3係根據一些實施例之半導體裝置之方塊圖。
圖4A係根據一些實施例之半導體裝置之圖式。
圖4B係繪示根據一些實施例之圖4A之模擬反相器之操作的示意圖。
圖4C係繪示根據一些實施例之圖4A之模擬反相器之另一操作的示意圖。
圖5係根據一些實施例之半導體裝置之圖式。
圖6係根據一些實施例之半導體裝置之圖式。
圖7A係展示根據一些實施例之電壓特性的圖式。
圖7B係展示根據一些實施例之電壓特性的圖式。
圖8係根據一些實施例之半導體裝置之圖式。
圖9係根據一些實施例之半導體裝置之圖式。
圖10係根據一些實施例之半導體裝置之圖式。
圖11係根據一些實施例之方法之流程圖。
以下揭示內容提供諸多不同實施例或實例用於實施本發明之不同特徵。下文將描述組件及配置之特定實例以簡化本發明。當然，此等僅為實例且不意在限制。例如，在以下詳述中，第一特徵形成在第二特徵上方或第二特徵上可包含其中第一特徵及第二特徵形成為直接接觸之實施例，且亦可包含其中第一特徵與第二特徵之間可形成額外特徵使得第一特徵及第二特徵可不直接接觸之實施例。此外，本發明可在各個實例中重複元件符號及/或字母。此重複係為了簡單且清楚且本身不規定所論述之各個實施例及/或組態之間之關係。
圖1係根據一些實施例之SRAM陣列1之圖式。參考圖1，SRAM陣列 1包含配置成列及行之複數個SRAM單元12、複數個電晶體Mc及複數個模擬器141至14n，其中n係正整數。SRAM單元12可由四個電晶體(4T)、六個電晶體(6T)、八個電晶體(8T)或十個電晶體(10T)組成。
SRAM單元12之各列係由字線WL啟用且伴隨有模擬器，例如例示性模擬器141或142。模擬器經組態以偵測相同列中之SRAM單元之極端狀況(corner case)。此外，SRAM單元12之各列亦伴隨有電晶體Mc，其用作抑制裝置以回應於偵測結果而選擇性地抑制與相同列中之電晶體Mc相關聯之字線WL之電壓位準。例如，當由SRAM單元之相同列中之相關聯模擬器偵測之SRAM單元之極端狀況被判定為快速-快速(FF)極端狀況及快速-緩慢(FS)極端狀況之一者時，相同列中之電晶體Mc抑制字線WL之電壓位準。例如，經抑制字線WL之電壓位準在未抑制字線WL之電壓位準之自約5%至約15%之範圍內。相反地，當由SRAM單元之相同列中之相關聯模擬器偵測之SRAM單元之極端狀況被判定為緩慢-緩慢(SS)極端狀況及緩慢-快速(SF)極端狀況之一者時，相同列中之電晶體Mc不抑制字線WL之電壓位準。
圖2係根據一些實施例之半導體裝置2之圖式。參考圖2，半導體裝置2包含模擬器20、抑制裝置22及SRAM單元24。
經組態以由字線WL啟用之SRAM單元24由六個電晶體M11、M12、M13、M14、M15及M16組成。在實施例中，電晶體M11、M12、M13、M14、M15及M16之各者係金屬氧化物半導體(MOS)電晶體。具體言之，電晶體M11、M13、M15及M16係n型MOS(NMOS)電晶體，而電晶體M12及M14係p型MOS(PMOS)電晶體。
第一反相器係由第一PMOS電晶體M12及第一NMOS電晶體M11形 成，且在第一反相器之輸出MZ處儲存第一資料。第二反相器係由第二PMOS電晶體M14及第二NMOS電晶體M13形成，且在第二反相器之輸出MY處儲存第二資料。第一資料之邏輯位準與第二資料互補。第一反相器及第二反相器交叉耦合，此意謂：第一反相器之輸出MZ耦合至第二反相器之輸入，且第二反相器之輸出MY耦合至第一反相器之輸入。
在第一反相器中，第一PMOS電晶體M12用於使輸出MZ處之電壓位準朝向供應電壓VDD上拉，而第一NMOS電晶體M11用於使輸出MZ處之電壓位準朝向參考電壓GND下拉。
類似地，在第二反相器中，第二PMOS電晶體M14用於使輸出MY處之電壓位準朝向供應電壓VDD上拉，而第二NMOS電晶體M13用於使輸出MY處之電壓位準朝向參考電壓GND下拉。
用作開關或旁通閘之電晶體M16及M15經組態以由字線WL之第一邏輯位準(即，邏輯高)啟用，使得第一反相器及第二反相器執行讀取操作或寫入操作之一者。在讀取操作中，將位元線BL及反相位元線/BL充電至相同電壓位準。在寫入操作中，將位元線BL及反相位元線/BAR充電至相反電壓位準。
一些現有SRAM裝置會遭遇資料翻轉問題。為了便於解釋，將SRAM單元24視為現有SRAM裝置。假設SRAM單元24最初在輸出MZ處儲存邏輯高值且在輸出MY處儲存邏輯低值，當發生資料翻轉時，儲存在輸出MZ處之邏輯高值反相為邏輯低值，且儲存在輸出MY處之邏輯低值反相為邏輯高值。
當SRAM單元24按照第一NMOS電晶體M11在驅動強度方面強於第一PMOS電晶體M12且開關電晶體M16在驅動強度方面強於第二NMOS電 晶體M13之條件操作時，SRAM單元24更傾向於出現資料翻轉問題。電晶體之間之此驅動強度差異性起因於製程之局部變動。此外，電晶體之驅動強度係由通道載流子遷移率判定。例如，驅動強度隨著載流子遷移率增加而增加。
此外，當字線WL上之電壓位準相對較高時，SRAM單元24易於出現資料翻轉問題。具體言之，自以字線WL上之相對較高電壓加偏壓於電晶體M16時起，輸出MY處之電壓相對較高。由於輸出MY處之相對較高電壓，所以電晶體M11傾向於導通。若電晶體M1導通，則儲存在輸出MZ處之邏輯高值反相為邏輯低值。
為了消除資料翻轉問題，提出經抑制字線(SWL)方案。電晶體(例如參考圖1所描述及繪示之電晶體Mc)經組態以抑制字線WL上之電壓位準，其與SRAM單元24之極端狀況無關。由於字線WL上之電壓位準受抑制，所以資料翻轉問題可得到緩解。然而，當在SS或SF極端狀況中操作時，字線WL上之經抑制電壓位準可減緩SRAM單元24之操作速度。
因此，可期望判定傾向於出現資料翻轉問題之SRAM單元24是否易於出現資料翻轉問題。若儲存在SRAM單元24中之資料經翻轉，則輸出MZ處之電壓位準呈現邏輯低。可藉由模擬SRAM單元24之輸出MZ處之電壓位準來判定儲存在SRAM單元24中之資料是否經翻轉。
模擬器20由啟用信號EN選擇性地啟用，該啟用信號EN將參考圖3進行詳細論述。
在實施例中，模擬器20經組態以模擬按照第一PMOS電晶體M12在驅動強度方面弱於第一NMOS電晶體M11之條件操作之SRAM單元24之第一反相器。抑制裝置22經組態以回應於模擬器20之輸出處之電壓Vc而選擇 性地抑制字線WL之電壓位準。
例如，若模擬器20之輸出處之電壓Vc呈現邏輯低，則判定儲存在傾向於出現資料翻轉問題之SRAM單元24中之資料經翻轉。因此，抑制裝置22抑制字線WL上之電壓位準。相反地，若模擬器20之輸出處之電壓Vc呈現邏輯高，則判定儲存在傾向於出現資料翻轉問題之SRAM單元24中之資料未翻轉。因此，抑制裝置22不抑制字線WL上之電壓位準。
在另一實施例中，模擬器20經組態以模擬按照開關電晶體M16在驅動強度方面強於第二NMOS電晶體M13之條件操作之第二反相器。類似地，抑制裝置22經組態以回應於模擬器20之輸出處之電壓Vc而選擇性地抑制字線WL之電壓位準。
在又一實施例中，模擬器20經組態以模擬按照第一PMOS電晶體M12在驅動強度方面弱於第一NMOS電晶體M11之條件操作之第一反相器，且模擬按照開關電晶體M16在驅動強度方面強於第二NMOS電晶體M13之條件操作之第二反相器。類似地，抑制裝置22經組態以回應於模擬器20之輸出處之電壓Vc而選擇性地抑制字線WL之電壓位準。
圖3係根據一些實施例之半導體裝置3之方塊圖。參考圖3，除(例如)半導體裝置3包含具有電壓產生器32及模擬反相器34之模擬器30之外，半導體裝置3類似於半導體裝置2。電壓產生器32及模擬反相器34兩者係由啟用信號EN之第一邏輯位準(即，邏輯高)啟用。
電壓產生器32經組態以回應於啟用信號EN之第一邏輯位準而提供階躍電壓Vs給模擬反相器34之輸入。階躍電壓Vs係供應電壓VDD之預定百分比。例如，預定百分比小於約50%。替代地，預定百分比係在自約20%至約40%之範圍內。此外，電壓產生器32經組態以由啟用信號EN之第一 邏輯位準啟用，且由與啟用信號EN之第一邏輯位準相反之第二邏輯位準停用。
亦參考圖2，當SRAM單元24按照開關電晶體M16在驅動強度方面強於第二NMOS電晶體M13之條件操作時，如先前所論述，SRAM單元24傾向於出現資料翻轉問題。在操作中，假設最初輸出MZ處之電壓為邏輯高且輸出MY處之電壓為邏輯低，在確證相關聯之字線WL之瞬間時刻，電晶體M14及M13兩者接通。在SRAM單元24中，第二反相器之輸出MY處之電壓接近供應電壓VDD之預定百分比。
因此，由電壓產生器32輸出之階躍電壓Vs能夠模擬按照開關電晶體M16在驅動強度方面強於第二NMOS電晶體M13之條件操作之SRAM單元24之第二反相器處輸出之電壓。由電壓產生器32產生之階躍電壓Vs有助於判定SRAM單元24之極端狀況。
模擬反相器34經組態以模擬按照第一PMOS電晶體M12在驅動強度方面弱於第一NMOS電晶體M11之條件操作之第一反相器。因為模擬反相器34經組態以模擬按照以上條件操作之第一反相器，所以模擬反相器34之操作類似於按照以上條件操作之第一反相器。
基於類似階躍電壓Vs及類似操作，由模擬反相器34輸出之電壓Vc可用於判定儲存在SRAM單元24中之資料是否經翻轉。隨後，抑制裝置22回應於模擬反相器34之輸出處之電壓Vc而選擇性地抑制字線WL之電壓位準。
圖4A係根據一些實施例之半導體裝置4之圖式。參考圖4A，除(例如)半導體裝置4包含具有模擬反相器44之模擬器40之外，半導體裝置4類似於參考圖3所描述及繪示之半導體裝置3。
模擬反相器44包含高側電晶體M2及低側電晶體M1。高側電晶體M2包含p型MOS(PMOS)電晶體且對應於SRAM單元24之第一PMOS電晶體M12，且低側電晶體M1包含n型MOS(NMOS)電晶體且對應於SRAM單元24之第一NMOS電晶體M11。高側電晶體M2及低側電晶體M1在高側電晶體M2及低側電晶體M1之各者之汲極端子之間具有連接節點(即，節點n1)，其用作模擬反相器44之輸出。低側電晶體M1在驅動強度方面強於高側電晶體M2。高側電晶體M2與低側電晶體M1之間之驅動強度關係類似於SRAM單元24之第一NMOS電晶體M11與第一PMOS電晶體M12之間之關係。因此，高側電晶體M2及低側電晶體M1之操作類似於SRAM單元24之第一NMOS電晶體M11及第一PMOS電晶體M12。
基於用作第一反相器之輸入之節點n0處接收之類似階躍電壓Vs及由高側電晶體M2及低側電晶體M1形成之類似電路結構，用作模擬反相器44之輸出之節點n1處之電壓可用於判定儲存在SRAM單元24中之資料是否經翻轉。隨後，抑制裝置22回應於模擬反相器24之輸出處之電壓Vc而選擇性地抑制字線WL之電壓位準。
在實施例中，低側電晶體M1具有大於高側電晶體M2之縱橫比，且因此低側電晶體M1在驅動強度方面強於高側電晶體M2。
在另一實施例中，低側電晶體M1具有低於高側電晶體M2之臨限值電壓，且因此低側電晶體M1在驅動強度方面強於高側電晶體M2。
在又一實施例中，低側電晶體M1具有大於高側電晶體M2之縱橫比且具有低於高側電晶體M2之臨限值電壓，且因此低側電晶體M1在驅動強度方面強於高側電晶體M2。
圖4B係繪示根據一些實施例之圖4A之模擬反相器44之操作的示意 圖。參考圖4B，電壓產生器32回應於啟用信號EN之第一邏輯位準(即，EN=1)經啟用且將階躍電壓Vs提供至模擬反相器44。在該時刻，低側電晶體M1不導通，而高側電晶體M2導通。將用作模擬反相器44之輸出之節點n1處之電壓Vc上拉至接近供應電壓VDD之電壓。抑制裝置22回應於電壓Vc而不抑制字線WL之電壓位準。
圖4C係繪示根據一些實施例之圖4A之模擬反相器44之另一操作的示意圖。參考圖4C，電壓產生器32回應於啟用信號EN之第一邏輯位準(即，EN=1)經啟用且將階躍電壓Vs提供至模擬反相器44。在該時刻，低側電晶體M1導通，而高側電晶體M2不導通。將節點n1處之電壓Vc下拉至接近參考電壓GND之電壓。抑制裝置22回應於電壓Vc而抑制字線WL之電壓位準。
圖5係根據一些實施例之半導體裝置5之圖式。參考圖5，除(例如)半導體裝置5包含具有電壓產生器52之模擬器50之外，半導體裝置5類似於參考圖3所描述及繪示之半導體裝置3。
電壓產生器52包含第一電阻式電晶體MS2及第二電阻式電晶體M3。第一電阻式電晶體MS2包含類似於SRAM單元24之開關電晶體M16之n型MOS(NMOS)電晶體。第二電阻式電晶體M3包含類似於第二NMOS電晶體M13之n型MOS(NMOS)電晶體。
第一電阻式電晶體MS2之閘極在啟用信號EN處經偏壓。第一電阻式電晶體MS2經組態以回應於啟用信號EN之第一邏輯位準(即，高邏輯位準)而導通，且電壓產生器52因此提供階躍電壓Vs。相反地，第一電阻式電晶體MS2經組態以回應於與第一邏輯位準互補之第二邏輯位準而未導通。此外，第二電阻式電晶體M3之閘極在供應電壓VDD處經偏壓。因 此，第二電阻式電晶體M3經組態以回應於第二邏輯位準而起始模擬反相器34之輸入處之電壓(即，節點n2處之電壓)作為參考電壓GND。
此外，第一電阻式電晶體MS2在驅動強度方面強於第二電阻式電晶體M3。第一電阻式電晶體MS2與第二電阻式電晶體M3之間之驅動強度關係類似於SRAM單元24之開關電晶體M16與第二NMOS電晶體M13之間之關係。因此，第一電阻式電晶體MS2及第二電阻式電晶體M3之操作類似於SRAM單元24之開關電晶體M16及第二NMOS電晶體M13。
基於由第一電阻式電晶體MS2及第二電阻式電晶體M3形成之類似電路結構及類似操作，提供在節點n2處之階躍電壓Vs類似於SRAM單元24之第二反相器之輸出MY處之電壓。此外，基於用作模擬反相器34之輸入之節點n2處接收之類似階躍電壓Vs，電壓Vc可用於判定儲存在SRAM單元24中之資料是否經翻轉。隨後，抑制裝置22回應於模擬反相器34之輸出處之電壓Vc而選擇性地抑制字線WL之電壓位準。
圖6係根據一些實施例之半導體裝置6之圖式。參考圖6，除半導體裝置6包含具有電壓產生器62及電晶體MS1之模擬器60之外，半導體裝置6類似於參考圖4A所描述及繪示之半導體裝置4。
除(例如)電壓產生器62亦包含電晶體M4之外，電壓產生器62類似於參考圖5所描述及繪示之電壓產生器52。電壓產生器62之操作類似於電壓產生器52，此係因為電晶體M4之源極及閘極之各者耦合至供應電壓VDD，且因此電晶體M4保持不導通。電壓產生器62亦能夠將階躍電壓Vs提供至模擬反相器44。
除(例如)低側電晶體M1導通之情形之外，模擬反相器44之操作類似於如圖4A至圖4C之實施例中描述之操作。當低側電晶體M1導通時，低側 電晶體M1及電晶體MS1建立自供應電壓VDD至參考電壓GND之電流路徑。因此，節點n1處之電壓Vc不理想地等於邏輯低，但仍足以判定儲存在SRAM單元24中之資料是否經翻轉。
圖7A係展示根據一些實施例之由參考圖6所描述及繪示之0.7伏特(V)之供應電壓VDD供電之模擬器60輸出之電壓Vc之電壓特性的圖式。參考圖7A，水平軸表示傾向於出現資料翻轉問題之SRAM單元24之極端狀況，且垂直軸表示電壓Vc與供應電壓VDD之百分比。此外，TT表示典型-典型(typical-to-typical)極端狀況。曲線S1表示由在約85攝氏度(℃)之溫度下操作之模擬器60輸出之電壓Vc之電壓特性。曲線S2表示由在約25℃之溫度下操作之模擬器60輸出之電壓Vc之電壓特性。曲線S3表示由在約-25℃之溫度下操作之模擬器60輸出之電壓Vc之電壓特性。基於曲線S1、S2及S3，百分比隨著溫度上升而下降。
此外，當電壓Vc對供應電壓VDD之百分比低於預定百分比(例如50%)時，傾向於出現資料翻轉問題之SRAM單元24之極端狀況被偵測為FF或FS極端狀況。
此外，當SRAM單元24在相對較低溫度下操作時，雖然傾向於出現資料翻轉問題之SRAM單元24在FF或FS極端狀況中操作，但不會發生資料翻轉問題。因此，無需抑制字線WL之電壓位準。返回參考圖7A，對應於點P1處之-25℃之百分比高於對應於點P2處之85℃之百分比。在該情況中，抑制裝置22能夠回應於對應於-25℃之電壓而不抑制字線WL之電壓位準。相反地，抑制裝置能夠回應於對應於85℃之電壓而抑制字線WL之電壓位準。實際上，模擬器60可控制抑制裝置22以在模擬器60偵測到傾向於出現資料翻轉問題之SRAM單元24在相對較高溫度下在FF及FS極端 狀況之群組中操作時抑制字線WL之電壓位準。
此外，電壓Vc與電晶體M1、M2、M3及MS2之各者之縱橫比有關。若改變縱橫比，則電壓Vc之電壓特性改變。返回參考圖1，若模擬器141之電壓Vc之電壓特性不同於模擬器142，則因為模擬器142可提供不同模擬結果，所以SRAM陣列1上之操作精確度因此提高。
圖7B係展示根據一些實施例之由參考圖6所描述及繪示之在約85℃下操作之模擬器60輸出之電壓Vc之電壓特性的圖式。參考圖7B，曲線S4表示由0.63V之供應電壓供電之模擬器60輸出之電壓Vc之電壓特性。曲線S5表示由0.70V之供應電壓供電之模擬器60輸出之電壓Vc之電壓特性。曲線S6表示由0.77V之供應電壓供電之模擬器60輸出之電壓Vc之電壓特性。基於曲線S4、S5及S6，百分比隨著供應電壓增加而增加。
當SRAM單元24在相對較高供應電壓VDD下操作時，雖然傾向於出現資料翻轉問題之SRAM單元24在FF或FS極端狀況中操作，但不會發生資料翻轉問題。因此，無需抑制字線WL之電壓位準。出於類似於圖7A之實施例中提供之原因，抑制裝置22能夠回應於對應於0.77V之供應電壓VDD之電壓而不抑制字線WL之電壓位準。相反地，抑制裝置22能夠回應於對應於0.63V之供應電壓VDD之電壓而抑制字線WL之電壓位準。實際上，模擬器60可控制抑制裝置22以在模擬器60偵測到傾向於出現資料翻轉問題之SRAM單元24在FF及FS極端狀況之群組中且在相對較低電壓下操作時抑制字線WL之電壓位準。
圖8係根據一些實施例之半導體裝置8之圖式。參考圖8，除(例如)半導體裝置8包含具有電壓產生器82之模擬器80之外，半導體裝置8類似於參考圖6所描述及繪示之半導體裝置6。
除啟用信號EN之外，電壓產生器82亦由啟用反相信號/EN控制。啟用反相信號/EN之邏輯位準與啟用信號EN互補。當啟用信號EN提供第一邏輯位準(即，邏輯高)時，啟用反相信號/EN提供第二邏輯位準(即，邏輯低)，且反之亦然。
除(例如)電壓產生器82亦包含電晶體M5及M6及電晶體M4與第二電阻式電晶體M3之連接之外，電壓產生器82類似於參考圖6所描述及繪示之電壓產生器62。
電晶體M6經組態以回應於第二邏輯位準(即，邏輯低)而導通。因此，電晶體M4及第二電阻式電晶體M3形成反相器。此外，反相器之輸入耦合至模擬反相器34之節點n1，且反相器之輸出耦合至模擬反相器34之節點n0。
在電晶體M6及第一電阻式電晶體MS2之導通之初始階段中，電晶體M6及第一電阻式電晶體MS2之偏壓條件類似於圖5之實施例中所描述及繪示之偏壓條件，且因此電壓產生器82能夠提供階躍電壓Vs，使得模擬反相器34提供可用於判定儲存在SRAM單元24中之資料是否經翻轉之電壓Vc。
隨後，若節點n1處之電壓Vc不翻轉且保持為邏輯高，則第二電阻式電晶體M3導通且電晶體M4不導通。相反地，若節點n1處之電壓Vc翻轉且反相為邏輯低，則第二電阻式電晶體M3不導通且電晶體M4及M6使節點n0處之電壓朝向供應電壓VDD上拉。
電晶體M5經組態以回應於第一邏輯位準(即，邏輯高)而導通且起始節點n0處之電壓作為參考電壓GND。
圖9係根據一些實施例之半導體裝置9之圖式。參考圖9，除(例如)半 導體裝置9包含亦具有反相器900之模擬器90且第一電阻式電晶體MS2及電晶體MS1之各閘極在供應電壓VDD處而非啟用信號EN處偏壓之外，半導體裝置9類似於參考圖6所描述及繪示之半導體裝置6。反相器900經組態以將啟用信號EN之邏輯位準反相。
當第一電阻式電晶體MS2接收第一邏輯位準時，電壓產生器60、模擬反相器34及電晶體MS1具有與圖6之實施例中所描述之操作相同之操作。因此，電壓產生器60能夠提供階躍電壓Vs，使得模擬反相器34提供可用於判定儲存在SRAM單元24中之資料是否經翻轉之電壓Vc。
若資料經翻轉，則使節點n2處之電壓朝向供應電壓VDD上拉。當第一電阻式電晶體MS2回應於第二邏輯位準而不導通時，第一電阻式電晶體MS2經組態以回應於第二邏輯位準而起始節點n2處之電壓作為參考電壓GND。
圖10係根據一些實施例之半導體裝置10之圖式。除(例如)半導體裝置10包含模擬器裝置100之外，半導體裝置10類似於半導體裝置2。
模擬器裝置100包含複數個模擬器201、202及203，及多數邏輯210。模擬器201、202及203之各者可利用上文所提及之實施例中所描述之模擬器來實施。
多數邏輯210經組態以自模擬器201、202及203之各者接收模擬結果(即，電壓Vc)且輸出模擬結果之多數1。例如，若模擬器201輸出具有邏輯低之電壓Vc，但模擬器202及203輸出具有邏輯高之電壓Vc，則多數邏輯210將具有邏輯高之電壓輸出至抑制裝置22。替代地，若模擬器201輸出具有邏輯高之電壓Vc，但模擬器202及203輸出具有邏輯低之電壓Vc，則多數邏輯210將具有邏輯低之電壓輸出至抑制裝置22。以此方式，提高用 於判定儲存在傾向於出現資料翻轉問題之SRAM單元24中之資料是否經翻轉之模擬之精確度。
圖11係根據一些實施例之方法之流程圖。參考圖11，在操作1100中，提供供應電壓給電壓產生器。
在操作1102中，電壓產生器模擬SRAM單元之開關電晶體及SRAM單元之第一反相器之第一NMOS電晶體，該第一反相器按照開關電晶體在驅動強度方面強於第一NMOS電晶體之條件操作。開關電晶體經組態以由字線啟用。第一反相器係由第一PMOS電晶體及第一NMOS電晶體形成，且在第一反相器之輸出處儲存第一資料。
在操作1104中，電壓產生器提供階躍電壓給模擬反相器之輸入。階躍電壓係供應電壓之預定百分比。
在操作1106中，模擬反相器模擬SRAM單元之第二反相器，該第二反相器按照第二反相器之第二PMOS電晶體在驅動強度方面弱於第二反相器之第二NMOS電晶體之條件操作。第二反相器在第二反相器之輸出處儲存第二資料。第二資料之電壓位準與第一資料互補。
在操作1108中，回應於模擬反相器之輸出處之電壓而選擇性地抑制字線之電壓位準。
一些實施例具有以下特徵及/或優點之一者或組合。在一些實施例中，半導體裝置包含模擬反相器及電壓產生器。模擬反相器經組態以模擬按照第一反相器之第一PMOS電晶體在驅動強度方面弱於第一反相器之第一NMOS電晶體之條件操作之SRAM單元之第一反相器。第一反相器在第一反相器之輸出處儲存第一資料。第一PMOS電晶體經組態以使第一反相器之輸出處之電壓朝向供應電壓上拉。電壓產生器經組態以回應於第一邏 輯位準而提供階躍電壓給對模擬反相器。階躍電壓係供應電壓之預定百分比。
在一些實施例中，半導體裝置包含SRAM單元、模擬器及抑制裝置。由字線啟用之SRAM單元包含由第一PMOS電晶體及第一NMOS電晶體形成之第一反相器，且在第一反相器之輸出處儲存第一資料。模擬器經組態以模擬按照PMOS電晶體在驅動強度方面弱於第一NMOS電晶體之條件操作之第一反相器。抑制裝置經組態以回應於模擬器之輸出處之電壓而選擇性地抑制字線之電壓位準。
在一些實施例中，方法包含以下操作。提供供應電壓給對電壓產生器。電壓產生器模擬按照開關電晶體在驅動強度方面強於第一NMOS電晶體之條件操作之SRAM單元之開關電晶體及SRAM單元之第一反相器之第一NMOS電晶體。SRAM單元之開關電晶體及SRAM單元之第一反相器之第一NMOS電晶體按照開關電晶體在驅動強度方面強於第一NMOS電晶體之條件操作。開關電晶體經組態以由字線啟用。第一反相器係由第一PMOS電晶體及第一NMOS電晶體形成，且在第一反相器之輸出處儲存第一資料。電壓產生器提供階躍電壓給對模擬反相器之輸入提供階躍電壓。階躍電壓係供應電壓之預定百分比。模擬反相器模擬按照第二反相器之第二PMOS電晶體在驅動強度方面弱於第二反相器之第二NMOS電晶體之條件操作之SRAM單元之第二反相器。第二反相器在第二反相器之輸出處儲存第二資料。回應於模擬反相器之輸出處之電壓而選擇性地抑制字線之電壓位準。
前文已概述若干實施例之特徵，使得熟習此項技術者可更好地理解本發明之態樣。熟習此項技術者應明白，其可輕易地使用本發明作為用於 設計或修改其他方法及結構之基礎以用於實施相同目的及/或達成本文引入之實施例之相同優點。熟習此項技術者亦應認識到，此等等效結構不應脫離本發明之精神及範疇，且其可在不脫離本發明之精神及範疇之情況下，對本文作出各種改變、替代及更改。
6:半導體裝置
22:抑制裝置
24:靜態隨機存取記憶體(SRAM)單元
44:模擬反相器
60:模擬器
62:電壓產生器
EN:啟用信號
GND:參考電壓
M1:低側電晶體
M2:高側電晶體
M3:第二電阻式電晶體
M4:電晶體
MS1:電晶體
MS2:第一電阻式電晶體
n0:節點
n1:節點
Vc:電壓
VDD:供應電壓
Vs:階躍電壓
WL:字線

Claims (10)

  1. 一種半導體裝置，其包括：一模擬反相器，其經組態以模擬一SRAM單元之一第一反相器，該第一反相器按照該第一反相器之一第一PMOS電晶體在驅動強度方面弱於該第一反相器之一第一NMOS電晶體之一條件操作，該第一反相器在該第一反相器之一輸出處儲存一第一資料，且該第一PMOS電晶體經組態以使該第一反相器之該輸出處之一電壓朝向一供應電壓上拉；及一電壓產生器，其經組態以回應於一第一邏輯位準而提供一階躍電壓給該模擬反相器，該階躍電壓係該供應電壓之一預定百分比。
  2. 如請求項1之半導體裝置，其中該電壓產生器經組態以回應於一第二邏輯位準而提供一參考電壓給該模擬反相器。
  3. 如請求項1之半導體裝置，其中該電壓產生器經組態以模擬該SRAM單元之一開關電晶體及該SRAM單元之一第二反相器之一第二NMOS電晶體，該開關電晶體及該第二NMOS電晶體按照該開關電晶體在驅動強度方面强於該第二NMOS電晶體之一條件操作；該開關電晶體經組態以由一字線啟用；且該第二反相器由一第二PMOS電晶體及該第二NMOS電晶體形成且在該第二反相器之一輸出處儲存一第二資料。
  4. 如請求項1之半導體裝置，其中該模擬反相器包括： 一高側電晶體，其對應於該第一PMOS電晶體；及一低側電晶體，其對應於該第一NMOS電晶體且在驅動強度方面強於該高側電晶體；該高側電晶體及該低側電晶體在該高側電晶體及該低側電晶體之各者之汲極端子之間具有用作該模擬反相器之該輸出處之輸出的一連接節點。
  5. 如請求項1之半導體裝置，其中該電壓產生器包括：一第一電阻式電晶體，其對應於一開關電晶體；及一第二電阻式電晶體，其對應於一第二NMOS電晶體且在驅動強度方面弱於該第一電阻式電晶體；且該第一電阻式電晶體及該第二電阻式電晶體在該第一電阻式電晶體及該第二電阻式電晶體之各者之汲極端子之間具有一連接節點，該連接節點具有該階躍電壓。
  6. 一種半導體裝置，其包括：一SRAM單元，其由一字線啟用，該SRAM單元包含一第一反相器，該第一反相器由一第一PMOS電晶體及一第一NMOS電晶體形成且在該第一反相器之一輸出處儲存一第一資料；一模擬器，其經組態以模擬按照該第一PMOS電晶體在驅動強度方面弱於該第一NMOS電晶體之一條件操作之該第一反相器；及一抑制裝置，其經組態以回應於該模擬器之一輸出處之一電壓而選擇性地抑制該字線之一電壓位準。
  7. 如請求項6之半導體裝置，其中：該SRAM單元進一步包含：一開關電晶體，其經組態以由該字線啟用；及一第二反相器，其由一第二PMOS電晶體及一第二NMOS電晶體形成且在該第二反相器之一輸出處儲存一第二資料；且該模擬器經組態以模擬按照該開關電晶體在驅動強度方面強於該第二NMOS電晶體之一條件操作之該開關電晶體及該第二NMOS電晶體。
  8. 如請求項6之半導體裝置，其中：該SRAM單元進一步包含：一開關電晶體，其經組態以由該字線啟用；及一第二反相器，其由一第二PMOS電晶體及一第二NMOS電晶體形成且在該第二反相器之一輸出處儲存一第二資料，該第二PMOS電晶體經組態以使該第二反相器之該輸出處之一電壓位準朝向一供應電壓上拉；且該模擬器包含：一模擬器反相器，其經組態以模擬按照該第一PMOS電晶體在驅動強度方面弱於該第一NMOS電晶體之一條件操作之該第一反相器，該第一反相器之該輸出處之輸出用作該模擬器之該輸出處之輸出；及一電壓產生器，其經組態以回應於一第一邏輯位準而提供一階躍電壓給該模擬反相器之一輸入，該階躍電壓係該供應電壓之一預定 百分比。
  9. 如請求項8之半導體裝置，其中該電壓產生器經組態以回應於與該第一邏輯位準互補之一第二邏輯位準而起始該模擬反相器之該輸入處之一電壓作為一參考電壓。
  10. 一種模擬SRAM操作之方法，其包括：由一電壓產生器提供一供應電壓；由該電壓產生器模擬一SRAM單元之一開關電晶體及該SRAM單元之一第一反相器之一第一NMOS電晶體，該開關電晶體及該第一NMOS電晶體按照該開關電晶體在驅動強度方面強於該第一NMOS電晶體之一條件操作，該開關電晶體經組態以由一字線啟用，且該第一反相器由一第一PMOS電晶體及該第一NMOS電晶體形成且在該第一反相器之一輸出處儲存一第一資料；由該電壓產生器提供一階躍電壓給一模擬反相器之一輸入，該階躍電壓係該供應電壓之一預定百分比；由該模擬反相器模擬該SRAM單元之一第二反相器，該第二反相器按照該第二反相器之一第二PMOS電晶體在驅動強度方面弱於該第二反相器之一第二NMOS電晶體之一條件操作，該第二反相器在該第二反相器之一輸出處儲存一第二資料；及回應於該模擬反相器之一輸出處之一電壓而選擇性地抑制該字線之一電壓位準。
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